JPS6318212B2 - - Google Patents
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- JPS6318212B2 JPS6318212B2 JP57055500A JP5550082A JPS6318212B2 JP S6318212 B2 JPS6318212 B2 JP S6318212B2 JP 57055500 A JP57055500 A JP 57055500A JP 5550082 A JP5550082 A JP 5550082A JP S6318212 B2 JPS6318212 B2 JP S6318212B2
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Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
- G06F3/05—Digital input using the sampling of an analogue quantity at regular intervals of time, input from a/d converter or output to d/a converter
Description
【発明の詳細な説明】
（技術分野）
本発明は、デジタルプロセツサとアナログ―デ
ジタル変換器を使用してデータ処理及び制御を行
なう装置において、小さなビツト数のデータバス
を持つデジタルプロセツサで、アナログ―デジタ
ル変換データの幅広いダイナミツクレンジと細か
な変換精度の両方を得る方法に関するものであ
る。Detailed Description of the Invention (Technical Field) The present invention relates to an apparatus for performing data processing and control using a digital processor and an analog-to-digital converter. It concerns a method of obtaining both a wide dynamic range and fine conversion accuracy of analog-to-digital conversion data.
（背景技術）
従来のデジタルプロセツサとアナログ―デジタ
ル変換器を使用して、プロセスのデータ処理及び
制御を行なう装置の回路ブロツク図を第１図に示
す。第１図において、１はアナログ信号入力端
子、２はマルチプレクサ、３はアナログ―デジタ
ル変換器、４はデジタルプロセツサ、５は制御対
象デバイス、６はメモリ、７は選択アナログ入力
信号線、８はアナログ入力信号選択指令線群、９
はデジタルデータ信号線群（データバス）、１０
はアナログ―デジタル変換動作指令線、１１はア
ナログ―デジタル変換完了連絡線、１２はアナロ
グ―デジタル変換データ読出し指令線、１３は制
御データ信号線、１４はメモリデータ信号線群で
あり、次のごとく動作する。(Background Art) FIG. 1 shows a circuit block diagram of an apparatus for processing data and controlling a process using a conventional digital processor and an analog-to-digital converter. In FIG. 1, 1 is an analog signal input terminal, 2 is a multiplexer, 3 is an analog-to-digital converter, 4 is a digital processor, 5 is a device to be controlled, 6 is a memory, 7 is a selected analog input signal line, and 8 is a selected analog input signal line. Analog input signal selection command line group, 9
is a group of digital data signal lines (data bus), 10
11 is an analog-to-digital conversion operation command line, 11 is an analog-to-digital conversion completion communication line, 12 is an analog-to-digital conversion data read command line, 13 is a control data signal line, and 14 is a group of memory data signal lines, as shown below. Operate.
デジタルプロセツサ４が、多数のアナログ入力
信号から１つを選択して、アナログ―デジタル変
換器３の入力信号とするため、アナログ入力信号
選択指令線群８を個々のアナログ入力信号に対応
するコードで付勢すると、マルチプレクサ２は、
アナログ入力信号選択指令線群８の選択コードに
従つたアナログ入力信号を、選択アナログ入力信
号線７を介してアナログ―デジタル変換器３に供
給する。次に、デジタルプロセツサ４がアナログ
―デジタル変換動作指令線１０を付勢すると、ア
ナログ―デジタル変換器３は、選択アナログ入力
信号線７からのアナログ入力信号を自身のうちに
取込み、アナログ―デジタル変換動作を開始す
る。アナログ―デジタル変換器３は、アナログ―
デジタル変換動作が終了して、デジタルデータを
出力できる準備ができると、アナログ―デジタル
変換完了連絡線１１を付勢する。デジタルプロセ
ツサ４は、アナログ―デジタル変換完了連絡線１
１よりアナログ―デジタル変換完了信号を受ける
と、引き続いてアナログ―デジタル変換データ読
出し指令線１２を付勢して、アナログ―デジタル
変換器３と直結されたデジタルデータ信号線群
（データバス）９より、デジタルデータを読込み。
デジタルプロセツサ４が、演算、判定、制御等の
ため、更に他のアナログ入力情報を必要とする時
は、マルチプレクサ２に対するアナログ入力信号
選択指令線群８の付勢コードを変えることによ
り、以後は前記と同一の動作シーケンスで、デジ
タルデータを自身のうちに読込む。ここで、従来
アナログ―デジタル変換器は、その分解能（変換
精度）がデジタルプロセツサが１回に読込むこと
が可能なデジタルデータビツト数で示されるもの
に等しいものを使用するのが常であり（例えば、
デジタルプロセツサのデータバスが８ビツト((８
本のデジタルデータ信号線))を有するものであれ
ば、最大入力アナログ信号の1/28＝1/256の分解
能をもつアナログ―デジタル変換器、すなわち、
８本のデジタルデータ出力信号線を有するアナロ
グ―デジタル変換器を使用する。）、また希には、
デジタルプロセツサが、１回に読込むデジタルデ
ーータビツト数よりも大きい分解能を有するアナ
ログ―デジタル変換器（例えば、データバスが８
ビツトのデジタルプロセツサに対して10〜12本の
デジタルデータ出力信号線を有するアナログ―デ
ジタル変換器）を使用するものもあつたが、これ
らはいずれも、アナログ―デジタル変換器のデジ
タルデータ出力信号線と、該出力データを読込む
デジタルプロセツサのデータバスとの接続は、そ
れぞれの信号の重み（ビツト）に対応して直接
（固定）接続されていた。このため、アナログ入
力信号に対してデジタルプロセツサで読込んだデ
ータの分解能は、データバスの本数（ビツト数）
とその固定された接続状態により一義的に規定さ
れ、より大きなダイナミツクレンジ（測定可能範
囲）やより細かなデータの分解能を必要とする場
合には、より多くのデータバスを有するデジタル
プロセツサを使用しなければならない欠点があつ
た。 In order for the digital processor 4 to select one from a large number of analog input signals and use it as the input signal for the analog-to-digital converter 3, the analog input signal selection command line group 8 is connected to a code corresponding to each analog input signal. When energized, multiplexer 2 becomes
An analog input signal according to the selection code of the analog input signal selection command line group 8 is supplied to the analog-to-digital converter 3 via the selection analog input signal line 7. Next, when the digital processor 4 energizes the analog-digital conversion operation command line 10, the analog-digital converter 3 takes in the analog input signal from the selected analog input signal line 7, and converts the analog-digital Start the conversion operation. The analog-to-digital converter 3 is an analog-to-digital converter 3.
When the digital conversion operation is completed and preparations are made to output digital data, the analog-to-digital conversion completion communication line 11 is energized. The digital processor 4 is the analog-to-digital conversion completion communication line 1.
When the analog-to-digital conversion completion signal is received from 1, the analog-to-digital conversion data read command line 12 is energized, and the data is read from the digital data signal line group (data bus) 9 directly connected to the analog-to-digital converter 3. , read digital data.
When the digital processor 4 requires other analog input information for calculation, judgment, control, etc., by changing the energization code of the analog input signal selection command line group 8 to the multiplexer 2, Digital data is read into itself using the same sequence of operations as described above. Here, conventional analog-to-digital converters are usually used whose resolution (conversion accuracy) is equal to the number of digital data bits that a digital processor can read at one time. (for example,
The data bus of the digital processor is 8 bits ((8
An analog-to-digital converter with a resolution of 1/2 8 = 1/256 of the maximum input analog signal, i.e.,
An analog-to-digital converter with eight digital data output signal lines is used. ), and in rare cases,
The digital processor uses an analog-to-digital converter with a resolution greater than the number of digital data bits it reads at one time (for example, if the data bus is
Some digital processors used an analog-to-digital converter (with 10 to 12 digital data output signal lines) for digital processors; The connection between the line and the data bus of the digital processor that reads the output data was directly (fixed) connected in accordance with the weight (bit) of each signal. Therefore, the resolution of data read by a digital processor for analog input signals is determined by the number of data buses (number of bits).
When a larger dynamic range (measurable range) or finer data resolution is required, a digital processor with more data buses is used. There was a drawback that I had to use it.
（発明の課題）
本発明はこれらの欠点を除去するため、デジタ
ルプロセツサと、デジタルプロセツサのデータバ
スのビツト数よりも大きなデジタルデータ出力信
号線を有する（より大きな分解能を有する）アナ
ログ―デジタル変換器を使用し、かつ、該アナロ
グ―デジタル変換器のデジタル出力信号を読込む
デジタルプロセツサのデータバスとの間にバスス
イツチ部を設けて、該デジタルプロセツサから該
バススイツチ部の接続形態を切換え制御すること
により、該デジタルプロセツサで読込むアナログ
―デジタル変換器からのデジタル出力信号の分解
能と、ダイナミツクレンジを自由に切換えること
が可能にしたもので、以下詳細に説明する。SUMMARY OF THE INVENTION In order to eliminate these drawbacks, the present invention provides a digital processor and an analog-to-digital processor having a digital data output signal line larger in number of bits than the data bus of the digital processor (with a larger resolution). A converter is used, and a bus switch section is provided between the data bus of a digital processor that reads the digital output signal of the analog-to-digital converter, and the connection form of the bus switch section is switched from the digital processor. By controlling it, it is possible to freely switch the resolution and dynamic range of the digital output signal from the analog-to-digital converter read by the digital processor, and will be described in detail below.
（発明の構成及び作用）
第２図は本発明の実施例であつて、次に示す部
分が第１図に示す従来の構成と異なつている。(Structure and operation of the invention) FIG. 2 shows an embodiment of the present invention, which differs from the conventional structure shown in FIG. 1 in the following parts.
３′は12ビツトの分解能（12本のデジタル出力
信号線）を有するアナログ―デジタル変換器、
４′は８ビツトのデータバスを有するデジタルプ
ロセツサ、９―ａは12本の信号線から成る該アナ
ログ―デジタル変換器３′のデジタルデータ出力
信号線群、９―ｂは８本の信号線から成る該デジ
タルプロセツサ４′のデータバス、１５は該デジ
タルデータ出力信号線群９―ａと該データバス９
―ｂとの相互接続をシフト的に切換えるためのバ
ススイツチ部、１６は該バススイツチ部１５に対
するバスライン切換指令線群である。第２図にお
ける全体の動作、ならびにアナログ―デジタル変
換器３′のデジタルデータ出力信号線群９―ａと、
該デジタルプロセツサ４′のデータバス９―ｂの
該バススイツチ部１５における相互接続動作の概
要は、以下のようである。 3' is an analog-to-digital converter with 12-bit resolution (12 digital output signal lines);
4' is a digital processor having an 8-bit data bus, 9-a is a digital data output signal line group of the analog-to-digital converter 3' consisting of 12 signal lines, and 9-b is 8 signal lines. The data bus 15 of the digital processor 4' consists of the digital data output signal line group 9-a and the data bus 9.
16 is a group of bus line switching command lines for the bus switch section 15. The overall operation in FIG. 2, and the digital data output signal line group 9-a of the analog-to-digital converter 3',
The outline of the interconnection operation of the data bus 9-b of the digital processor 4' in the bus switch section 15 is as follows.
第２図において、該デジタルプロセツサ４′が
マルチプレクサ２及び該アナログ―デジタル変換
器３′に対して、それぞれアナログ入力信号選択
指令線群８及びアナログ―デジタル変換動作指令
線１０を付勢すると、該アナログ―デジタル変換
器３′は、該マルチプレクサ２で選択された特定
のアナログ入力信号をデジタル量に変換する動作
を開始する。該アナログ―デジタル変換器３′は、
その変換動作を終了すると、アナログ―デジタル
変換完了連絡線１１を付勢して、該デジタルプロ
セツサ４′に通知する。ここまでの動作シーケン
スは、従来のアナログ―デジタル変換動作と全く
同様である。次に、該デジタルプロセツサ４′は
該アナログ―デジタル変換完了連絡線１１からの
信号を受けると、自身で演算、判定、制御を行な
うのに必要なアナログ入力信号のダイナミツクレ
ンジと精度が得られる、予め決めてある信号コー
ドで、該バスライン切換指令線群１６を付勢す
る。該バススイツチ部１５は、該バスライン切換
指令線群１６からの信号を受け取ると、その付勢
コードに基づいて、直ちに該バススイツチ部１５
の内部の個々のバススイツチを切換え、該アナロ
グ―デジタル変換器３′のデジタルデータ出力信
号線群９―ａと該デジタルプロセツサのデータバ
ス９―ｂのそれぞれ対応する信号線とを結合す
る。次に該デジタルプロセツサ４′は、該アナロ
グ―デジタル変換データ読出し指令線１２を付勢
する。該アナログ―デジタル変換器３′は、該ア
ナログ―デジタル変換データ読出し指令線１２か
らの付勢を受けると、12ビツトの分解能でアナロ
グ―デジタル変換した変換データを、12本の該デ
ジタルデータ出力信号線群９―ａの全てに対して
同時に出力する。該デジタルプロセツサ４′は、
該アナログ―デジタル変換器３′の12ビツトのデ
ジタルデータ出力信号のうち、該バススイツチ部
１５で結合している信号線群から、必要分解能を
有する８ビツトのデジタルデータ出力信号のみを
読取ることができることになる。次に、該バスス
イツチ部１５の内部動作をより詳細に説明する。 In FIG. 2, when the digital processor 4' applies the analog input signal selection command line group 8 and the analog-to-digital conversion operation command line 10 to the multiplexer 2 and the analog-to-digital converter 3', respectively, The analog-to-digital converter 3' starts converting the particular analog input signal selected by the multiplexer 2 into a digital quantity. The analog-digital converter 3' is
When the conversion operation is completed, the analog-to-digital conversion completion communication line 11 is activated to notify the digital processor 4'. The operation sequence up to this point is exactly the same as the conventional analog-to-digital conversion operation. Next, when the digital processor 4' receives the signal from the analog-to-digital conversion completion communication line 11, it obtains the dynamic range and precision of the analog input signal necessary for performing calculations, judgments, and control on its own. The bus line switching command line group 16 is energized with a predetermined signal code. Upon receiving the signal from the bus line switching command line group 16, the bus switch section 15 immediately switches the bus switch section 15 based on the energization code.
The digital data output signal line group 9-a of the analog-to-digital converter 3' is connected to the corresponding signal line of the data bus 9-b of the digital processor. Next, the digital processor 4' energizes the analog-to-digital conversion data read command line 12. When the analog-to-digital converter 3' is energized by the analog-to-digital conversion data read command line 12, the analog-to-digital converter 3' converts the analog-to-digital converted data with a resolution of 12 bits into 12 digital data output signals. All line groups 9-a are output simultaneously. The digital processor 4' is
Among the 12-bit digital data output signals of the analog-to-digital converter 3', only the 8-bit digital data output signals having the necessary resolution can be read from the signal line group connected by the bus switch section 15. become. Next, the internal operation of the bus switch section 15 will be explained in more detail.
第３図、第４図、第５図、第６図及び第７図
は、第２図における該バススイツチ部１５の内部
構成と動作状態を示している。第３図から第７図
において、12本の該デジタルデータ出力信号線９
―ａ―１，９―ａ―２，……，９―ａ―１２は、
該アナログ―デジタル変換器３′のデジタルデー
タ出力信号線群９―ａの個々の信号線であり、８
本の信号線９―ｂ―１，９―ｂ―２，……，９―
ｂ―８は、該デジタルプロセツサ４′のデータバ
ス９―ｂの個々の信号線である。これらの信号線
は、末尾の数字の大きさに従つて信号の重み付け
がなされている。すなわち、12本のデジタルデー
タ出力信号線９―ａで、９―ａ―１は最大アナロ
グ入力量の20／212（ビツト０）、９―ａ―２は21／212
（ビツト１）、９―ａ―３は22／212（ビツト２）、９
―ａ―４は23／212（ビツト３）、……９―ａ―ｎ（１
≦ｎ≦12）は2n-1／212は（ビツトｎ−１）と、末尾の
数字が大きくなるに従つて信号の重み付けが大き
くなるように設定されており、また、８本のデー
タバス９―ｂも同様にして、９―ｂ―１の重みを
基準（ビツト０）として、９―ｂ―２の重み＝
（９―ｂ―１の重み）×22-1（ビツト１）、９―ｂ―
３の重み＝（９―ｂ―１の重み）×23-1（ビツト
２）、……９―ｂ―ｍの重み（１≦ｍ≦８）＝（９
―ｂ―１の重み）×2m-1（ビツトｍ−１）と、末尾
の数字が大きくなるに従つて信号の重み付けが大
きくなるように設定されている。本文において
は、以下、この重み付けのなされているデジタル
データ出力信号線９―ａならびにデータバス９―
ｂを、ビツト０、ビツト１、……、ビツトｎ、ビ
ツトｍで表現することにする。 3, FIG. 4, FIG. 5, FIG. 6, and FIG. 7 show the internal structure and operating state of the bus switch section 15 in FIG. 2. In FIGS. 3 to 7, the 12 digital data output signal lines 9
-a-1, 9-a-2, ..., 9-a-12 is,
8 are individual signal lines of the digital data output signal line group 9-a of the analog-digital converter 3';
Book signal line 9-b-1, 9-b-2, ..., 9-
b-8 are individual signal lines of the data bus 9-b of the digital processor 4'. These signal lines are weighted according to the size of the last number. That is, of the 12 digital data output signal lines 9-a, 9-a-1 has the maximum analog input amount of 2 0 /2 12 (bit 0), and 9-a-2 has the maximum analog input amount of 2 1 /2 12 (bit 1). ), 9-a-3 is 2 2 /2 12 (bit 2), 9-a-4 is 2 3 /2 12 (bit 3), ...9-a-n (1 ≦ n ≦ 12) is 2 n-1 /2 12 (bit n-1) is set so that the signal weighting increases as the number at the end increases, and the eight data buses 9-b are also set in the same way. Then, using the weight of 9-b-1 as the reference (bit 0), the weight of 9-b-2 =
(9-b-1 weight) x 2 2-1 (bit 1), 9-b-
Weight of 3 = (weight of 9-b-1) x 2 3-1 (bit 2),...Weight of 9-b-m (1≦m≦8) = (9
-b-1 weight) x 2 m-1 (bit m-1), so that the weighting of the signal increases as the number at the end increases. In this text, the weighted digital data output signal line 9-a and data bus 9-a will be described below.
Let b be expressed as bit 0, bit 1, . . . , bit n, and bit m.
また、第３図から第７図において、１５―ａ，
１５―ｂ，１５―ｃ及び１５―ｄは、該バススイ
ツチ部１５を構成している４種のスイツチ群であ
り、スイツチ群１５―ａは11段から成る２入力−
１出力の切換スイツチ群、スイツチ群１５―ｂは
10段から成る２入力−１出力の切換スイツチ群、
１５―ｃは９段から成る２入力−１出力の切換ス
イツチ群、１５―ｄは８段から成る２入力−１出
力の切換スイツチ群である。該アナログ―デジタ
ル変換器３′の12ビツトのデジタルデータ出力信
号線９―ａは、スイツチ群１５―ａの入力端子側
と接続されていて、ビツト０の重みを有するデジ
タルデータ出力信号線９―ａ―１は、11段のスイ
ツチのうち、最下段のスイツチの入力端子の下側
に接続されている。また、ビツト１の重みを有す
るデジタルデータ出力信号線９―ａ―２は、最下
段のスイツチの入力端子の上側と、下から２段目
のスイツチの入力端子の下側の両方に接続されて
いる。更に、ビツト２の重みを有する該デジタル
データ出力信号線９―ａ―３は、下から２段目の
スイツチの入力端子の上側と、下から３段目のス
イツチの入力端子の下側の両方に接続されてい
る。以下同様に、該デジタルデータ出力信号線９
―ａ―４から該デジタルデータ出力信号線９―ａ
―１１までの各デジタルデータ出力信号線は、前
段のスイツチの上側入力端子と次段のスイツチの
下側入力端子の両方に接続されており、最上段の
スイツチの更に上側の入力端子には、該デジタル
データ出力信号線９―ａ―１２が接続されてい
る。一方、該スイツチ群１５―ａの11本の各出力
信号線は、該スイツチ群１５―ｂの各入力信号線
となり、その接続形態は、該スイツチ群１５―ａ
の各入力端子の接続形態と全く同様である。以
下、該スイツチ群１５―ｂの10本の各出力信号線
は、該スイツチ群１５―ｃの各入力信号線、該ス
イツチ群１５―ｃの９本の各出力信号線は、該ス
イツチ群１５―ｄの各入力信号線となり、前記各
スイツチ群の各入力端子の接続形態は、いずれも
該スイツチ群１５―ａの入力端子の接続形態と同
様で、該スイツチ群１５―ａ，１５―ｂ，１５―
ｃ及び１５―ｄはカスケード的に接続、構成され
ている。該バススイツチ部１５の最終的な出力信
号線である該スイツチ群１５―ｄの８本の出力端
子は、該デジタルプロセツサ４′のデータバス９
―ｂと接続されていて、該デジタルプロセツサ
４′は、該バススイツチ部１５の前記各スイツチ
群１５―ａ，１５―ｂ，１５―ｃ及び１５―ｄの
接続状態（スイツチの動作状態）によつて決定す
る、該アナログ―デジタル変換器３′からのデジ
タルデータ出力信号を読込む。前記各スイツチ群
１５―ａ，１５―ｂ，１５―ｃ及び１５―ｄの切
換接続動作は、該デジタルプロセツサ４′から、
バスライン切換指令線群１６を付勢することによ
り行なう。該バスライン切換指令線群１６は、該
スイツチ群１５―ａ，１５―ｂ，１５―ｃ及び１
５―ｄの各々に対応して設けられた各バスライン
切換指令線１６―ａ，１６―ｂ，１６―ｃ及び１
６―ｄから構成され、該バスライン切換指令線群
１６のいずれのバスライン切換指令線に対して
も、２進符号のうち“１”で付勢すると、該付勢
信号を受けた該スイツチ群の個々のスイツチは、
全て一斉に下側の入力端子と出力端子とを接続す
る。また逆に、２進符号のうち“０”で付勢する
と、該付勢信号を受けた該スイツチ群の個々のス
イツチは、全て一斉に上側の入力端子と出力端子
とを接続する。 In addition, in FIGS. 3 to 7, 15-a,
15-b, 15-c and 15-d are four types of switch groups constituting the bus switch section 15, and the switch group 15-a is a two-input switch consisting of 11 stages.
1 output changeover switch group, switch group 15-b
10-stage 2-input-1-output switch group,
15-c is a 2-input-1-output changeover switch group consisting of nine stages, and 15-d is a 2-input-1-output changeover switch group consisting of 8 stages. The 12-bit digital data output signal line 9-a of the analog-to-digital converter 3' is connected to the input terminal side of the switch group 15-a, and is a digital data output signal line 9-a having a weight of bit 0. A-1 is connected to the lower side of the input terminal of the lowest switch among the 11 switches. Furthermore, the digital data output signal line 9-a-2 having a weight of bit 1 is connected to both the upper side of the input terminal of the lowest switch and the lower side of the input terminal of the second switch from the bottom. There is. Further, the digital data output signal line 9-a-3 having a weight of bit 2 is connected to both the upper side of the input terminal of the switch in the second stage from the bottom and the lower side of the input terminal of the switch in the third stage from the bottom. It is connected to the. Similarly, the digital data output signal line 9
-a-4 to the digital data output signal line 9-a
Each digital data output signal line up to -11 is connected to both the upper input terminal of the previous switch and the lower input terminal of the next switch, and the further upper input terminal of the top switch is connected to The digital data output signal line 9-a-12 is connected. On the other hand, each of the 11 output signal lines of the switch group 15-a becomes each input signal line of the switch group 15-b, and the connection form is the same as that of the switch group 15-a.
This is exactly the same as the connection form of each input terminal. Hereinafter, each of the 10 output signal lines of the switch group 15-b corresponds to each input signal line of the switch group 15-c, and each of the 9 output signal lines of the switch group 15-c corresponds to each of the 10 output signal lines of the switch group 15-c. -d, and the connection form of each input terminal of each switch group is the same as the connection form of the input terminal of the switch group 15-a, and the connection form of each input terminal of the switch group 15-a and 15-b is ,15-
c and 15-d are connected and configured in cascade. The eight output terminals of the switch group 15-d, which are the final output signal lines of the bus switch section 15, are connected to the data bus 9 of the digital processor 4'.
-b, and the digital processor 4' is connected to the connection state (operating state of the switches) of each of the switch groups 15-a, 15-b, 15-c, and 15-d of the bus switch section 15. The thus determined digital data output signal from the analog-to-digital converter 3' is read. The switching and connection operation of each of the switch groups 15-a, 15-b, 15-c and 15-d is performed by the digital processor 4'.
This is done by energizing the bus line switching command line group 16. The bus line switching command line group 16 includes the switch groups 15-a, 15-b, 15-c and 1
Each bus line switching command line 16-a, 16-b, 16-c and 1 provided corresponding to each of 5-d
6-d, and when any bus line switching command line of the bus line switching command line group 16 is energized with "1" of the binary code, the switch that received the energizing signal is activated. The individual switches in the group are
Connect all the lower input terminals and output terminals at the same time. Conversely, when energized by "0" in the binary code, all the individual switches of the switch group receiving the energizing signal connect the upper input terminal and the output terminal at the same time.
第３図は、前記各バスライン切換指令線１６―
ａ，１６―ｂ，１６―ｃ及び１６―ｄに対し、い
ずれも“０”で付勢した場合の該バススイツチ部
１５の内部接続状態である。 FIG. 3 shows each bus line switching command line 16-
This is the internal connection state of the bus switch section 15 when all of a, 16-b, 16-c, and 16-d are energized with "0".
第４図は、前記各バスライン切換指令線１６―
ａ，１６―ｂ，１６―ｃ及び１６―ｄに対し、該
バスライン切換指令線１６―ａのみは“１”で付
勢し、その他の前記各バスライン切換指令線１６
―ｂ，１６―ｃ及び１６―ｄは“０”で付勢した
場合の該バススイツチ部１５の内部接続状態であ
る。 FIG. 4 shows each bus line switching command line 16-
a, 16-b, 16-c, and 16-d, only the bus line switching command line 16-a is energized with "1", and each of the other bus line switching command lines 16
-b, 16-c and 16-d are the internal connection states of the bus switch section 15 when energized at "0".
第５図は、前記各バスライン切換指令線１６―
ａ，１６―ｂ，１６―ｃ及び１６―ｄに対し、前
記各バスライン切換指令線１６―ａ及び１６―ｂ
は“１”で付勢し、前記各バスライン切換指令線
１６―ｃ及び１６―ｄは“０”で付勢した場合の
該バススイツチ部１５の内部接続状態である。 FIG. 5 shows each bus line switching command line 16-
a, 16-b, 16-c and 16-d, the respective bus line switching command lines 16-a and 16-b
is energized at "1", and the bus line switching command lines 16-c and 16-d are energized at "0", indicating the internal connection state of the bus switch section 15.
第６図は、前記各バスライン切換指令線１６―
ａ，１６―ｂ，１６―ｃ及び１６―ｄに対し、前
記各バスライン切換指令線１６―ａ，１６―ｂ及
び１６―ｃは“１”で付勢し、該バスライン切換
指令線１６―ｄのみは“０”で付勢した場合の該
バススイツチ部１５の内部接続状態である。 FIG. 6 shows each bus line switching command line 16-
The bus line switching command lines 16-a, 16-b and 16-c are energized at "1" for the bus line switching command lines 16-a, 16-b, 16-c and 16-d. -d is the internal connection state of the bus switch section 15 when it is energized with "0".
第７図は、前記各バスライン切換指令線１６―
ａ，１６―ｂ，１６―ｃ及び１６―ｄに対し、い
ずれも“１”で付勢した場合の該バススイツチ部
１５の内部接続状態である。 FIG. 7 shows each bus line switching command line 16-
This is the internal connection state of the bus switch section 15 when all of a, 16-b, 16-c, and 16-d are energized with "1".
ここで、該バススイツチ部１５の個々のスイツ
チ群１５―ａ，１５―ｂ，１５―ｃ及び１５―ｄ
は、例えば、米国テキサスインスツルメント社か
ら発売されているIC（集積回路）のうち、
74LS257を使用すれば極めて容易に構成すること
が可能である。 Here, the individual switch groups 15-a, 15-b, 15-c and 15-d of the bus switch section 15
For example, among the ICs (integrated circuits) sold by Texas Instruments Inc. in the United States,
Using the 74LS257 makes it extremely easy to configure.
第３図から第７図で、次のことがわかる。デジ
タルプロセツサ４′の該データバス９―ｂの８本
の信号線は、該アナログ―デジタル変換器３′の
該デジタルデータ出力信号線群９―ａの12本の信
号線のうち、第３図では、ビツト５の重みを有す
る該デジタルデータ出力信号線９―ａ―５から、
ビツト12の重み（最大の重み）を有する該デジタ
ルデータ出力信号線９―ａ―１２までの８本とそ
れぞれの重みの順に従つて接続され、第４図で
は、ビツト４の重みを有する該デジタルデータ出
力信号線９―ａ―４から、ビツト11の重みを有す
る該デジタルデータ出力信号線９―ａ―１１まで
の８本とそれぞれ重みの順に従つて接続され、第
５図では、ビツト３の重みを有する該デジタルデ
ータ出力信号線９―ａ―３から、ビツト10の重み
を有する該デジタルデータ出力信号線９―ａ―１
０までの８本とそれぞれ重みの順に従つて接続さ
れ、第６図では、ビツト２の重みを有する該デジ
タルデータ出力信号線９―ａ―２から、ビツト９
の重みを有する該デジタルデータ出力信号線９―
ａ―９までの８本とそれぞれ重みの順に従つて接
続され、第７図では、ビツト１の重み（最小の重
み）を有する該デジタルデータ出力信号線９―ａ
―１から、ビツト８の重みを有する該デジタルデ
ータ出力信号線９―ａ―８までの８本とそれぞれ
重みの順に従つて接続される。これらの場合、例
えば、入力アナログ信号のダイナミツクレンジを
０〜５（Ｖ）とすると、第３図から第７図におい
て、該デジタルプロセツサ４′のデータバス９―
ｂで読込むアナログ入力信号の分解能（1LSB）
及び測定範囲は、それぞれ次のようになる。 The following can be seen from Figures 3 to 7. The eight signal lines of the data bus 9-b of the digital processor 4' are the third signal lines of the 12 signal lines of the digital data output signal line group 9-a of the analog-digital converter 3'. In the figure, from the digital data output signal line 9-a-5 having a weight of bit 5,
The eight digital data output signal lines 9-a-12 having a weight of 12 bits (maximum weight) are connected in the order of their respective weights, and in FIG. The data output signal line 9-a-4 is connected to eight digital data output signal lines 9-a-11 having a weight of bit 11 in the order of weight, and in FIG. from the digital data output signal line 9-a-3 having a weight to the digital data output signal line 9-a-1 having a weight of 10 bits.
In FIG. 6, from the digital data output signal line 9-a-2 having the weight of bit 2 to the bit 9
The digital data output signal line 9 has a weight of
The digital data output signal line 9-a is connected to the eight wires up to a-9 in the order of their weights, and in FIG.
-1 to the digital data output signal line 9-a-8 having a weight of 8 bits, respectively, in the order of the weights. In these cases, for example, if the dynamic range of the input analog signal is 0 to 5 (V), in FIGS. 3 to 7, the data bus 9-- of the digital processor 4'
Resolution of analog input signal read with b (1LSB)
and the measurement range are as follows.
第３図の場合 ５（Ｖ）×１／28（Ｖ）、０〜５
（Ｖ）、
第４図の場合 ５（Ｖ）×１／29（Ｖ）、０〜５／21
（Ｖ）、
第５図の場合 ５（Ｖ）×１／210（Ｖ）、０〜５／2
2
（Ｖ）、
第６図の場合 ５（Ｖ）×１／211（Ｖ）、０〜１／2
3
（Ｖ）、
第７図の場合 ５（Ｖ）×１／212（Ｖ）、０〜１／2
4
（Ｖ）
（発明の効果）
本発明では、デジタルプロセツサが自身で自由
にバススイツチを切換えて、希望通りのダイナミ
ツクレンジと精度とをもつた入力データを獲得す
ることができるため、このことを応用すれば次の
効果が得られる。In the case of Fig. 3 5 (V) × 1/2 8 (V), 0 to 5 (V), In the case of Fig. 4 5 (V) × 1/2 9 (V), 0 to 5/2 1 ( V), in the case of Figure 5 5 (V) x 1/2 10 (V), 0 to 5/2
2 (V), in the case of Figure 6 5 (V) x 1/2 11 (V), 0 to 1/2
3 (V), in the case of Figure 7 5 (V) x 1/2 12 (V), 0 to 1/2
4 (V) (Effects of the Invention) In the present invention, the digital processor can freely change the bus switch on its own and obtain input data with the desired dynamic range and precision. By applying this, the following effects can be obtained.
(1) デジタルプロセツサで行なうデータ処理に入
力アナログ信号を必要とし、かつ、大きなダイ
ナミツクレンジと高精度の両方を必要とする場
合………従来の構成では、より大きなデータバ
スのビツト数を有するデジタルプロセツサを使
用して行なつていたデータ処理と同一の処理
を、より小さなデータバスのビツト数を有する
デジタルプロセツサで構成することが可能とな
り（すなわち、バススイツチを、最初は入力信
号のダイナミツクレンジが大きくなるようにコ
ントロールして、次に、入力信号の精度が必要
に応じてより詳細に得られるようにバススイツ
チをコントロールする、というようにして複数
回同一のアナログ―デジタル変換出力を読込む
ことにより）、次の効果が得られる。(1) When an input analog signal is required for data processing performed by a digital processor, and both a large dynamic range and high precision are required...In the conventional configuration, the number of bits of the data bus is larger. It is now possible to implement the same data processing that was previously performed using a digital processor with a smaller number of bits on the data bus (i.e., the bus switch is initially The same analog-to-digital conversion output can be run multiple times by controlling the dynamic range to increase, then controlling the bus switch to obtain more precision of the input signal as required. ), the following effects can be obtained.
同一のデータ処理を行なうのに、より安価
なデジタルプロセツサを使用することが可能
となる。（一般に、データバスのビツト数の
小さなほど、デジタルプロセツサのコストが
安くなる。）
により（バスの本数が少なくなるため）、
デジタルプロセツサ回りの信号線本数等、回
路環境がより簡易となる。 A less expensive digital processor can be used to perform the same data processing. (In general, the smaller the number of bits on the data bus, the lower the cost of the digital processor.) (Because there are fewer buses),
The circuit environment, such as the number of signal lines around the digital processor, becomes simpler.
(2) 多数のアナログ入力信号を元に（これを読取
つて）、データ処理を行なう場合………アナロ
グ―デジタル変換器の前段にマルチプレクサを
取付けて、１つのアナログ―デジタル変換器
で、多数の入力アナログ信号を時分割にアナロ
グ―デジタル変換して取込むため、従来の構成
では、アナログ―デジタル変換器への各入力信
号レベルを同一レベルに取揃えるためのレベル
変換器（入力アナログ信号がまちまちの場合
は、最大その入力点数の数だけ）を必要として
いたが、本発明では、最大の入力信号レベルを
確保できるようにアナログ―デジタル変換器の
動作電圧をセツトするだけでよく、各入力信号
の同一レベルへのレベル変換を行なわなくて
も、データ処理に必要な入力データの精度を確
保できる。（例えば、もともとの入力信号のレ
ベルが小さい場合には、バススイツチをデータ
の分解能が大きくなるようにコントロールすれ
ばよい。）すなわち、これまでは演算増幅器、
抵抗、コンデンサ、トランジスタ等を使用して
複雑な回路からできているレベル変換器が不要
となり、これにより入力回路部が簡素となると
同時に、システムとして信頼性が高く、よりコ
ストが安いものを実現することが可能となる。(2) When performing data processing based on (reading) a large number of analog input signals...A multiplexer is installed before the analog-to-digital converter, and a single analog-to-digital converter is used to process a large number of analog input signals. In order to time-division analog-to-digital conversion of input analog signals and import them, conventional configurations require a level converter (input analog signals are In the case of The accuracy of input data required for data processing can be ensured without level conversion to the same level. (For example, if the level of the original input signal is low, the bus switch can be controlled to increase the data resolution.) In other words, until now, operational amplifiers,
Level converters made of complex circuits using resistors, capacitors, transistors, etc. are no longer required, which simplifies the input circuit section and at the same time creates a highly reliable system at a lower cost. becomes possible.
本発明は、アナログ―デジタル変換器とデジタ
ルプロセツサの間にバススイツチを有しているの
で、必要に応じてアナログ信号をより高精度に読
取ることができるので、アナログ情報を読込んで
デジタル処理を行なうような、あらゆる装置に利
用することが可能である。 Since the present invention has a bus switch between the analog-to-digital converter and the digital processor, it is possible to read the analog signal with higher precision as necessary, so the analog information can be read and digitally processed. It can be used in all kinds of devices.
第１図は従来のデジタルプロセツサとアナログ
―デジタル変換器を使用してプロセスのデータ処
理及び制御を行なう装置の回路ブロツク図、第２
図は本発明の一実施例の回路ブロツク図、第３
図、第４図、第５図、第６図、第７図は第２図に
おけるバススイツチ部の内部構成とその動作状態
を示す図である。
１……アナログ信号入力端子、２……マルチプ
レクサ、３，３′……アナログ―デジタル変換器、
４，４′……デジタルプロセツサ、１５……バス
スイツチ部、１６……バスライン切換指令線群。
Figure 1 is a circuit block diagram of a device that processes data and controls a process using a conventional digital processor and analog-to-digital converter.
The figure is a circuit block diagram of one embodiment of the present invention.
4, 5, 6, and 7 are diagrams showing the internal structure of the bus switch section in FIG. 2 and its operating state. 1... Analog signal input terminal, 2... Multiplexer, 3, 3'... Analog-digital converter,
4, 4'... Digital processor, 15... Bus switch section, 16... Bus line switching command line group.
Claims (1)
並列のデジタルデータ信号に変換するアナログ―
デジタル変換器と、 該アナログ―デジタル変換器から出力されるデ
ジタルデータ信号線から出力される並列デジタル
データ信号のビツト数よりも少ない入力ビツト数
を有し、該並列デジタルデータ信号を受け取つ
て、必要な演算、判断及び制御処理を行なうデジ
タルプロセツサと を有するアナログ―デジタル変換データの読込方
式において、 前記並列デジタルデータ信号を予め定めた信号
の重み付けに従つて全て入力するように、前記ア
ナログ−デジタル変換器の出力端に接続された入
力端を有すると共に、 前記デジタルプロセツサからの指令に従つて前
記並列デジタルデータ信号に対する信号の重み付
けの高い方向へ、又は低い方向へシフトし、前記
デジタルプロセツサの入力信号数に対応した信号
数だけ前記並列デジタルデータ信号を選択して前
記デジタルプロセツサに入力するように、前記デ
ジタルプロセツサの入力端に接続された出力端を
有する バススイツチ部を設けたことを特徴とするアナ
ログ―デジタル変換データの読込方式。[Claims] 1. An analog device that receives at least an analog data signal and converts it into parallel digital data signals.
a digital converter, having a number of input bits less than the number of bits of the parallel digital data signal output from the digital data signal line output from the analog-to-digital converter, and receiving the parallel digital data signal and performing necessary In an analog-to-digital conversion data reading method having a digital processor that performs arithmetic operations, judgments, and control processing, an input terminal connected to an output terminal of the converter, and shifts the signal weighting of the parallel digital data signal to a higher or lower direction according to a command from the digital processor; a bus switch unit having an output terminal connected to an input terminal of the digital processor so as to select the parallel digital data signals by the number of signals corresponding to the number of input signals and input them to the digital processor; An analog-to-digital conversion data reading method featuring:
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5550082A JPS58172742A (en) | 1982-04-05 | 1982-04-05 | Reading system for analog-to-digital conversion data |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5550082A JPS58172742A (en) | 1982-04-05 | 1982-04-05 | Reading system for analog-to-digital conversion data |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58172742A JPS58172742A (en) | 1983-10-11 |
| JPS6318212B2 true JPS6318212B2 (en) | 1988-04-18 |
Family
ID=13000362
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5550082A Granted JPS58172742A (en) | 1982-04-05 | 1982-04-05 | Reading system for analog-to-digital conversion data |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58172742A (en) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2786031B2 (en) * | 1991-09-12 | 1998-08-13 | 松下電器産業株式会社 | A / D converter |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54104744A (en) * | 1978-02-03 | 1979-08-17 | Nec Corp | Signal input circuit to computer |
-
1982
- 1982-04-05 JP JP5550082A patent/JPS58172742A/en active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54104744A (en) * | 1978-02-03 | 1979-08-17 | Nec Corp | Signal input circuit to computer |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS58172742A (en) | 1983-10-11 |
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