JPS63181050A - Storing access control system - Google Patents

Storing access control system

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JPS63181050A
JPS63181050A JP1292087A JP1292087A JPS63181050A JP S63181050 A JPS63181050 A JP S63181050A JP 1292087 A JP1292087 A JP 1292087A JP 1292087 A JP1292087 A JP 1292087A JP S63181050 A JPS63181050 A JP S63181050A
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JP
Japan
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data
access
storage unit
waiting time
storage
Prior art date
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JP1292087A
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Japanese (ja)
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JP2550964B2 (en
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Norizou Hanadaira
花平 議臓
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NEC Corp
Original Assignee
NEC Corp
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Publication date
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Abstract

PURPOSE:To accelerate access in a unit of storage, by finding a time limit in the case of starting the access of a second data from a leading element in a forward direction immediately after sending the access request of a first data, and the time limit in the case of starting the access from a final element in a reverse direction, respectively, and selecting an access processing in a direction in which the time limit is smaller. CONSTITUTION:A calculating means 8 which calculates a first time limit until the start of the access of a second data is enabled when the access of the second data is started in order from the leading element to a final element, and a calculating means 9 which calculates a second time limit by using each information until the start of the access of the second data is enabled in the case where the access is started in order from the final element by reversing the access direction of the second data, are provided. And the access of the second data is performed in the access direction corresponding to the time limit smaller out of the first and the second time limits. In such a way, it is possible to accelerate continuous access.

Description

【発明の詳細な説明】 技術分野 本発明は記憶アクセス制御方式に関し、特に複数の要素
からなるデータの391!続したアクセスの制御を行う
記憶アクセス制御方式に関するものである。
DETAILED DESCRIPTION OF THE INVENTION Technical Field The present invention relates to a storage access control method, and in particular to a storage access control method for controlling data including 391! The present invention relates to a storage access control method for controlling continuous access.

従来技術 従来、ベクトルデータのような複数の要素からなるデー
タを連続的にアクセス制御する場合、以下の如き手順に
より行われている。先ず、先頭要素の記憶単位のアドレ
ス情報、例えばバンクアドレスと要素数とから、先行し
てアクセスされるデータの最終要素の記憶単位のアドレ
ス情報を求める。そして、引き続いてアクセスされる後
続データの先頭要素の記憶単位のアドレス情報と、保持
されている先行データの最終要素の記憶単位のアドレス
情報との差とを用いて、当該後続データのアクセスを開
始してから先行データの最終要素の記憶単位がアクセス
されるまでのクロックサイクル数を求める。更に、この
求められたクロックサイクル数と記憶単位のサイクル時
間とを比較して、後続データのアクセスと先行データの
アクセスにおいて同一の記憶単位に対して記憶単位のサ
イクル時間内にアクセスされない様に、先行データのア
クセス終了後に後続データのアクセスを開始するまでの
待合せ時間を算出するようになっている。
BACKGROUND ART Conventionally, when sequentially controlling access to data consisting of a plurality of elements such as vector data, the following procedure is used. First, the address information of the storage unit of the last element of the data to be accessed in advance is obtained from the address information of the storage unit of the first element, for example, the bank address and the number of elements. Then, access to the subsequent data is started using the difference between the address information of the storage unit of the first element of the subsequent data to be accessed and the address information of the storage unit of the last element of the held preceding data. The number of clock cycles from when the storage unit of the last element of the preceding data is accessed is determined. Furthermore, the obtained number of clock cycles is compared with the cycle time of the storage unit, and the calculation is performed so that the same storage unit is not accessed within the cycle time of the storage unit in subsequent data access and preceding data access. The waiting time from the end of accessing the preceding data until the start of accessing the subsequent data is calculated.

かかる従来技術は、例えば特開昭60−126748号
公報に開示されている。
Such a conventional technique is disclosed in, for example, Japanese Patent Laid-Open No. 126748/1983.

上述した従来の記憶アクセス方式では、データのアクセ
スを先頭要素から開始することを前提としているので、
最悪の場合、先行アクセスの最終要素の記憶単位が一致
したときには、後続データのアクセス開始が記憶単位の
サイクル時間分遅れることになり、よって連続アクセス
の高速1ヒが図れないという欠点がある。
The conventional storage access method described above assumes that data access starts from the first element.
In the worst case, when the storage units of the final elements of the preceding accesses match, the start of accessing the subsequent data will be delayed by the cycle time of the storage units, so there is a drawback that high-speed continuous access cannot be achieved.

1肛立旦刀 そこで本発明はこのような従来技術の欠点を解決すべく
なされたものであって、その目的とするところは、連続
アクセスの高速化を図り1!する記憶アクセス制御方式
を提供することにある。
Therefore, the present invention has been made to solve these drawbacks of the prior art, and its purpose is to speed up continuous access. The purpose of this invention is to provide a storage access control method that

発明の構成 本発明によれば、互いに独立してアクセス自在とされた
複数の記憶単位から構成されこれ等記憶単位毎に順次番
地付けがなされた記憶装置上に連続に配置記憶された複
数の要素からなる第1のデータのアクセスとこのアクセ
スに続く第2のデータのアクセスとを制御する記憶アク
セス制御方式であって、前記第1のデータのアクセス要
求終了時点での使用状態にある記憶単位の先頭記憶単位
アドレス情報及び前記第1のデータの最終配憶単位アド
レス情報と、更には前記第2のデータの先頭要素のアド
レス情報、同じく前記第2のデータの要素配列方向口報
及び同じく前記第2のデータの要素数情報と、更にはま
た前記記憶単位のサイクル時間情報とを用いて、前記第
2のデータのアクセスを先頭要素から最終要素へ向けで
順次開始した場合に前記第2のデータのアクセス開始が
可能となるまでの第1の待ち時間を算出する算出手段と
、前記各情報を用いて、前記第2のデータのアクセス方
向を逆として最終要素から順次アクセスを開始した場合
に前記第2のデータのアクセス開始が可能となるまでの
第2の待ち時間を算出する算出手段とを設け、前記第1
及び第2の待ち時間のうち最小となる方に対応するアク
セス方向により前記第2のデータのアクセスをなすよう
にしたことを特徴とする記憶アクセス制御方式が得られ
る。
Structure of the Invention According to the present invention, a plurality of elements are successively arranged and stored on a storage device that is composed of a plurality of storage units that can be accessed independently of each other and that are sequentially addressed for each storage unit. A storage access control method that controls access to first data consisting of and access to second data following this access, the storage access control method controlling access to first data consisting of The first storage unit address information and the last storage unit address information of the first data, the address information of the first element of the second data, the element array direction information of the second data, and the first data When access to the second data is sequentially started from the first element to the last element using the number of elements of the second data and the cycle time information of the storage unit, the second data calculation means for calculating a first waiting time until it is possible to start accessing the second data, and using each of the above information, when the access direction of the second data is reversed and access is started sequentially from the last element, the above a calculation means for calculating a second waiting time until it becomes possible to start accessing the second data;
There is obtained a storage access control method characterized in that the second data is accessed in an access direction corresponding to the minimum of the second waiting time and the second waiting time.

実施例 以下、図面を用いて本発明の詳細な説明する。Example Hereinafter, the present invention will be explained in detail using the drawings.

第1図は本発明の実施例のブロック図である。FIG. 1 is a block diagram of an embodiment of the invention.

本発明の実施例はレジスタ1〜7.待時間算出回路8.
9及び比較回路10により構成されている。
The embodiment of the present invention includes registers 1-7. Waiting time calculation circuit 8.
9 and a comparison circuit 10.

いま、連続してアクセスされるべき2つのデータのうち
先行データを第1のデータとし、後続データを第2のデ
ータとし、これら両データは複数の要素から互いに構成
されており1部要素が互いに共通しているものとする。
Now, of two pieces of data that should be accessed consecutively, the preceding data is assumed to be the first data, and the subsequent data is assumed to be the second data. Both of these pieces of data are mutually composed of a plurality of elements, and some elements are different from each other. It is assumed that they are common.

従って、これ等両データが記憶装置上の記憶単位に夫々
格納配置されるときには、両データの記憶単位アドレス
が一部重なり合うことになる。例えば、第1のデータの
記憶単位の先頭及び最終アドレスは夫々r100J及び
rl 16Jとし、第2のデータの記憶単位の先頭及び
最終アドレスは夫々r113j及び「126」とする。
Therefore, when these data are respectively stored and arranged in storage units on a storage device, the storage unit addresses of both data partially overlap. For example, the start and end addresses of the first data storage unit are r100J and rl16J, respectively, and the start and end addresses of the second data storage unit are r113j and "126", respectively.

この場合、レジスタ1.2及び3には、夫々類に第2の
データの先頭要素の記憶単位アドレスN15J、その要
素数r 14 J  (=126−113+1)及びそ
の配列方向情報「0」 (正方向とし、逆方向は「1」
となる)が格納される。レジスタ6及び7には、夫々第
1のデータのアクセス要求送出終了時点における使用状
態にある記憶単位の先頭記憶アドレス(いま、このアド
レスをr102Jとする)及び最終記憶単位アドレスr
116Jが格納される。
In this case, registers 1.2 and 3 each contain the storage unit address N15J of the first element of the second data, the number of elements r14J (=126-113+1), and the array direction information "0" (correct direction, and “1” for the opposite direction.
) is stored. Registers 6 and 7 contain the first storage address (this address is now referred to as r102J) and the final storage unit address r of the storage unit in use at the end of sending the first data access request, respectively.
116J is stored.

レジスタ4は記憶単位のサイクル時間を格納しており、
いまこの値を「16」とする。レジスタ5は記憶装置の
全記憶単位数を格納しており、いまこの値をr256J
とする。
Register 4 stores the cycle time of the memory unit,
Let's now set this value to "16". Register 5 stores the total number of storage units in the storage device, and this value is now r256J.
shall be.

待時間算出回路8は、第2のデータのアクセスをその先
頭要素から順次最終要素へ向けて行う場合に(順方向ア
クセス)、第1のデータのアクセス要求送出終了時点か
ら第2のデータのアクセス開始までの待時間を算出する
ものである。この待時間の算出は上記各レジスタ1〜7
の格納情報を用いて行われる。
When accessing the second data sequentially from the first element to the last element (forward access), the waiting time calculation circuit 8 starts accessing the second data from the time when the sending of the access request for the first data ends. This calculates the waiting time until the start. Calculation of this waiting time is for each register 1 to 7 above.
This is done using the stored information.

また、待時間算出回路9は、第2のデータのアクセスを
その最終要素から順次先頭要素へ向けて行う場合に(逆
方向アクセス)、第1のデータのアクセス要求送出終了
時点から第2のデータのアクセス開始までの待時間を算
出するものである。
Furthermore, when accessing the second data sequentially from the last element to the first element (reverse direction access), the waiting time calculation circuit 9 calculates the second data from the end of sending the access request for the first data. This is to calculate the waiting time until the start of access.

この待時間の算出も上記各レジスタ1〜7の格納情報を
用いて行われるものである。
The calculation of this waiting time is also performed using the information stored in each of the registers 1-7.

これ等両持時間算出回路8及び9による専用結果は比較
回路10において大小比較される。この比較回路10で
は、第2のデータを正方向アクセスした方が待時間が短
い場合にはrOJを出力し、逆方向アクセスした方が待
時間が短い場合には「1」を出力する。
These dedicated results from the holding time calculation circuits 8 and 9 are compared in magnitude in a comparison circuit 10. This comparison circuit 10 outputs rOJ when the waiting time is shorter when accessing the second data in the forward direction, and outputs "1" when the waiting time is shorter when accessing the second data in the reverse direction.

第2図は待時間算出回路8による待時間算出過程を説明
する図であり、第2のデータを先頭要素から順次アクセ
スするいわゆる正方向アクセス時の待時間Twoを算出
する場合のものである。図において、横軸は時間であり
、縦軸は記憶単位アドレスを示している。そして、図中
の各数値は前述した各数値であり、各レジスタ1〜7に
夫々格納された情報に対応している。
FIG. 2 is a diagram illustrating the waiting time calculation process by the waiting time calculation circuit 8, and is a diagram for calculating the waiting time Two during so-called forward access in which second data is sequentially accessed from the first element. In the figure, the horizontal axis represents time, and the vertical axis represents storage unit addresses. Each numerical value in the figure is the aforementioned numerical value, and corresponds to the information stored in each register 1 to 7, respectively.

平行四辺形へで示す図形が第1のデータのアクセス時間
と記憶単位アドレスとの関係を示すものである。一点鎖
線の平行四辺形Cで示す図形が、第2のデータに対する
アクセス要求に即座に応答して第2のデータのアクセス
処理がされた場合の時間と記憶単位アドレスとの関係を
示している。
The figure shown as a parallelogram shows the relationship between the access time of the first data and the storage unit address. A figure indicated by a dashed-dotted parallelogram C shows the relationship between time and storage unit address when the second data is accessed in immediate response to an access request for the second data.

しかしながら、このとき第1のデータの記憶単位アドレ
ス102以降(斜線で示す部分)は、使用状態にあるの
で、第2のデータのアクセスは持たざるを得す、待時間
TwOの後に始めて第2のデータのアクセスが実行され
ることになり、これが平行四辺形Bにて示されている。
However, at this time, since the storage unit address 102 and subsequent parts of the first data (shaded area) are in use, the second data cannot be accessed until after the waiting time TwO. Data access will be performed and this is shown by parallelogram B.

このときの待時間TWOは、第1のデータの使用状態に
ある先頭記憶単位アドレス102と第2のデータの先頭
記憶単位アドレス113との間の差アドレスに比例する
時間であるから、図からも明白な如く当該待時間TWO
は「12」に比例することになる。
The waiting time TWO at this time is a time proportional to the difference address between the first storage unit address 102 in the usage state of the first data and the first storage unit address 113 of the second data. As is clear, the waiting time TWO
is proportional to "12".

これを数式で表現すれば、 TwO=「第2のデータの先頭記憶単位アドレス」−(
[第1のデータアクセスで使用中の先頭記憶単位アドレ
スJ−1)=113 − (102−1> =12 となる。この演算が待時間算出回路8にて行われるので
ある。
Expressing this mathematically, TwO = “first storage unit address of second data” - (
[Start storage unit address J-1 in use in first data access)=113-(102-1>=12) This calculation is performed by the waiting time calculation circuit 8.

待時間算出回路9における逆方向アクセス時の待時間算
出過程を示す図が第3図に示されており、第2図と同等
部分は同一符号により示している。
A diagram showing the process of calculating the waiting time in the reverse access in the waiting time calculating circuit 9 is shown in FIG. 3, and the same parts as those in FIG. 2 are indicated by the same reference numerals.

この場合も図から明白な如く、待ち時間TWIは「4」
に比例することになる。
In this case as well, as is clear from the figure, the waiting time TWI is "4".
It will be proportional to.

これを数式で表現すれば、 7w1=r第1のデータのアクセスで使用状態にある記
憶単位数」−(「第2のデータの最終記憶単位アドレス
」−「第1のデータの使用状態にある最終記憶単位アド
レス」+1)=15− (126−116+1)=4 となる。この演算が待時間算出回路9にて行われるので
ある。
Expressing this numerically, 7w1=rNumber of storage units in use when accessing the first data'' - (``Final storage unit address of the second data'' - ``Number of storage units in use for the first data'' Final storage unit address"+1)=15-(126-116+1)=4. This calculation is performed by the waiting time calculation circuit 9.

比較回路10において、両持時間算出回路8及び9によ
り得られた両持時間TWO,TW1が比較され、上記例
ではTWO>TWlであることから、第2のデータは待
時間の小なる逆方向からアクセス処理されることになる
In the comparison circuit 10, the dual holding times TWO and TW1 obtained by the dual holding time calculation circuits 8 and 9 are compared, and since TWO>TWl in the above example, the second data is in the opposite direction with a smaller waiting time. Access will be processed from

及1ど1里 叙上の如く、本発明によれば、第1のデータのアクセス
要求送出直後に第2のデータのアクセスを先頭要素から
正方向に開始した場合の待時間と、最終要素から逆方向
に開始した場合の待時間とを夫々求め、待時間がより小
なる方向のアクセス処理を選択してなすようにしたので
、記憶単位アクセスを高速化できるという効果がある。
As described above, according to the present invention, the waiting time when accessing the second data starts in the forward direction from the first element immediately after sending an access request for the first data, and the waiting time from the last element Since the waiting time when starting in the opposite direction is calculated and the access processing in the direction with the smaller waiting time is selected and executed, there is an effect that the memory unit access can be speeded up.

【図面の簡単な説明】[Brief explanation of the drawing]

第1図は本発明の実施例のブロック図、第2図は正方向
アクセス動作時の待時間算出過程を説明する図、第3図
は逆方向アクセス動作時の待時間算出過程を説明する図
である。 主要部分の符号の説明 1〜7・・・・・・レジスタ 8.9・・・・・・待時間算出回路 10・・・・・・比較回路
FIG. 1 is a block diagram of an embodiment of the present invention, FIG. 2 is a diagram explaining the waiting time calculation process during forward access operation, and FIG. 3 is a diagram explaining the waiting time calculation process during reverse access operation. It is. Explanation of symbols of main parts 1 to 7...Registers 8.9...Waiting time calculation circuit 10...Comparison circuit

Claims (1)

【特許請求の範囲】[Claims] 互いに独立してアクセス自在とされた複数の記憶単位か
ら構成されこれ等記憶単位毎に順次番地付けがなされた
記憶装置上に連続に配置記憶された複数の要素からなる
第1のデータのアクセスとこのアクセスに続く第2のデ
ータのアクセスとを制御する記憶アクセス制御方式であ
って、前記第1のデータのアクセス要求終了時点での使
用状態にある記憶単位の先頭記憶単位アドレス情報及び
前記第1のデータの最終記憶単位アドレス情報と、更に
は前記第2のデータの先頭要素のアドレス情報、同じく
前記第2のデータの要素配列方向口報及び同じく前記第
2のデータの要素数情報と、更にはまた前記記憶単位の
サイクル時間情報とを用いて、前記第2のデータのアク
セスを先頭要素から最終要素へ向けて順次開始した場合
に前記第2のデータのアクセス開始が可能となるまでの
第1の侍ち時間を算出する算出手段と、前記各情報を用
いて、前記第2のデータのアクセス方向を逆として最終
要素から順次アクセスを開始した場合に前記第2のデー
タのアクセス開始が可能となるまでの第2の待ち時間を
算出する算出手段とを設け、前記第1及び第2の持ち時
間のうち最小となる方に対応するアクセス方向により前
記第2のデータのアクセスをなすようにしたことを特徴
とする記憶アクセス制御方式。
Accessing first data consisting of a plurality of elements arranged and stored consecutively on a storage device that is composed of a plurality of storage units that can be accessed independently of each other and sequentially addressed for each storage unit; A storage access control method that controls access to second data following this access, the first storage unit address information of the storage unit in use at the end of the first data access request, and the first storage unit address information final storage unit address information of the data, further address information of the first element of the second data, element array direction information of the second data, and element number information of the second data, and further Also, using the cycle time information of the storage unit, when accessing the second data is sequentially started from the first element to the last element, Using the calculation means for calculating the waiting time of step 1 and each of the above information, it is possible to start accessing the second data when the access direction of the second data is reversed and access is started sequentially from the last element. calculation means for calculating a second waiting time until the second waiting time is reached, and the second data is accessed in an access direction corresponding to the smallest one of the first and second waiting times. A storage access control method characterized by:
JP62012920A 1987-01-22 1987-01-22 Memory access control method Expired - Lifetime JP2550964B2 (en)

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