JPS62206632A - Control system for main storage device - Google Patents
Control system for main storage deviceInfo
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- JPS62206632A JPS62206632A JP4867186A JP4867186A JPS62206632A JP S62206632 A JPS62206632 A JP S62206632A JP 4867186 A JP4867186 A JP 4867186A JP 4867186 A JP4867186 A JP 4867186A JP S62206632 A JPS62206632 A JP S62206632A
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- 230000000694 effects Effects 0.000 description 4
- 238000000034 method Methods 0.000 description 4
- 238000010586 diagram Methods 0.000 description 3
- 230000004044 response Effects 0.000 description 2
- 238000004904 shortening Methods 0.000 description 2
- YGDVXSDNEFDTGV-UHFFFAOYSA-N 2-[6-[bis(carboxymethyl)amino]hexyl-(carboxymethyl)amino]acetic acid Chemical compound OC(=O)CN(CC(O)=O)CCCCCCN(CC(O)=O)CC(O)=O YGDVXSDNEFDTGV-UHFFFAOYSA-N 0.000 description 1
- 125000002252 acyl group Chemical group 0.000 description 1
- 239000003795 chemical substances by application Substances 0.000 description 1
- DDXLVDQZPFLQMZ-UHFFFAOYSA-M dodecyl(trimethyl)azanium;chloride Chemical compound [Cl-].CCCCCCCCCCCC[N+](C)(C)C DDXLVDQZPFLQMZ-UHFFFAOYSA-M 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 230000010365 information processing Effects 0.000 description 1
- 239000010902 straw Substances 0.000 description 1
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Abstract
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は主記憶装置制御方式に係シ、特にノロセッサか
ら命令フェッチが出力されたとき、主記憶装置のアクセ
スタイムを短縮するのに好適な記憶装置制御方式に関す
るつ
〔発明の背景〕
主Sd憶装置へのアクセスタイムを短縮する方式として
、例えば特開昭59−177782−1+公報の背景説
明に示されているようにバッファメモリ(キャッジ島メ
モリ)t−使用するものが知られている。[Detailed Description of the Invention] [Field of Application of the Invention] The present invention relates to a main memory control method, and in particular to a memory suitable for shortening the access time of the main memory when an instruction fetch is output from a processor. Regarding device control system [Background of the invention] As a system for shortening the access time to the main SD storage device, for example, as shown in the background explanation of Japanese Patent Application Laid-Open No. 59-177782-1+, a buffer memory (cage island memory) is used. ) t - known to use.
しかし、上記のバッファメモリを用いる方法は、バッフ
アメそりに対する主記憶装置からのブロックリード、あ
る−は主hdta装置に書込むスワッグアウト時の待合
せ時間のため、バッファメモリにロードされたデータが
1回のみしか使用されない場合、あるいは一部分のみか
使用されない場合にはあまり有効であるとは言えない。However, in the method using the buffer memory described above, the data loaded into the buffer memory is loaded only once because of the waiting time during block reading from the main memory for the buffer memory and swag out when writing to the main HDTA device. It cannot be said to be very effective if only a portion or only a portion thereof is used.
また、上記のスワッグアウト時の待合せ時間を短縮する
ため、上記公報に示されるように、・ぐラフアメモリの
インターリーグ等の工夫がなされているが、何れにして
も高速のバッファメモリとバッファメモリ内に必要デー
タが有るかどうかの判定回路とノクツファリグレース回
路等の設置が必要であシ、金物量が増大し、制御も複雑
となるため、特に小規模システムにおいては経済的に採
用が困難である。In addition, in order to shorten the waiting time at the time of swag-out, as shown in the above-mentioned publication, measures have been taken such as interleaving graph memory, but in any case, high-speed buffer memory and buffer memory internal It is necessary to install a judgment circuit to determine whether the necessary data exists or not, and a no-cuts fall grace circuit, etc., which increases the amount of hardware and makes control complicated, making it economically difficult to adopt, especially in small-scale systems. It is.
本発明は上記した従来技術の問題点に鑑みなされたもの
で、アドレスが連続する確率が大である命令フェッチサ
イクルのみ主記憶装置の先行読み出しを行なうことによ
り、上記問題点を解決し、主記憶装置のアクセスタイム
を短縮できる主記憶装置制御方式を提供することを目的
としているう〔発明の概要〕
本発明の主記憶装置制御方式は、ノロセッサからのアク
セスにより主記憶装置からデータを読出すものであシ、
特にノロセッサからのアクセスが命令フェッチであるか
否かを判定する第1の手段と、上記第1の手段が命令7
エツチと判定したとき、上記アクセスのアドレス信号に
基づいて、次の命令フェッチ用のアドレス信号を作成す
る第2の手段と、上記命令フェッチ用のアドレス信号を
用いて次の命令7エツチを先行読出して保持する第3の
手段と、ノロセッサからのアクセスが上記先行読出しさ
れた命令7エツチ用のアドレス信号と同一か否かを判定
し、同一のときには上記第3の手段に保持されたデータ
を出力させる第4の手段とを備えていることを特徴とし
ている。The present invention has been made in view of the problems of the prior art described above, and solves the above problems by pre-reading the main memory only in instruction fetch cycles in which there is a high probability that addresses will be consecutive. [Summary of the Invention] The main memory control method of the present invention reads data from the main memory by access from a processor. Adashi,
In particular, a first means for determining whether or not an access from a processor is an instruction fetch;
When it is determined to be an etch, a second means creates an address signal for fetching the next instruction based on the address signal of the access, and pre-reads the next 7 instructions using the address signal for fetching the instruction. It is determined whether the third means for holding the data and the access from the processor are the same as the address signal for the previously read instruction 7 etching, and if they are the same, the data held in the third means is outputted. The present invention is characterized by comprising a fourth means for causing.
以下、添付の図面に示す実施例により、更に詳細に本発
明について説明する。Hereinafter, the present invention will be explained in more detail with reference to embodiments shown in the accompanying drawings.
第1図は本発明の一実施例を示すブロック図である。同
図において、100はプロセッサ、101は主記憶装置
、102はプロセッサからのメモリ参照種別を示すメモ
リ信号FCをデコードし、命令フェッチであればメモリ
参照が命令フェッチであることを示す命令フェッチ指示
信号Iを出力するデコーダである。また、103は命令
フェッチ用のメモリアドレスを先行読み出しするための
命令アドレスカウンタ9,104はプロセッサlOOよ
シ出力されるアドレス信号Aを命令アドレスカウンタ1
03の出力と比較するためのアドレス比較器、105は
ノロセッサ100から出力されるアドレス信号AI又は
命令アドレスカウンタ103の出力であるアドレス信号
A2何れかを選択して主記憶装置101ヘメモリアドレ
ス信号MAを送出するためのアドレスセレクタである。FIG. 1 is a block diagram showing one embodiment of the present invention. In the figure, 100 is a processor, 101 is a main storage device, and 102 is an instruction fetch instruction signal that decodes a memory signal FC indicating the type of memory reference from the processor, and if it is an instruction fetch, the instruction fetch instruction signal indicates that the memory reference is an instruction fetch. This is a decoder that outputs I. Further, 103 is an instruction address counter 9 for pre-reading a memory address for instruction fetch, and 104 is an instruction address counter 1 which receives an address signal A output from the processor 1OO.
An address comparator 105 for comparing with the output of 03 selects either the address signal AI output from the processor 100 or the address signal A2 output from the instruction address counter 103 and outputs the memory address signal MA to the main memory 101. This is an address selector for sending.
また、106は主記憶装置から読み出した読出データM
Dが命令フェッチのデータであれば該データを一時記憶
しておくための一一タレジスタ、107はノロセッサ1
00に主記憶装置101より出力された読出データMD
を出力するか又はデータレノスタ106に一時記憶され
たデータを出力するかを選択するためのデータセレクタ
である。108は制御回路であシ、プロセッサ100か
ら出力されるアシレスストローブ信号Asとアドレス比
較器104の出力信号と主記憶装置からのメモリーータ
アクルッジ信号MACKとデコーダ102から出力され
る命令フェッチ指示信号■に基づいて、メモリアドレス
ストローブ信号Asとデータアクルッジ信号DTACK
とアドレスセレクタ105の制御信号と一一タレジスタ
1060制御信号とデータレジスタ1070制御信号と
命令アドレスセクタ103の制御信号とを、それぞれ作
成して出力する。Further, 106 is read data M read from the main storage device.
If D is instruction fetch data, a data register for temporarily storing the data; 107 is a processor 1;
Read data MD output from the main storage device 101 at 00
This is a data selector for selecting whether to output the data or the data temporarily stored in the data recorder 106. Reference numeral 108 denotes a control circuit, which outputs an acyl strobe signal As output from the processor 100, an output signal from the address comparator 104, a memorandum acknowledge signal MACK from the main memory, and an instruction fetch instruction output from the decoder 102. Based on signal ■, memory address strobe signal As and data acknowledgment signal DTACK
, a control signal for the address selector 105 , a control signal for the data register 1060 , a control signal for the data register 1070 , and a control signal for the instruction address sector 103 are respectively generated and output.
以上の構成において、プロセッサ100から出力される
アドレスストローブ信号Asは、プロセッサ100から
出力されるアドレス信号A1が有効であることを示す信
号である。同じく、制御回路108から出力されるメモ
リアドレスストロ−!信号MASは、セレクタ105か
ら出力されるメモリアドレス信号MAが有効であること
を示す信号であシ、また主記憶装置101から出力され
るメモリデータアクノーレッジ信号MACKは、読出デ
ータMDが有効であることを示す信号である。また、制
御回路108から出力されるデータアクノーレッジ信号
DTACKは、データDが有効であることを示す信号で
ある。In the above configuration, the address strobe signal As output from the processor 100 is a signal indicating that the address signal A1 output from the processor 100 is valid. Similarly, the memory address STRO! output from the control circuit 108! The signal MAS is a signal indicating that the memory address signal MA output from the selector 105 is valid, and the memory data acknowledge signal MACK output from the main storage device 101 is a signal indicating that the read data MD is valid. This is a signal indicating that Further, the data acknowledge signal DTACK output from the control circuit 108 is a signal indicating that the data D is valid.
次に、第1図に示す実施例の動作の概略について説明す
る。先ず、!ロセッサ100からメモリ参照種別信号F
Cが出力され、デコーダ102が命令フェッチと判定し
て命令7工ツチ指示信号Iを出力したとする。制御回路
ioaは上記命令フェッチ指示信号工が初めてのもので
あると判定し、そのときプロセッサ100から出力され
ているアドレス信゛号A1をセレクタ105で選択し、
主記憶装置101ヘメモリアドレス信号MAとして出力
する。これと同時K、制御回路108はアドレス信号A
Iを命令アドレスカウンタ103に初期設定する。また
、主記憶装置101からメモリアドレス信号MAによっ
て読出された読出データは、制御回路108の指示によ
り、データレジスタ106 K保持されることなく、デ
ータセレクタ107を介してデータDとしてプロセッサ
100に入力される。上記読出動作と同時に、制御回路
108は命令アドレスカウンタ103を1だけカウント
アツプさせる。次に、制御回路108は、セレクタ10
5を用いて、アドレス信号A2をメモリアドレス信号M
Aとして選択する。従って、主記憶装置101は、最初
の命令フェッチによりて読出された次のアドレスのデー
タを読出データMDとして出力する。この様にして読出
された読出データMDは、制御回路108の指示により
、データレジスタ106に一時保持される。そして、2
番目の命令フェッチが出力され、プロセッサ100から
出力されるアドレス信号AIと命令アドレスカウンタ1
03の出力するアドレス信号A2との一致がアドレス比
較器104で検出されたとき、制御回路108はデータ
レジスタ106の内容をセレクタ107を介して、デー
タDとしてプロセッサ100に出力させる。!ロセッサ
100が2番目の命令フェッチを出力しなかった場合に
は、アドレス比較器104は不一致を検出する。これK
よりて、制御回路10Bはセレクタ1051cメモリア
ドレス信号MAとしてアドレス信号AIを選択させ、そ
のときの主記憶装置101からの読出データMDがデー
タセレクタ107を介してプロセッサ100に入力され
る。Next, an outline of the operation of the embodiment shown in FIG. 1 will be explained. First of all! Memory reference type signal F from processor 100
Suppose that C is output, the decoder 102 determines that an instruction is to be fetched, and outputs an instruction 7-process instruction signal I. The control circuit IOA determines that the instruction fetch instruction signal is the first one, selects the address signal A1 output from the processor 100 at that time using the selector 105,
It is output to the main memory device 101 as a memory address signal MA. At the same time, the control circuit 108 outputs an address signal A.
I is initialized in the instruction address counter 103. Further, the read data read from the main memory device 101 by the memory address signal MA is inputted to the processor 100 as data D via the data selector 107 without being held in the data register 106 K according to an instruction from the control circuit 108. Ru. Simultaneously with the above read operation, the control circuit 108 increments the instruction address counter 103 by one. Next, the control circuit 108 controls the selector 10
5 to convert the address signal A2 to the memory address signal M
Select as A. Therefore, the main memory device 101 outputs the data at the next address read by the first instruction fetch as read data MD. The read data MD read out in this manner is temporarily held in the data register 106 according to instructions from the control circuit 108. And 2
The address signal AI output from the processor 100 and the instruction address counter 1 when the th instruction fetch is output.
When the address comparator 104 detects a match with the address signal A2 output from the data register 03, the control circuit 108 outputs the contents of the data register 106 as data D to the processor 100 via the selector 107. ! If processor 100 does not output the second instruction fetch, address comparator 104 detects a mismatch. This is K
Therefore, control circuit 10B selects address signal AI as selector 1051c memory address signal MA, and read data MD from main memory device 101 at that time is input to processor 100 via data selector 107.
以後、同様の動作がくシ返し実行される。Thereafter, similar operations are repeated over and over again.
上記した様に、第1図に示す実施例によれば、最初の命
令フェッチがデコーダ102によりて検出され、主記憶
装置101から読出データMDがプロセッサ100に出
力されると、2番目の命令フェッチの読出データが直ち
にデータレジスタ106に保持される。そして、2番目
の命令フェッチが出力されたことを、アドレス比較器1
04の一致信号により検出すると、上記データレジスタ
106の内容が直ちにプロセッサ100 K入力される
。これによって、アクセスタイムの短縮を図っている。As described above, according to the embodiment shown in FIG. The read data is immediately held in the data register 106. Then, the address comparator 1 indicates that the second instruction fetch has been output.
04, the contents of the data register 106 are immediately input to the processor 100K. This aims to shorten access time.
ここで、主記憶装置101の連続したアドレスの内容を
データレジスタ106に前もって保持させるのは、命令
フェッチが主記憶装置101の連続したアドレスに格納
されているためである。Here, the reason why the data register 106 holds the contents of consecutive addresses in the main memory 101 in advance is because the instruction fetch is stored in consecutive addresses in the main memory 101.
次に、第2図を用いて、最初の命令フェッチが出力され
た場合、即ちデータレジスタ106に先行読出しされた
データが存在しない場合の動作について詳細に説明する
。第2図においてCLKはプロセッサZooの制御クロ
ックであシ上部に示すO〜7の数字は制御のステートを
示し、Wはメモリの応答待のためプロセッサ100がウ
ェイト状態にあることを示す。また、第2図において、
DREGはデータレジスタ106に一時記憶されたデー
タであシ、アドレス信号A1及びメモリアドレス信号M
A中のal 、 al+1. al+2は命令フェッ
チサイクルのアドレス、アドレスbはオ(ランドフェッ
チサイクルのアドレスである。また、読出データMD。Next, with reference to FIG. 2, the operation when the first instruction fetch is output, that is, when there is no pre-read data in the data register 106, will be described in detail. In FIG. 2, CLK is the control clock for the processor Zoo, and the numbers O to 7 shown above indicate the control states, and W indicates that the processor 100 is in a wait state as it waits for a response from the memory. Also, in Figure 2,
DREG is data temporarily stored in the data register 106, address signal A1 and memory address signal M.
al in A, al+1. al+2 is the address of the instruction fetch cycle, and address b is the address of the land fetch cycle. Also, read data MD.
データD、データDREG中の(al)、 (al+1
)。Data D, (al) in data DREG, (al+1
).
(al+2)、 (b)は、アドレスal、 al+1
. al+2. bに対応したデータである。また、第
2図中のT2は、主記憶装置101のアクセスタイムで
ある。その他の記号については上述した通シである。プ
ロセッサ100が主記憶装置101よシアドレス&lを
読出して命令フェッチを行なう場合、プロセッサ100
はステー)0でメモリ参照種別信号FCとして命令フェ
ッチを示すデータを出力する。デコーダ102は、該デ
ータを判別し制御回路108に命令フェッチ指示信号工
を出力する。ステート1において、プロセッサ100よ
〕アドレス信号A1としてアドレスa1が出力されると
該アドレスa1は命令アドレスカウンタ103の出力で
あるアドレス信号A2とアドレス比較器104により比
較されるが、この場合先行読み出しされたデータが無い
ので比較結果は不一致であシ、この結果は制御回路10
8に報告される。次(、ステート2においてアげレスス
トローブ信号Asが出力され、制御回路108が受信す
ると、制御回路iosは以上の条件よシ、セレクタ10
5によりアドレスalを選択し、同時にメモリアドレス
ストロ−!信号MASを主記憶装置101へ送出する。(al+2), (b) is address al, al+1
.. al+2. This is data corresponding to b. Further, T2 in FIG. 2 is the access time of the main storage device 101. Other symbols are the same as described above. When the processor 100 reads the sear address &l from the main memory 101 and performs an instruction fetch, the processor 100
(stay) 0, outputs data indicating instruction fetch as the memory reference type signal FC. The decoder 102 determines the data and outputs an instruction fetch instruction signal to the control circuit 108. In state 1, when the processor 100 outputs the address a1 as the address signal A1, the address a1 is compared with the address signal A2, which is the output of the instruction address counter 103, by the address comparator 104. In this case, pre-reading is performed. Since there is no data, the comparison result is inconsistent, and this result is the control circuit 10.
Reported on 8th. Next (in state 2, when the control circuit 108 receives the control circuit 108, the control circuit ios outputs the control circuit 108)
5 selects address al, and at the same time memory address STRO! The signal MAS is sent to the main storage device 101.
主記憶装置101は、メモリアドレスストローブ信号M
ASを受信すると、メモリアクセスタイムT2経過後読
出データMDとメモリデータアクルッジ信号MACKを
返送する。データセレクタ107は、この間に制御回路
108によりデータレジスタ106の出力を選択する様
に設定されている。又、制御回路10gは、メモリデー
タアクルッノ信号MACKを受信すると、!ロセッサ1
00K対してデータアクルッゾ信号DTACKを返送す
る。この間に制御回路108は、命令アドレスカウンタ
103にアドレス信号A、1の内容であるアドレスal
をロードする。The main memory device 101 receives a memory address strobe signal M
When AS is received, read data MD and memory data acknowledge signal MACK are returned after memory access time T2 has elapsed. The data selector 107 is set to select the output of the data register 106 by the control circuit 108 during this time. Moreover, when the control circuit 10g receives the memory data acknowledgment signal MACK,! Losessor 1
A data accruzzo signal DTACK is returned to 00K. During this period, the control circuit 108 inputs the address al, which is the content of the address signal A, 1, to the instruction address counter 103.
Load.
上記の動作によりアrレスa1の命令フェッチは終了す
るが、制御回路10gはメモリアドレスストローブ信号
MASをネr−ト後、命令アシレスカウンタ103をイ
ンクリメントし、アドレスa+1 トfる。そして、制
御回路108は、命令アドレスカウンタ103の出力で
あるアドレス信号A2(アドレスa + 1)を選択し
てメモリアドレス信号MAとして出力し、同時にメモリ
アドレスストローブ信号MASを再び送出して、2誉目
の命令フェッチのアドレスの先行読出しを行ない、メモ
リアクセスタイムで2経過後データレジスタ106の内
容をリグレースする。The above operation completes the instruction fetch for address a1, but after nerting the memory address strobe signal MAS, the control circuit 10g increments the instruction assist counter 103 and increments address a+1. Then, the control circuit 108 selects the address signal A2 (address a + 1) that is the output of the instruction address counter 103 and outputs it as the memory address signal MA, and at the same time sends out the memory address strobe signal MAS again, so that the second address The address of the second instruction fetch is read in advance, and the contents of the data register 106 are re-grased after two memory access times have elapsed.
上述した動作において、主記憶装置101のアドレス凰
1を命令フェッチのために読出す場合は、第2図に示す
様に、!ロセッサ100が時期するサイクル数は3サイ
クルとなる。In the above-described operation, when reading address 1 of the main memory device 101 for fetching an instruction, as shown in FIG. The number of cycles performed by the processor 100 is three.
しかし、次にアドレスa1+1を命令フェッチのために
読出す場合は、プロセッサ100よシのアクセスに先行
してアドレス&1+1の読出動作を開始しているため、
第2図に示すように、プロセッサ100のウェイトサイ
クル数は1サイクルで命令フェッチ動作を終了出来る。However, when address a1+1 is next read for instruction fetch, the read operation of address &1+1 is started prior to the access by the processor 100.
As shown in FIG. 2, the processor 100 can complete the instruction fetch operation in one wait cycle.
次に、上記したアドレスal+1の内容を読み出してデ
ータレジスタ106に一時記憶した後、制御回路108
の制御により、上記一時記憶したデータをプロセッサZ
ooに出力したのと同様にして、アト°レスal+2の
先行読み出しを行なう。アドレスal+2の読出しの次
に、アドレスbをオペランドフェッチのため読出す場合
は、プロセッサ100からのアクセスはアドレスal+
2の読出動作が終了し、データレジスタ1(16に一時
記憶されるまでの間待ち合せとなシ、!ロセッサ100
のウェイトサイクル数は第2図に示すように5サイクル
でオ(ランドフェッチ動作を終了することとなる。オペ
ランドフェッチのための読出し時には、デコーダ105
の出力である命令フェッチ指示信号!は出力されず、制
御回路108は命令フェッチサイクルでないことを識別
して、主記憶1AfILlO1からの読出データMDを
データレジスタ106に一時記憶せず、データセレクタ
107はメモリデータMD側に選択される。又、命令フ
ェッチサイクルで行なりたように、先行読み出し動作は
行なわない。Next, after reading the contents of the address al+1 mentioned above and temporarily storing them in the data register 106, the control circuit 108
Under the control of processor Z, the temporarily stored data is transferred to processor Z.
Preliminary reading of address al+2 is performed in the same manner as output to oo. When reading address b for operand fetching after reading address al+2, the access from processor 100 is to address al+2.
2 is completed and the data is temporarily stored in register 1 (16).
The number of wait cycles is 5 as shown in FIG.
The instruction fetch instruction signal that is the output of! is not output, control circuit 108 identifies that it is not an instruction fetch cycle, does not temporarily store read data MD from main memory 1AfILlO1 in data register 106, and data selector 107 selects the memory data MD side. Also, no pre-read operation is performed as in the instruction fetch cycle.
次に、上記した実施例の効果を認識するために、従来の
主記憶装置制御方式について説明する。第1図において
、従来装置では、プロセッサ100と主記憶装置101
は直接接続され、構成要素102〜108は存在しない
。従って、メモリ参照種別信号FCは使用されず、アド
レスメロープ信号Asはメモリアドレスストロ−!信号
MASとデータアクノーレッジ信号DTACKはメモリ
データアクノーレッジ信号MACKとアドレス信号AI
はメモリアドレス信号MAと、データDは読出データM
Dと同一になる。第4図は、上記した従来装置の動作を
示すタイムチャートであシ、同図を用いて従来装置の動
作について説明する。プロセッサ100により主記憶装
置101のアドレス&lを読出す場合、ステート1でア
ドレスa1を出力し、ステート2でアドレスストローブ
信号Asを出力し、主記憶装置101からの応答を待つ
。アドレスストローブ信号Asの出力からT2時間後に
、主記憶装置101よシデータアクルッジ信号DTAC
Kが返送された場合は、プロセッサ100は3サイクル
のウェイトの後ステート5でデータアクルッゾ信号DT
ACKを認識し、データDを取シ込み、ステート6.7
で内部処理を行なりた後1本動作を終了する。続いてア
ドレスal+1.bをリードする場合は、上記と同様の
動作をくり返す。第4図においてT2は主記憶装置10
1のアクセスタイムであり、TIはサイクルタイムであ
り、T3はデータDをレジスタ等に一時記憶しておけば
主記憶装置101のアクセスに利用可能な時間である。Next, in order to appreciate the effects of the above-described embodiment, a conventional main storage device control system will be explained. In FIG. 1, the conventional device includes a processor 100 and a main storage device 101.
are directly connected and components 102-108 are not present. Therefore, the memory reference type signal FC is not used, and the address melope signal As is the memory address straw! Signal MAS and data acknowledge signal DTACK are memory data acknowledge signal MACK and address signal AI.
is the memory address signal MA, and data D is the read data M.
It becomes the same as D. FIG. 4 is a time chart showing the operation of the conventional device described above, and the operation of the conventional device will be explained using this diagram. When the processor 100 reads address &l of the main memory device 101, it outputs the address a1 in state 1, outputs the address strobe signal As in state 2, and waits for a response from the main memory device 101. After T2 hours from the output of the address strobe signal As, the data access signal DTAC is output from the main memory 101.
If K is returned, the processor 100 returns the data accruzzo signal DT in state 5 after three cycles of wait.
Recognizes ACK, receives data D, and returns to state 6.7.
After performing internal processing, one operation is completed. Next, address al+1. When reading b, repeat the same operation as above. In FIG. 4, T2 is the main storage device 10.
1 is the access time, TI is the cycle time, and T3 is the time that can be used to access the main memory device 101 if the data D is temporarily stored in a register or the like.
次に第2図と第4図を用いて、本実施例の効果について
説明する。第2図と第4図から明らかな様に、データレ
ジスタ106 K先行読出しされたデータDREGが存
在せず、かつアドレスal、 al+1を命令フェッ
チのために読出し、次にアト0レスbをオペランドフェ
ッチのために読出す場合、第2図と第4図の両方共ウェ
イトサイクル数は9サイクルとなシ、上記3回の主記憶
装置101のリードサイクルでは優劣はない。しかし、
本発明を適用した場合は、次の命令フェッチ用アドレス
が先行読み出し済となっておシ、次の命令フェッチサイ
クルが短縮可能になる効果がある。Next, the effects of this embodiment will be explained using FIGS. 2 and 4. As is clear from FIGS. 2 and 4, there is no pre-read data DREG in the data register 106K, and addresses al and al+1 are read for instruction fetch, and then address 0 address b is read for operand fetch. When reading data for this purpose, the number of wait cycles in both FIGS. 2 and 4 is nine cycles, and there is no difference between the three read cycles of the main storage device 101 described above. but,
When the present invention is applied, the address for the next instruction fetch is pre-read, and the next instruction fetch cycle can be shortened.
次K、第1図及び第3図を用いて、データレジスタ10
6に先行読み出しされたデータDREGが存在する場合
の動作を説明する。主記憶装置101のアドレスa1+
2を命令フェッチのために読出す場合、プロセッサ10
0よシアクセスが開始されるとデコーダ102よシ命令
フェッチ指示信号Iが出力される。このとき、命令アド
レスカウンタ103の値はa1+2であるので、アドレ
ス比較器104はアドレス信号AI、A2を受けて比較
結果一致の信号を出力する。又、制御回路10Bは、命
令アドレスカウンタ103の示すアドレスは既に読み出
し済でデータレジスタ106に一時記憶済であることを
認識しているので、fロセッサ100よシアドレススト
ローブ信号Asを受信するとデータセレクタ107によ
りデータレジスタ106の出力を選択し、データアクル
ッゾ信号DTACKを直ちにプロセッサ100に返送す
る。又、同時に命令アドレスカウンタ103をインクリ
メントし、アドレスal+3を主記憶装置101よシ先
行読み出しする動作を開始する。上記命令フェッチサイ
クルでは、メモリアクセスタイムは見かけ上はとんどO
となるため、プロセッサのウェイトサイクル数はOとな
る。次にメモリアドレスbのオペランドフェッチ用のリ
ードアクセスがありた場合、第3図に示すように、先行
読み出しが終了していないための待合せがあるため、プ
ロセッサ100のウェイトサイクル数は4サイクルとな
る。Next, using Figures 1 and 3, data register 10
The operation when there is data DREG pre-read in No. 6 will be explained. Address a1+ of main storage device 101
2 for instruction fetch, the processor 10
When access to 0 is started, the decoder 102 outputs an instruction fetch instruction signal I. At this time, since the value of the instruction address counter 103 is a1+2, the address comparator 104 receives the address signals AI and A2 and outputs a signal indicating that the comparison result matches. Furthermore, since the control circuit 10B recognizes that the address indicated by the instruction address counter 103 has already been read and temporarily stored in the data register 106, when the f-processor 100 receives the sear address strobe signal As, the data selector 107 selects the output of the data register 106 and immediately returns the data accruzzo signal DTACK to the processor 100. At the same time, the instruction address counter 103 is incremented and the operation of pre-reading address al+3 from the main memory 101 is started. In the above instruction fetch cycle, the memory access time appears to be almost O.
Therefore, the number of wait cycles of the processor is O. Next, when there is a read access for fetching the operand of memory address b, the number of wait cycles of the processor 100 is 4 cycles because there is a waiting period because the pre-reading is not completed, as shown in FIG. .
以上本実施例によれば、第3図に示すように、命令フェ
ッチ−オペランドフェッチ(又は書込)−命令フェッチ
のメモリアクセスタイムーが続くものと仮定し、且つ命
令フェッチのアドレスが連続している場合、プロセッサ
のウェイトサイクル数を6サイクルから4サイクルに低
減する効果がある。As described above, according to this embodiment, as shown in FIG. 3, it is assumed that instruction fetch - operand fetch (or write) - memory access time of instruction fetch continues, and the addresses of instruction fetch are consecutive. In this case, there is an effect of reducing the number of wait cycles of the processor from 6 cycles to 4 cycles.
本発明によれば、主記憶装置から命令フェッチ用のアド
レスを先行読み出しすることにより、主記憶装置のアク
セスタイムを短縮できるので、情報処理装置の処理能力
を向上させることができるという効果がある。According to the present invention, the access time of the main memory can be shortened by pre-reading the address for instruction fetch from the main memory, thereby improving the processing performance of the information processing device.
第1図は本発明の一実施例を示すブロック図、第2図と
第3図は第1図に示す実施例の動作を説明するためのタ
イムチャート、第4図は従来の主記憶制御装置の動作を
説明するためのタイムチャートである。
Zoo・・・ゾロセッサ、101・・・主記憶装置、1
02・・・デコーダ、103・・・命令アドレスカウン
タ、104・・・アドレス比較器、105・・・セレク
タ、106・・・データレジスタ、107・・・−一タ
セレクタ、108・・・制御回路。
代理人 弁理士 秋 本 正 実
第1図
第3図
TACKFIG. 1 is a block diagram showing an embodiment of the present invention, FIGS. 2 and 3 are time charts for explaining the operation of the embodiment shown in FIG. 1, and FIG. 4 is a conventional main memory control device. FIG. 2 is a time chart for explaining the operation of FIG. Zoo... Zorosessa, 101... Main memory device, 1
02...decoder, 103...instruction address counter, 104...address comparator, 105...selector, 106...data register, 107...-data selector, 108...control circuit. Agent Patent Attorney Tadashi Akimoto Figure 1 Figure 3 TACK
Claims (1)
ータを読出す主記憶装置制御方式において、プロセッサ
からのアクセスが命令フェッチであるか否かを判定する
第1の手段と、上記第1の手段が命令フェッチと判定し
たとき、上記アクセスのアドレス信号に基づいて次の命
令フェッチ用のアドレス信号を作成する第2の手段と、
上記次の命令フェッチ用のアドレス信号を用いて次の命
令フェッチを先行読出して保持する第3の手段と、プロ
セッサからのアクセスが上記先行読出しされた命令フェ
ッチ用のアドレス信号と同一か否かを判定し、同一のと
きには上記第3の手段に保持されたデータを出力させる
第4の手段とを備えていることを特徴とする主記憶装置
制御方式。1. In a main memory control system in which data is read from the main memory by access from a processor, a first means for determining whether the access from the processor is an instruction fetch; a second means for creating an address signal for the next instruction fetch based on the address signal of the access when it is determined to be a fetch;
a third means for pre-reading and holding the next instruction fetch using the address signal for the next instruction fetch; and a third means for pre-reading and holding the next instruction fetch using the address signal for the pre-read instruction fetch; and fourth means for making a determination and outputting the data held in the third means when the data is the same.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP4867186A JPS62206632A (en) | 1986-03-07 | 1986-03-07 | Control system for main storage device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP4867186A JPS62206632A (en) | 1986-03-07 | 1986-03-07 | Control system for main storage device |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS62206632A true JPS62206632A (en) | 1987-09-11 |
Family
ID=12809785
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP4867186A Pending JPS62206632A (en) | 1986-03-07 | 1986-03-07 | Control system for main storage device |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS62206632A (en) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH01216444A (en) * | 1988-02-24 | 1989-08-30 | Nec Home Electron Ltd | Memory bank control circuit |
-
1986
- 1986-03-07 JP JP4867186A patent/JPS62206632A/en active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH01216444A (en) * | 1988-02-24 | 1989-08-30 | Nec Home Electron Ltd | Memory bank control circuit |
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