JPS63177220A - Auxiliary memory control device - Google Patents

Auxiliary memory control device

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JPS63177220A
JPS63177220A JP62009624A JP962487A JPS63177220A JP S63177220 A JPS63177220 A JP S63177220A JP 62009624 A JP62009624 A JP 62009624A JP 962487 A JP962487 A JP 962487A JP S63177220 A JPS63177220 A JP S63177220A
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data
error
register
auxiliary memory
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JP62009624A
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Katsutoshi Takachiho
高知穂 勝利
Fumiaki Tahira
田平 文明
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Fujitsu Ltd
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Fujitsu Ltd
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Abstract

PURPOSE:To eliminate the increase of the re-access time by obtaining the data address and the number of remaining records of an error state via an address control table and recording them in a state register for restart of an access in case an error is detected with the access data. CONSTITUTION:If an error is detected with the access data, this error is displayed on a state register 109 and an interruption signal is sent to a CPU CC2. The CC2 detects the interruption signal and recognizes the error owing to a face that the register 109 and a state register 105 have no error display nor end display respectively. Then the CC2 sends a read record address instruction. A memory 3 reads said address instruction to interpret it and obtains the present address and the number of remaining sectors by means of an address control program 113 and an address control table 111 to transfer them to the register 109 and then to a peripheral bus 7. Then the memory 3 sends the information to the CC2. The CC2 records these received address and the number of sectors into an address register 101 of an auxiliary memory control device 1' and sets a read data instruction at an instruction register 100.

Description

【発明の詳細な説明】 〔概要〕 補助メモリ制御装置がアクセスしている補助メモリのデ
ータアドレスを順次記録し、データエラーが生じた場合
、再アクセスのために、再開データアドレスなどを中央
制御装置に知らせるようにするものである。
[Detailed Description of the Invention] [Summary] The auxiliary memory control device sequentially records the data addresses of the auxiliary memory that are being accessed, and when a data error occurs, the restart data address etc. are sent to the central control device for re-access. The purpose is to inform the public.

〔産業上の利用分野〕[Industrial application field]

本発明はデータ処理装置における補助メモリ制御装置の
改良に関するものである。
The present invention relates to an improvement in an auxiliary memory control device in a data processing device.

磁気ディスク装置やフロッピーディスク装置等の補助メ
モリを制御する補助メモリ制御装置が、該補助メモリに
アクセス中にデータエラーが発生した場合、例えば、中
央制御装置はエラー発生時のデータアドレス(以下アド
レスと称す)を知り、該アドレスから再アクセスを指令
する。
When an auxiliary memory control device that controls auxiliary memory such as a magnetic disk device or a floppy disk device encounters a data error while accessing the auxiliary memory, the central control device, for example, stores the data address at the time of the error occurrence (hereinafter referred to as address). ), and commands re-access from that address.

このため、再アクセスさせるためのアドレスを容易に知
ることができる補助メモリ制御装置の提供が要望される
Therefore, it is desired to provide an auxiliary memory control device that can easily know the address for re-accessing.

〔従来の技術〕[Conventional technology]

第5図は従来例の補助メモリ制御装置ブロック図である
FIG. 5 is a block diagram of a conventional auxiliary memory control device.

図において、補助メモリのフロッピーディスク装置(以
下FDと称す)8または磁気ディスク装置9とメモリ装
置(以下MMと称す)3の間でデータを転送する場合、
中央制御装置(以下CCと称す)2が周辺バス制御装置
(以下PBCと称す)6.補助メモリ制御装置(以下F
MCと称す)l、 MM3およびダイレクトメモリアク
セス制御装置(以下DMACと称す)4に指令を出した
後、DMAC4の制御により、共通バス5および周辺バ
ス7を介して、補助メモリと13との間のデータ転送が
CC2を介さず直接行われる。 FD8からデータを読
出す動作について説明する。 CC2はPBC6を起動
してFMCIと接続し、FMolのアドレスレジスタ(
以下CARと称す)101にFD8の読出しアドレス(
サイド番号、トラック番号。
In the figure, when data is transferred between an auxiliary memory floppy disk device (hereinafter referred to as FD) 8 or magnetic disk device 9 and a memory device (hereinafter referred to as MM) 3,
The central control unit (hereinafter referred to as CC) 2 is connected to the peripheral bus control unit (hereinafter referred to as PBC) 6. Auxiliary memory control device (hereinafter referred to as F
After issuing a command to the MM3 and the direct memory access control device (hereinafter referred to as DMAC) 4, the control is performed between the auxiliary memory and the auxiliary memory 13 via the common bus 5 and the peripheral bus 7 under the control of the DMAC 4. Data transfer is performed directly without going through CC2. The operation of reading data from FD8 will be explained. CC2 starts PBC6, connects to FMCI, and writes the address register of FMol (
(hereinafter referred to as CAR) 101 is the read address of FD8 (
Side number, track number.

セクタ番号)を記録し、レコードサイズレジスタ(以下
RSRと称す)102に読出すレコード数(セクタ数)
を記録し、コマンドレジスタ(以下CMRと称す)10
0にリードデータコマンドをセットする。
Number of records (number of sectors) to be read into the record size register (hereinafter referred to as RSR) 102
is recorded in the command register (hereinafter referred to as CMR) 10.
Set the read data command to 0.

またこのときCC2はDMAC4のワードカウンタ41
にも読出すセクタ数を記録し、以降の読出し動作をDM
AC4に委託する。
Also, at this time, CC2 is the word counter 41 of DMAC4.
Also records the number of sectors to be read, and DMs subsequent read operations.
Outsource to AC4.

FMCIのマイクロプロセッサ(以下MPUと称す)1
03はCMRlooのリードデータコマンドを走査によ
り読取り、解釈すると、状態レジスタ105に使用中表
示をし、メモリ104に格納された図示されていない読
出しプログラムにより、フロッピーディスク制御部(以
下FDCと称すHO6を起動してFD8を制御し、CA
RIOIに記録されたアドレスから読出しを始め、順次
読出したデータをバス114を介してバッファメモリ(
以下BMと称す)108に蓄積する。
FMCI microprocessor (hereinafter referred to as MPU) 1
03 reads the read data command of CMRloo by scanning and interprets it, displays an in-use indication in the status register 105, and uses a read program (not shown) stored in the memory 104 to control the floppy disk controller (HO6, hereinafter referred to as FDC). Start up, control FD8, and use CA
Reading starts from the address recorded in RIOI, and the sequentially read data is sent to the buffer memory (
(hereinafter referred to as BM) 108.

8M108に蓄積されたデータはDMAC4の制御で聞
3に書き込まれるが、セクタ単位のデータが書き込まれ
る度に減算されるワードカウンタ41の内容が零になる
と転送終了となる。
The data accumulated in the 8M 108 is written to the memory 3 under the control of the DMAC 4, but the transfer ends when the content of the word counter 41, which is decremented every time data in sectors are written, becomes zero.

FMCIは、FDC106でデータに付されたサイクリ
ック符号をチェックしており、良否の判定結果は状態レ
ジスタ109に表示される。
The FMCI checks the cyclic code attached to the data by the FDC 106, and the result of the determination of pass/fail is displayed in the status register 109.

上記FD8からのデータ読出しが完了すると状態レジス
タ105に完了表示がなされ、CG2に割込信号が出さ
れる。CC2は状態レジスタ109の無エラー表示と状
態レジスタ105の完了表示を検出してデータの転送完
了を識別する。
When data reading from the FD8 is completed, a completion indication is made in the status register 105, and an interrupt signal is issued to the CG2. The CC2 detects the no-error indication in the status register 109 and the completion indication in the status register 105 to identify the completion of data transfer.

〔発明が解決しようとする問題点〕[Problem that the invention seeks to solve]

上記従来例のデータ読出しにおいては、エラーが発生し
た場合、状態レジスタ109にエラー表示がなされ、C
C2に割込信号が出される。
In the data reading of the conventional example described above, if an error occurs, an error is displayed in the status register 109, and the C
An interrupt signal is issued to C2.

CC2は該割込信号によりFMCIに接続し、状態レジ
スタ109のエラー表示と状態レジスタ105に完了表
示がないことからデータ読出しが不良であったことを識
別し、再読出しの指示を行う。
The CC2 connects to the FMCI by the interrupt signal, identifies that the data read was defective because there is no error indication in the status register 109 and no completion indication in the status register 105, and instructs re-reading.

CC2はDMAC4のワードカウンタ41の内容と、C
ARlolのアドレスを読み込み両者を演算して再開ア
ドレスおよび残りのセクタ数とを割り出し、それらをF
MCIに記録した後、リードデータコマンドをCMRl
ooにセットして再びデータ読出しを行わせるる。この
ため、専用の再開処理用のプログラムを必要とし、該処
理により読出し時間が増加する問題点がある。
CC2 is the content of word counter 41 of DMAC4 and C
Read the address of ARlol and calculate the restart address and the number of remaining sectors.
After recording to MCI, read data command to CMRl
Set to oo to read data again. Therefore, a dedicated restart processing program is required, and this processing increases the reading time.

〔問題点を解決するための手段〕[Means for solving problems]

第1図は本発明の原理ブロック図である。 FIG. 1 is a block diagram of the principle of the present invention.

loはFMCを示す。103はPMCI”全体を制御す
るMPU、110はMPU103の使用するプログラム
などを格納したメモリ、150は補助メモリを制御し、
アクセスしたデータをチェックする補助メモリ制御部、
109はアクセスしたデータの良否判定結果などを記録
する状態レジスタである。
lo indicates FMC. 103 is an MPU that controls the entire PMCI, 110 is a memory that stores programs used by the MPU 103, and 150 is an auxiliary memory that controls the
Auxiliary memory control unit that checks accessed data;
Reference numeral 109 denotes a status register for recording the quality determination result of the accessed data.

本発明に係わるものとして、111は現在アクセス中の
補助メモリのアドレスと今までアクセスしたレコード数
を記録するアドレス管理表、112は上記のアドレスと
レコード数をアドレス管理表111に記録し、エラー発
生時のアドレスと残りのレコード数を状態レジスタ10
9に記録するアドレス管理手段である。
As related to the present invention, 111 is an address management table for recording the address of the auxiliary memory currently being accessed and the number of records accessed so far, and 112 is for recording the above address and the number of records in the address management table 111. The current address and the number of remaining records are stored in status register 10.
This is address management means for recording in 9.

〔作用〕[Effect]

中央制御装置の指令によりFMCI’ のMPU103
は補助メモリ制御部150を起動して補助メモリにアク
セスさせるが、このときアドレス管理手段112により
現在アクセス中の補助メモリのアドレスと今までアクセ
スしたレコード数をメモリ110のアドレス管理表11
1に順次記録する。
FMCI's MPU 103 according to instructions from the central controller.
starts the auxiliary memory control unit 150 to access the auxiliary memory, but at this time, the address management means 112 stores the address of the auxiliary memory currently being accessed and the number of records accessed so far in the address management table 11 of the memory 110.
1 in sequence.

補助メモリ制御部150はアクセス時、データに付加さ
れているサイクリック符号をチェックしているが、エラ
ーを検出した場合はアドレス管理手段112により、ア
ドレス管理表111を用いてエラー発生時のアドレスと
残りのレコード数が得られ状態レジスタ109に記録さ
れる。
The auxiliary memory control unit 150 checks the cyclic code added to the data at the time of access, but if an error is detected, the address management unit 112 uses the address management table 111 to check the address at the time of the error occurrence. The remaining number of records is obtained and recorded in the status register 109.

上記エラー検出により割込信号が送られた中央制御装置
は状態レジスタ109の内容を読み込み、再アクセスを
指令する。
The central control unit, to which the interrupt signal is sent due to the error detection, reads the contents of the status register 109 and issues a re-access command.

かくして、中央制御装置は再開アドレスをもとめる演算
手段を必要とせず、直接再開アドレスを知ることができ
るので、専用の再開処理用のプログラムが不要となり、
エラー時の続出し時間が短縮される。
In this way, the central control unit can directly know the restart address without the need for arithmetic means to find the restart address, so a dedicated restart processing program is not required.
Continuation time in the event of an error is shortened.

〔実施例〕〔Example〕

以下図示実施例により本発明を具体的に説明する。 The present invention will be specifically explained below with reference to illustrated examples.

第2図は本発明の1実施例の補助メモリ制御装置ブロッ
ク図、第3図は本発明の読出し手順説明図、第4図は本
発明の再開アドレス送出手順説明図である。全図を通じ
同一符号は同一対象物を示す。
FIG. 2 is a block diagram of an auxiliary memory control device according to an embodiment of the present invention, FIG. 3 is an explanatory diagram of a reading procedure of the present invention, and FIG. 4 is a diagram of an explanatory diagram of a restart address sending procedure of the present invention. The same reference numerals indicate the same objects throughout the figures.

第2図において、アドレス管理プログラム113は第1
図のアドレス管理手段112に対応し、FflC106
、磁気ディスク制御部107は第1図の補助メモリ制御
部150に対応する。
In FIG. 2, the address management program 113
Corresponding to the address management means 112 in the figure, FflC106
, the magnetic disk control section 107 corresponds to the auxiliary memory control section 150 in FIG.

例としてFD8からデータを読出す場合を説明する。C
C2はPBC6,MM3.DMAC4を起動し、FMC
I’ によりFD8から読出されたデータがDMAC4
の制御で、周辺バス7と共通バス5とを経由し、CG2
を介さず、直接MM3に書き込まれるようにする。
As an example, a case will be described in which data is read from the FD8. C
C2 is PBC6, MM3. Start DMAC4 and start FMC
The data read from FD8 by I' is transferred to DMAC4.
under the control of CG2 via peripheral bus 7 and common bus 5.
so that it is written directly to MM3 without going through it.

FMCI’ は従来例と同じ< FD8の読出し開始ア
ドレス(サイド番号、トラック番号、セクタ番号)をC
ARIOIに、また読出すセクタ数をR5R102に記
録され(第3図のステップS1)、リードデータコマン
ドをCMRlooにセットされる(ステップS2)。
FMCI' is the same as the conventional example < FD8 read start address (side number, track number, sector number)
ARIOI and the number of sectors to be read are recorded in R5R102 (step S1 in FIG. 3), and a read data command is set in CMRloo (step S2).

MPU103はリードデータコマンドを読取って解釈し
くステップS3)、状態レジスタ105に使用中表示を
した後(ステップS4) 、FDC106を起動してF
D8を動作させ(ステップS5)、読出しアドレスを設
定しくステップS6)、アドレス管理プログラム113
によりアドレス管理表110のアドレス部111^に上
記読出しアドレスを、レコード数部111Bに読出した
セクタ数を記録する(ステップ57)(最初は零)。
The MPU 103 reads and interprets the read data command (step S3), displays an in-use indication in the status register 105 (step S4), and then starts the FDC 106 and executes the FDC command.
D8 is operated (step S5), a read address is set (step S6), and the address management program 113
The read address is recorded in the address field 111^ of the address management table 110, and the number of read sectors is recorded in the record number field 111B (step 57) (initially zero).

上記読出しアドレスによりFD8からデータが読出され
(ステップS8) 、FDC106でサイクリック符号
によるチェックがなされ(ステップS9)、エラーがな
番チれば8M108に書き込まれ、該データは叶AC4
の制御でMM3に転送される(ステップ510)。
Data is read from the FD8 using the above read address (step S8), checked by a cyclic code in the FDC106 (step S9), and if there is no error, it is written to the 8M108, and the data is transferred to the AC4
is transferred to MM3 under the control of (step 510).

続いてR5R102のセクタ数を参照して全読出しが完
了したかが判定され(ステップ511)未完のときは次
のアドレスが設定されてステップS6にもどり読出しが
繰り返される。
Next, it is determined whether all reading has been completed by referring to the number of sectors in R5R102 (step 511). If not, the next address is set and the process returns to step S6 to repeat reading.

読出し完了のときは状態レジスタ109に無エラーを表
示しくステップ512)、状態レジスタ105に読出し
完了を表示しくステップ513)、CC2に割込信号を
送出する(ステ・ノブ514)。CC2は状態レジスタ
109の無エラー表示と状態レジスタ105の完了表示
を検出してデータの転送完了を識別する。
When the reading is completed, the state register 109 displays no error (step 512), the status register 105 displays the read completion (step 513), and an interrupt signal is sent to the CC2 (step knob 514). The CC2 detects the no-error indication in the status register 109 and the completion indication in the status register 105 to identify the completion of data transfer.

ステップS9でエラーがあったときは、状態レジスタ1
09にエラー表示がなされ(ステップ515)、CC2
に割込信号が送出される(ステップ514)。
If there is an error in step S9, status register 1
09 is displayed as an error (step 515), and CC2
An interrupt signal is sent to (step 514).

該割込信号を検出したCC2は状態レジスタ109のエ
ラー表示と状態レジスタ105に完了表示がないことか
らエラーを認識し、リードレコードアドレスコマンドを
送出する。
The CC 2 detecting the interrupt signal recognizes an error from the error indication in the status register 109 and the absence of a completion indication in the status register 105, and sends out a read record address command.

第4図に示す如(、MPU3はCMRlooのリードレ
コードアドレスコマンドを読取って、解釈しくステップ
550)、アドレス管理プログラム113により、して
状態レジスタ109に転送しくステップ551)、周辺
バス7に送出し、CC2に該情報を知らせる(ステップ
552)。
As shown in FIG. 4, the MPU 3 reads and interprets the read record address command of CMRloo (step 550), uses the address management program 113 to transfer it to the status register 109 (step 551), and sends it to the peripheral bus 7. , CC2 of the information (step 552).

CC2は該アドレスと残りのセクタ数をFMCI ’ 
のCARIOIとR5R102に記録し、リードデータ
コマンドをCMRlooにセットして読出しを再開させ
る。
CC2 sends the address and the number of remaining sectors to FMCI'
CARIOI and R5R102, and set the read data command to CMRloo to restart reading.

〔発明の効果〕〔Effect of the invention〕

以上詳細に説明した如く本発明にあっては、補助メモリ
制御装置が、アクセスしている補助メモリのアドレスな
どを常時記録しており、データエラーが生じた場合、中
央制御装置は該アドレスを直接知ることができるので、
再アクセスのアドレスを計算する手段が不要となり、該
手段による再アクセス時間の増加がなくなる効果がある
As explained in detail above, in the present invention, the auxiliary memory control device constantly records the address of the auxiliary memory being accessed, and when a data error occurs, the central control device directly records the address. Because you can know
This eliminates the need for means for calculating addresses for re-access, and has the effect of eliminating increase in re-access time due to such means.

【図面の簡単な説明】 第1図は本発明の原理ブロック図、 第2図は本発明の1実施例の補助メモリ制御装置ブロッ
ク図、 第3図は本発明の読出し手順説明図、 第4図は本発明の再開アドレス送出手順説明図、第5図
は従来例の補助メモリ制御装置ブロック図である。 図において、 1゛は補助メモリ制御装置、 103はマイクロプロセッサ、 109は状態レジスタ、 110はメモリ、 111はアドレス管理表、 112はアドレス管理手段、 150は補助メモリ制御部を示す。
[Brief Description of the Drawings] Fig. 1 is a principle block diagram of the present invention; Fig. 2 is a block diagram of an auxiliary memory control device according to an embodiment of the present invention; Fig. 3 is an explanatory diagram of the read procedure of the present invention; This figure is an explanatory diagram of the restart address sending procedure of the present invention, and FIG. 5 is a block diagram of a conventional auxiliary memory control device. In the figure, 1' is an auxiliary memory control device, 103 is a microprocessor, 109 is a status register, 110 is a memory, 111 is an address management table, 112 is an address management means, and 150 is an auxiliary memory control unit.

Claims (1)

【特許請求の範囲】 装置全体を制御するマイクロプロセッサ(103)と、
前記マイクロプロセッサ(103)の使用するプログラ
ムなどを格納したメモリ(110)と、補助メモリを制
御しアクセスしたデータをチェックする補助メモリ制御
部(150)と、アクセスしたデータの良否判定結果な
どを記録する状態レジスタ(109)とを含む補助メモ
リ制御装置において、アクセス中の前記補助メモリのデ
ータアドレスとアクセスしたレコード数を記録するアド
レス管理表(111)と、 前記データアドレスと前記レコード数を前記アドレス管
理表(111)に記録し、エラー発生時のデータアドレ
スと残りのレコード数を前記状態レジスタ(109)に
記録するアドレス管理手段(112)とを設け、 アクセスしたデータにエラーを検出した場合、前記アド
レス管理表(111)を用いエラー時のデータアドレス
と残りのレコード数を得て前記状態レジスタ(109)
に記録し、アクセス再開ができるようにしたことを特徴
とする補助メモリ制御装置。
[Claims] A microprocessor (103) that controls the entire device;
A memory (110) that stores programs used by the microprocessor (103), an auxiliary memory control unit (150) that controls the auxiliary memory and checks accessed data, and records the results of judgments on the accessed data. an address management table (111) for recording the data address of the auxiliary memory being accessed and the number of accessed records; Address management means (112) is provided to record in a management table (111) and record the data address at the time of error occurrence and the number of remaining records in the status register (109), and when an error is detected in the accessed data, Using the address management table (111), obtain the data address at the time of error and the number of remaining records, and store the data in the status register (109).
1. An auxiliary memory control device characterized in that it is possible to record data in the memory and resume access.
JP62009624A 1987-01-19 1987-01-19 Auxiliary memory control device Granted JPS63177220A (en)

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Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5718555A (en) * 1980-07-04 1982-01-30 Aisin Seiki Co Ltd Pedal parking brake

Patent Citations (1)

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Publication number Priority date Publication date Assignee Title
JPS5718555A (en) * 1980-07-04 1982-01-30 Aisin Seiki Co Ltd Pedal parking brake

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JPH0577091B2 (en) 1993-10-26

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