JPH04211822A - Memory controller - Google Patents

Memory controller

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JPH04211822A
JPH04211822A JP3023628A JP2362891A JPH04211822A JP H04211822 A JPH04211822 A JP H04211822A JP 3023628 A JP3023628 A JP 3023628A JP 2362891 A JP2362891 A JP 2362891A JP H04211822 A JPH04211822 A JP H04211822A
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JP
Japan
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data
memory
host processor
interface unit
storage device
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Yutaka Ishikawa
豊 石川
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NEC Corp
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  • Memory System Of A Hierarchy Structure (AREA)

Abstract

PURPOSE:To improve processing speed accompanying a data write request from a host processor by providing the title memory controller which is interposed between the host processor and an external auxiliary storage device, and simultaneously, is connected to a cache memory to store a part of data in the external auxiliary storage device. CONSTITUTION:When both an interface unit 30 at a host processor side and a buffer memory 50 at an external auxiliary storage device side are active, a data read signal IORD1 is supplied to the unit 30, and simultaneously, a data write signal IOWR1 and a memory write signal MWR are generated to the buffer memory 50 and the cache memory 5 respectively.

Description

【発明の詳細な説明】[Detailed description of the invention]

【0001】0001

【産業上の利用分野】本発明はメモリコントローラに関
し、特に情報処理システムの外部補助記憶装置としての
ハードディスクドライブ,フロッピィディスクドライブ
,光ディスクドライブ、カートリッジ磁気テープ等のた
めのメモリコントローラに関する。
BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a memory controller, and more particularly to a memory controller for a hard disk drive, floppy disk drive, optical disk drive, cartridge magnetic tape, etc. as an external auxiliary storage device of an information processing system.

【0002】0002

【従来の技術】情報処理システムには上述したような外
部補助記憶装置がしばしば用いられる。同装置とホスト
プロセッサとの間にはメモリコントローラが介在してお
り両者間のデータ転送を制御している。一般に、メモリ
コントローラは、ホストプロセッサとのインターフェイ
ス制御を司るインターフェイスユニットと、外部補助記
憶装置に書き込むべきデータおよび同装置から読み出さ
れたデータを一時ストアするバッファメモリ、そしてイ
ンターフェイスユニットおよびバッファメモリ間のデー
タ転送を制御する制御ユニットを有する。メモリコント
ローラは、ホストプロセッサからの要求に応じて、ホス
トプロセッサからのデータを外部補助記憶装置に書き込
んだり、同装置のストアデータを読み出しホストプロセ
ッサに供給する。
2. Description of the Related Art External auxiliary storage devices as described above are often used in information processing systems. A memory controller is interposed between the device and the host processor and controls data transfer between the two. In general, a memory controller includes an interface unit that controls the interface with the host processor, a buffer memory that temporarily stores data to be written to an external auxiliary storage device and data read from the device, and an interface unit that controls the interface with the host processor. It has a control unit that controls data transfer. In response to requests from the host processor, the memory controller writes data from the host processor to an external auxiliary storage device, reads data stored in the device, and supplies the data to the host processor.

【0003】ホストプロセッサは外部補助記憶装置に書
き込んだデータを再度使用する場合がある。そのデータ
は外部補助記憶装置に書き込まれているため、そのデー
タをホストプロセッサに渡すためには外部補助記憶装置
をアクセスする必要がある。しかしながら、外部補助記
憶装置のアクセススピードは比較的遅いためホストプロ
セッサへのデータ供給に時間がかかる。
[0003] A host processor may reuse data written to an external auxiliary storage device. Since the data has been written to the external auxiliary storage device, it is necessary to access the external auxiliary storage device in order to pass the data to the host processor. However, since the access speed of the external auxiliary storage device is relatively slow, it takes time to supply data to the host processor.

【0004】そこで、キャッシュメモリ手法がそのよう
なメモリコントローラにも適用されている。すなわち、
キャッシュメモリを接続,制御できるように構成され、
外部補助記憶装置に書き込んだデータはキャッシュメモ
リにもストアされる。そのストアデータがホストプロセ
ッサがその後要求したデータと同一のときは、キャッシ
ュメモリがアクセスされてデータがホストプロセッサに
渡される。外部補助記憶装置のアクセスは必要ない。
[0004] Therefore, cache memory techniques have been applied to such memory controllers as well. That is,
It is configured to connect and control cache memory,
Data written to the external auxiliary storage device is also stored in the cache memory. If the stored data is the same as the data subsequently requested by the host processor, the cache memory is accessed and the data is passed to the host processor. No external auxiliary storage access is required.

【0005】[0005]

【発明が解決しようとする課題】このように、ホストプ
ロセッサからのデータ書き込み要求にともなうデータは
キャッシュメモリにストアされるとともに外部補助記憶
装置に書込まれるわけであるが、同データはまずインタ
ーフェイスユニットからキャッシュメモリに転送され、
その後キャッシュメモリからバッファメモリ、したがっ
て外部補助記憶装置に転送されている。これは、データ
転送がDMA(ダイレクトメモリアクセス)方式で行な
われ、インターフェイスユニットおよびキャッシュメモ
リ間DMA転送そしてバッファメモリおよびキャッシュ
メモリ間DMA転送が互いに独立した転送チャンネルで
実行されるからである。その結果、ホストプロセッサか
ら外部補助記憶装置へのデータ書込み時間がキャッシュ
メモリがないものに比して倍増してしまう。
[Problems to be Solved by the Invention] In this way, data in response to a data write request from the host processor is stored in the cache memory and also written in the external auxiliary storage device, but the data is first stored in the interface unit. is transferred to cache memory from
It is then transferred from the cache memory to the buffer memory and therefore to the external auxiliary storage device. This is because data transfer is performed using a DMA (direct memory access) method, and DMA transfer between the interface unit and cache memory and DMA transfer between buffer memory and cache memory are performed on mutually independent transfer channels. As a result, the time it takes to write data from the host processor to the external auxiliary storage device is doubled compared to a device without a cache memory.

【0006】したがって、本発明の目的は、ホストプロ
セッサおよび外部補助記憶装置間のデータ転送を実行す
るための改良されたメモリコントローラを提供すること
にある。
Accordingly, it is an object of the present invention to provide an improved memory controller for performing data transfers between a host processor and external auxiliary storage.

【0007】本発明の他の目的は、データ書込み要求に
もとづくデータの書き込み終了時間を短縮したメモリコ
ントローラを提供することにある。
Another object of the present invention is to provide a memory controller that reduces the time required to complete data writing based on a data write request.

【0008】[0008]

【課題を解決するための手段】本発明によるメモリコン
トローラは、インターフェイスユニットおよびバッファ
メモリが両方ともレディ状態であることを検出してイン
ターフェイスユニットから両メモリへのデータ転送を同
時に行なうようにしたことを特徴としている。
[Means for Solving the Problems] A memory controller according to the present invention detects that both an interface unit and a buffer memory are in a ready state, and simultaneously transfers data from the interface unit to both memories. It is a feature.

【0009】より詳細には、インターフェイスユニット
およびバッファメモリの両方がデータ転送要求を発生し
たことを検出し、インターフェイスユニットにはデータ
リード信号をバッファメモリおよびキャッシュメモリに
はデータライト信号をそれぞれ実質的に同時に供給して
インターフェイスユニットから読み出されたデータを両
メモリに転送している。
More specifically, both the interface unit and the buffer memory detect the occurrence of a data transfer request, and the interface unit receives a data read signal and the buffer memory and cache memory receive a data write signal, respectively. At the same time, the data read from the interface unit is transferred to both memories.

【0010】かかる構成により、余分なデータ転送サイ
クルは不要となり、データ書き込み時間が短縮される。
[0010] With this configuration, extra data transfer cycles are not required, and data write time is shortened.

【0011】[0011]

【実施例】以下、本発明の実施例を図面を用いて詳述す
る。
Embodiments Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings.

【0012】図1は本発明の一実施例によるメモリコン
トローラを有する情報処理システムの一部を示すブロッ
ク図である。本コントローラ1は半導体集積回路装置と
して構成され、インターフェイスユニット30,データ
転送制御ユニット40,バッファメモリ50およびフォ
ーマット制御ユニット60を有する。インターフェイス
ユニット30は本実施例ではSCSI(Small  
Computer  System  Interfa
ce)方式でホストプロセッサ2との間のインターフェ
イス制御を司り、したがって端子10およびSCSIバ
ス21を介してホストプロセッサ2に接続されている。 フォーマット制御ユニット60は端子12および通信バ
ス41を介して外部補助記憶装置4に接続され同装置に
対するデータのリード/ライトを実行する。本実施例で
は、ハードディスクドライブが装置4として用いられる
。フロッピィディスクドライブ,光ディスクドライブ,
カートリッジ磁気テープでも同様である。記憶装置4に
書き込むべきデータおよび同装置から読み出されたデー
タはバス20を介してフォーマット制御ユニット60と
バッファメモリ50との間で転送される。FIFO(F
irst−inFirst−out)メモリをバッファ
メモリ50として使用できる。ユニット30,40およ
び60そしてバッファメモリ50は内部プロセッサバス
17を介して相互接続されている。バス17にはさらに
端子11および外部プロセッサバス31を介してマイク
ロプロセッサ3に接続されている。プロセッサ3はコン
トローラ1の全体の動作シーケンスを制御する。
FIG. 1 is a block diagram showing part of an information processing system having a memory controller according to an embodiment of the present invention. The controller 1 is configured as a semiconductor integrated circuit device and includes an interface unit 30, a data transfer control unit 40, a buffer memory 50, and a format control unit 60. In this embodiment, the interface unit 30 is SCSI (Small
Computer System Interface
ce) system, and is therefore connected to the host processor 2 via the terminal 10 and the SCSI bus 21. The format control unit 60 is connected to the external auxiliary storage device 4 via the terminal 12 and the communication bus 41, and reads/writes data to/from the device. In this embodiment, a hard disk drive is used as the device 4. floppy disk drive, optical disk drive,
The same applies to cartridge magnetic tape. Data to be written to the storage device 4 and data read from the storage device 4 are transferred between the format control unit 60 and the buffer memory 50 via the bus 20. FIFO (F
irst-in-first-out) memory can be used as buffer memory 50. Units 30, 40 and 60 and buffer memory 50 are interconnected via internal processor bus 17. The bus 17 is further connected to the microprocessor 3 via a terminal 11 and an external processor bus 31 . The processor 3 controls the entire operating sequence of the controller 1.

【0013】データ転送制御ユニット40はDMA転送
方式でデータを転送する。すなわち、ユニット40はイ
ンターフェイスユニット30およびバッファメモリ50
から第1および第2のデータ転送要求信号DRQ1およ
びDRQ2を受ける。信号DRQ1はユニット30がホ
ストプロセッサ2からのデータをデータバス19上に出
力できる又はバス19上のデータを受け入れる準備がで
きたことを示し、信号DRQ2はメモリ30がユニット
60からのデータをバス19上に出力できる又はバス1
9上のデータを受け取る準備ができたことを示す。要求
信号DRQ1に応答してユニット40はアクノレッジ信
号DAK1をユニット30に返しユニット30を活性化
する。同様に、要求信号DRQ1に応答してバッファメ
モリ50にアクノレッジ信号DAK2が返される。デー
タ転送制御ユニット40はさらにユニット30又はメモ
リ50にデータリードおよびデータライト信号を供給し
てそれぞれデータを出力させるおよびデータを取り入れ
させるが、図示のように、ユニット30へのデータリー
ド,ライト信号IORD1,IOW1とバッファメモリ
50へのデータリード,ライト信号IOR2,IOW2
とは別々に設けられている。データリード信号IOR1
,IOR2はそれぞれユニット30,メモリ50に内部
のデータをバス19上に出力させるタイミングを指示し
、データライト信号IOW1,IOW2はバス19上の
データを取り込むタイミングを指示する。データバス1
9には転送制御ユニット40および端子13も接続され
、端子13は外部に設けられたキャッシュメモリ5が接
続されている。転送制御ユニット40はさらにアドレス
情報およびメモリリード,ライト信号MRD,MWRを
発生する。アドレス情報はバス21および端子14を介
して、信号MRD,MWRは端子15,16をそれぞれ
介してメモリ5に供給される。
The data transfer control unit 40 transfers data using the DMA transfer method. That is, the unit 40 includes the interface unit 30 and the buffer memory 50.
It receives first and second data transfer request signals DRQ1 and DRQ2 from. Signal DRQ1 indicates that unit 30 is ready to output data from host processor 2 onto data bus 19 or accept data on bus 19, and signal DRQ2 indicates that memory 30 is ready to output data from unit 60 onto bus 19. Can be output on or bus 1
9 indicates that it is ready to receive the data above. In response to the request signal DRQ1, the unit 40 returns an acknowledge signal DAK1 to the unit 30 to activate the unit 30. Similarly, an acknowledge signal DAK2 is returned to the buffer memory 50 in response to the request signal DRQ1. The data transfer control unit 40 further supplies data read and data write signals to the unit 30 or the memory 50 to output data and take in data, respectively. , IOW1 and data read and write signals to the buffer memory 50 IOR2, IOW2
is set up separately. Data read signal IOR1
, IOR2 instruct the unit 30 and memory 50 to output internal data onto the bus 19, respectively, and data write signals IOW1 and IOW2 instruct the timing to take in data on the bus 19. data bus 1
A transfer control unit 40 and a terminal 13 are also connected to the terminal 9, and a cache memory 5 provided externally is connected to the terminal 13. Transfer control unit 40 further generates address information and memory read and write signals MRD and MWR. Address information is supplied to memory 5 via bus 21 and terminal 14, and signals MRD and MWR are supplied via terminals 15 and 16, respectively.

【0014】図2を参照すると、データ転送ユニット4
0は、一対のパラメータレジスタ401,501、一対
のデータ転送シーケンサ403,503、および一対の
アドレスカウンタ404,504を有する。レジスタ4
01,シーケンサ403、およびカウンタ404は第1
チャンネルとしてバッファメモリ50およびキャッシュ
メモリ5間のデータ転送制御に割当てられ、レジスタ5
01,シーケンサ503およびカウンタ504は第2チ
ャンネルとしてインターフェイスユニット30およびキ
ャッシュメモリ間のデータ転送制御に割当てられている
。レジスタ401,501の各々には、データ転送方向
を指定する情報、転送すべきデータのバイト数を示す情
報、データ転送を許可するか否かを示す情報等を有する
パラメータデータがマイクロプロセッサ3によって設定
される。アドレスカウンタ404,504の各々には、
キャッシュメモリ5に対するデータ転送スタートアドレ
スがやはりマイクロプロセッサ3によって設定される。 レジスタ401(501)およびデータ転送要求信号D
RQ1(DRQ2)に応答して、シーケンサ403(5
03)は上述した信号DAK1(DAK2)、IORD
1(IORD2)、IOWR1(IOWR2)、MRD
およびMWRを所定のシーケンスに従って発生し、カウ
ンタ404(504)の内容を更新する。データ転送制
御ユニット40は、本発明に従って、4つのANDゲー
ト601,603,605,608、3つのORゲート
604,606,607、およびインバータ450をさ
らに有する。さらにまた、パラメータレジスタ501は
モードフラグ502を有している。フラグ502はイン
ターフェイスユニット30からバッファメモリ50およ
びキャッシュメモリ5へのデータ転送を同時に実行する
ときに“1”にセットされ、それ以外のときは“0”に
リセットされる。
Referring to FIG. 2, data transfer unit 4
0 has a pair of parameter registers 401, 501, a pair of data transfer sequencers 403, 503, and a pair of address counters 404, 504. register 4
01, the sequencer 403 and the counter 404 are the first
Assigned as a channel to control data transfer between buffer memory 50 and cache memory 5, register 5
01, sequencer 503 and counter 504 are assigned as a second channel to control data transfer between interface unit 30 and cache memory. In each of the registers 401 and 501, parameter data is set by the microprocessor 3, including information specifying the data transfer direction, information indicating the number of bytes of data to be transferred, information indicating whether to permit data transfer, etc. be done. Each of the address counters 404 and 504 includes
The data transfer start address for the cache memory 5 is also set by the microprocessor 3. Register 401 (501) and data transfer request signal D
In response to RQ1 (DRQ2), sequencer 403 (5
03) are the signals DAK1 (DAK2) and IORD mentioned above.
1 (IORD2), IOWR1 (IOWR2), MRD
and MWR are generated according to a predetermined sequence, and the contents of the counter 404 (504) are updated. Data transfer control unit 40 further comprises four AND gates 601, 603, 605, 608, three OR gates 604, 606, 607, and an inverter 450 according to the invention. Furthermore, the parameter register 501 has a mode flag 502. The flag 502 is set to "1" when data transfer from the interface unit 30 to the buffer memory 50 and cache memory 5 is executed simultaneously, and is reset to "0" at other times.

【0015】次に、動作につき説明する。インターフェ
イスユニット30がホストプロセッサ2から外部補助記
憶装置4にデータを書き込むというコマンドを受けると
、ユニット30は同コマンドをバス17,31および端
子11を介してマイクロプロセッサ3に供給する。マイ
クロプロセッサ3はそのコマンドをデコードし、ユニッ
ト30からメモリ50,5へのデータ同時転送を実行さ
せるべく以下の動作を行なう。すなわち、フォーマット
コントローラ60に装置4へのデータ書込みを実行させ
るべく制御情報を与え、パラメータレジスタ501およ
びカウンタ504にインターフェイスユニット30から
キャッシュメモリ5へのデータ転送に必要な情報を設定
する。モードフラグ502は“1”にセットされる。 パラメータレジスタ401にはシーケンサ403を非活
性化すべくデータ転送禁止情報を与える。かくして、イ
ンターフェイスユニット30からキャッシュメモリ5お
よびバッファメモリ50へのデータの同時転送がイネー
ブル状態とされる。
Next, the operation will be explained. When the interface unit 30 receives a command from the host processor 2 to write data to the external auxiliary storage device 4, the unit 30 supplies the same command to the microprocessor 3 via the buses 17, 31 and the terminal 11. The microprocessor 3 decodes the command and performs the following operations to cause simultaneous data transfer from the unit 30 to the memories 50 and 5. That is, control information is given to the format controller 60 to write data to the device 4, and information necessary for data transfer from the interface unit 30 to the cache memory 5 is set in the parameter register 501 and counter 504. Mode flag 502 is set to "1". Data transfer prohibition information is given to the parameter register 401 in order to deactivate the sequencer 403. Thus, simultaneous data transfer from interface unit 30 to cache memory 5 and buffer memory 50 is enabled.

【0016】データの同時転送を実行するためには、イ
ンターフェイスユニット30およびバッファメモリ50
の両方がレディ状態になる必要がある。そのような状態
検出が、ANDゲート603,605が両データ転送要
求信号DRQ1,DRQ2の発生をみることで行なわれ
ている。図3に示すように、ユニット30およびメモリ
50が共にレディ状態となって要求信号DRQ1,DR
Q2がアクティブとなった時点でシーケンサ503はデ
ータ転送要求信号を受ける。これに応答して、シーケン
サ503はアクノレッジ信号DAK1をユニット30に
返する。シーケンサ403は非活性状態であるから、要
求信号DRQ2を受けてもアクノレッジ信号DAK2を
発生しない。しかしながら、アクノレッジ信号DAK1
の発生は、ANDゲート601およびORゲート606
により、図3のようにアクノレッジ信号ACK2を発生
させることになる。シーケンサ503はさらにアドレス
カウンタ504のアドレスを出力させ、そしてデータリ
ード信号IOR1およびメモリライト信号MWRを発生
する。信号IOR1に応答してインターフェイスユニッ
ト30はホストプロセッサ2からのデータをバス19上
に出力する。シーケンサ403はデータライト信号IO
WRを発生しないが、メモリライト信号MWRは、AN
Dゲート608およびORゲート607により、データ
ライト信号IOWR2を発生せしめることになる。かく
して、ユニット30から読み出されたバス19上のデー
タはキャッシュメモリ5とバッファメモリ50との両方
に同時に転送される。その後、カウンタ504のアドレ
スは更新される。また、信号IOR1およびIOW2に
応答して、ユニット30およびバッファメモリ50はそ
れぞれの要求信号DRQ1,DRQ2をロウレベルに反
転させる。ユニット30およびメモリ50が再びレディ
状態となると、上述した動作が実行される。
In order to perform simultaneous data transfer, interface unit 30 and buffer memory 50 are required.
both need to be in the ready state. Such state detection is performed by AND gates 603 and 605 checking the generation of both data transfer request signals DRQ1 and DRQ2. As shown in FIG. 3, both the unit 30 and the memory 50 are in the ready state and the request signals DRQ1, DR
When Q2 becomes active, sequencer 503 receives a data transfer request signal. In response, sequencer 503 returns an acknowledge signal DAK1 to unit 30. Since sequencer 403 is inactive, it does not generate acknowledge signal DAK2 even if it receives request signal DRQ2. However, the acknowledge signal DAK1
The generation of is caused by AND gate 601 and OR gate 606
As a result, the acknowledge signal ACK2 is generated as shown in FIG. Sequencer 503 further outputs the address of address counter 504, and generates data read signal IOR1 and memory write signal MWR. In response to signal IOR1, interface unit 30 outputs data from host processor 2 onto bus 19. Sequencer 403 receives data write signal IO
WR is not generated, but the memory write signal MWR is AN
D gate 608 and OR gate 607 generate data write signal IOWR2. Thus, data read from unit 30 on bus 19 is transferred to both cache memory 5 and buffer memory 50 simultaneously. Thereafter, the address of counter 504 is updated. Furthermore, in response to signals IOR1 and IOW2, unit 30 and buffer memory 50 invert their respective request signals DRQ1 and DRQ2 to low level. When unit 30 and memory 50 become ready again, the operations described above are performed.

【0017】このようにして、インターフェイスユニッ
ト30からのデータはキャッシュメモリ5およびバッフ
ァメモリ50の両方に同時に転送される。
In this way, data from interface unit 30 is transferred to both cache memory 5 and buffer memory 50 simultaneously.

【0018】もしモードフラグ502を“0”のままに
しておくと、ユニット30からのデータはキャッシュメ
モリ5にのみ転送される。メモリ5にストアされたデー
タはその後バッファメモリ50にシーケンサ403およ
びカウンタ404を使用して転送される。
If mode flag 502 is left at "0", data from unit 30 is transferred only to cache memory 5. The data stored in memory 5 is then transferred to buffer memory 50 using sequencer 403 and counter 404.

【0019】図4を参照すると、本発明の他の実施例に
よるメモリコントローラにおけるデータ転送制御ユニッ
トが示されている。図2と同一機能部は同じ番号で示し
てそれらの説明を省略する。本実施例では、バッファメ
モリ50からのキャッシュメモリ5およびインターフェ
イスユニット30へのデータの同時転送をも可能とした
もので、4つのANDゲート451,453,454,
458、3つのORゲート452,456,457およ
びインバータ450がさらに設けられている。また、モ
ードフラグ402がパラメータレジスタ401に設けら
れている。
Referring to FIG. 4, a data transfer control unit in a memory controller according to another embodiment of the present invention is shown. Functional parts that are the same as those in FIG. 2 are indicated by the same numbers, and their explanations will be omitted. In this embodiment, data can be transferred simultaneously from the buffer memory 50 to the cache memory 5 and the interface unit 30, and four AND gates 451, 453, 454,
458, three OR gates 452, 456, 457 and an inverter 450 are further provided. Further, a mode flag 402 is provided in the parameter register 401.

【0020】インターフェイスユニット30がホストプ
ロセッサ2からデータ要求のコマンドを受けると、同コ
マンドはマイクロプロセッサ3に供給されてデコードさ
れる。図示していないが、マイクロプロセッサ3にはキ
ャッシュメモリ5がストア(コピー)している外部記憶
装置4のデータ領域を示すセクタ情報やタグ情報を格納
するメモリが設けられている。それらの情報をもとに、
マイクロプロセッサ3はホストプロセッサ2が要求した
データをキャッシュメモリ5がストアしているかどうか
判断する。ストアしていると判ると、マイクロプロセッ
サ3はデータ転送に必要な情報をパラメータレジスタ5
01,カウンタ504に設定し、一方、パラメータレジ
スタ401にはシーケンサ403を非活性化とする情報
を書込む。モードフラグ402,502は“0”にリセ
ットする。シーケンサ503がユニット30からデータ
転送要求信号DRQ1を受けると、アクノレッジ信号D
AK1をORゲート456を介して戻す。カウンタ50
4からアドレスをキャッシュメモリ5に出力させ、さら
にデータライト信号IOWR1とメモリリード信号MR
Dを発生する。この結果、キャッシュメモリ5からデー
タが読み出され、インターフェイスユニット30に転送
される。そのデータはホストプロセッサ2に送られる。 かかる動作は、要求されたデータ数に達するまで実行さ
れる。かくして、外部記憶装置4に対するアクセスは行
なわれず、高速なデータ転送が実行される。
When the interface unit 30 receives a data request command from the host processor 2, the command is supplied to the microprocessor 3 and decoded. Although not shown, the microprocessor 3 is provided with a memory that stores sector information and tag information indicating the data area of the external storage device 4 that is stored (copied) by the cache memory 5. Based on that information,
Microprocessor 3 determines whether cache memory 5 stores the data requested by host processor 2. If it is determined that the data is being stored, the microprocessor 3 transfers the information necessary for data transfer to the parameter register 5.
01 in the counter 504, and on the other hand, information for inactivating the sequencer 403 is written in the parameter register 401. Mode flags 402 and 502 are reset to "0". When the sequencer 503 receives the data transfer request signal DRQ1 from the unit 30, it sends an acknowledge signal D.
AK1 is returned through OR gate 456. counter 50
4 to the cache memory 5, and further outputs the data write signal IOWR1 and memory read signal MR.
Generates D. As a result, data is read from cache memory 5 and transferred to interface unit 30. The data is sent to host processor 2. Such operations are performed until the requested number of data is reached. Thus, no access is made to the external storage device 4, and high-speed data transfer is performed.

【0021】一方、ホストプロセッサ2が要求したデー
タをキャッシュメモリ5がストアしていないときは、同
データは外部記憶装置4から得なければならない。この
とき、ホストプロセッサ2からの再度の要求に備えて、
装置4から読み出されたデータはキャッシュメモリ5に
ストアされると同時にユニット30にも転送される。
On the other hand, when the cache memory 5 does not store the data requested by the host processor 2, the data must be obtained from the external storage device 4. At this time, in preparation for another request from the host processor 2,
Data read from device 4 is stored in cache memory 5 and simultaneously transferred to unit 30.

【0022】すなわち、マイクロプロセッサ3は外部記
憶装置4からのデータ読み出しに必要な情報をフォーマ
ット制御ユニット60に供給し、さらにパラメータレジ
スタ401,カウンタ404にメモリ50−5間のデー
タ転送に必要な情報を与える。モードフラグ401は“
1”にセットされる。レジスタ501にはシーケンサ5
03を非活性化する情報が与えられる。
That is, the microprocessor 3 supplies information necessary for reading data from the external storage device 4 to the format control unit 60, and also supplies information necessary for data transfer between the memories 50-5 to the parameter register 401 and counter 404. give. The mode flag 401 is “
1”.The register 501 contains the sequencer 5.
Information to deactivate 03 is given.

【0023】図5に示すように、バッファメモリ50お
よびインターフェイスユニット30が共にレディ状態と
なると、すなわちバッファメモリ50が記憶装置4から
のデータを保持しユニット30がデータ受け入れ可能と
なると、ANDゲート451,453によってシーケン
サ403はデータ要求信号を受けることになる。これに
応答してアクノレッジ信号DACK2がバッファメモリ
50に戻され、さらにANDゲート454,ORゲート
456によりユニット30にもアクノレッジ信号DAK
1が返されることになる。シーケンサ402はカウンタ
404にアドレスを出力させ、そしてデータリード信号
IORD2とメモリライト信号MWRを発生する。メモ
リライト信号MWRはANDゲート458,ORゲート
457によりデータライト信号IOWR1を発生させる
。かくして、バッファメモリ50から読み出されたデー
タはバス19を介してキャッシュメモリ5にストアされ
ると同時にインターフェイスユニット30にも転送され
る。
As shown in FIG. 5, when the buffer memory 50 and the interface unit 30 are both ready, that is, when the buffer memory 50 holds data from the storage device 4 and the unit 30 is ready to accept data, the AND gate 451 is activated. , 453, the sequencer 403 receives the data request signal. In response, the acknowledge signal DACK2 is returned to the buffer memory 50, and the acknowledge signal DACK2 is also returned to the unit 30 by the AND gate 454 and the OR gate 456.
1 will be returned. Sequencer 402 causes counter 404 to output an address, and generates data read signal IORD2 and memory write signal MWR. Memory write signal MWR causes AND gate 458 and OR gate 457 to generate data write signal IOWR1. Thus, the data read from the buffer memory 50 is stored in the cache memory 5 via the bus 19 and is also transferred to the interface unit 30 at the same time.

【0024】このように、本実施例では、インターフェ
イスユニット30からキャッシュメモリ5およびバッフ
ァメモリ50への同時データ転送とともに、バッファメ
モリ50からキャッシュメモリ5およびインターフェイ
スユニット30への同時データ転送が実行される。
As described above, in this embodiment, simultaneous data transfer from the interface unit 30 to the cache memory 5 and the buffer memory 50, and simultaneous data transfer from the buffer memory 50 to the cache memory 5 and the interface unit 30 are performed. .

【0025】本発明は上記実施例に限定されず、適宜変
形できることは明らかである。例えば、マイクロプロセ
ッサ3およびキャッシュメモリ5をコントローラ1とと
もシングルチップ化することができる。
It is clear that the present invention is not limited to the above embodiments and can be modified as appropriate. For example, the microprocessor 3 and the cache memory 5 can be combined with the controller 1 into a single chip.

【0026】[0026]

【発明の効果】以上のとおり、本発明によれば、ホスト
プロセッサ側のインターフェイスユニットからキャッシ
ュメモリと外部記憶装置側のバッファメモリとの両方に
データを同時に転送できるメモリコントローラが提供さ
れ、データ転送速度を格段に向上することができる。
As described above, according to the present invention, a memory controller is provided which can simultaneously transfer data from an interface unit on the host processor side to both a cache memory and a buffer memory on an external storage device side, and the data transfer rate is improved. can be significantly improved.

【図面の簡単な説明】[Brief explanation of the drawing]

【図1】本発明の一実施例によるメモリコントローラを
用いた情報処理システムの一部を示すブロック図である
FIG. 1 is a block diagram showing part of an information processing system using a memory controller according to an embodiment of the present invention.

【図2】図1に示したデータ転送制御ユニットの内部構
成図である。
FIG. 2 is an internal configuration diagram of the data transfer control unit shown in FIG. 1;

【図3】本実施例の動作を示すタイミング図である。FIG. 3 is a timing diagram showing the operation of this embodiment.

【図4】本発明の他の実施例によるメモリコントローラ
で用いられるデータ転送制御ユニット内部構成図である
FIG. 4 is an internal configuration diagram of a data transfer control unit used in a memory controller according to another embodiment of the present invention.

【図5】本実施例の動作を示すタイミング図である。FIG. 5 is a timing diagram showing the operation of this embodiment.

Claims (2)

【特許請求の範囲】[Claims] 【請求項1】  外部記憶装置に書き込むべきデータを
一時ストアする第1のメモリと、第2のメモリと、ホス
トプロセッサとのインターフェイス動作を司りホストプ
ロセッサからのデータを一時ストアするインターフェイ
スユニットと、前記第1のメモリ、前記第2のメモリお
よび前記インターフェイスユニットに結合され、前記の
ホストプロセッサからのデータを前記インターフェイス
ユニットから前記第1および第2のメモリに同時に転送
する制御ユニットとを備えることを特徴とするメモリコ
ントローラ。
1. A first memory that temporarily stores data to be written to an external storage device; a second memory; an interface unit that manages an interface operation with a host processor and temporarily stores data from the host processor; a control unit coupled to a first memory, said second memory and said interface unit for simultaneously transferring data from said host processor from said interface unit to said first and second memories. memory controller.
【請求項2】  外部記憶装置に書き込むべきデータお
よび同装置から読み出されたデータを一時ストアする第
1のメモリと、第2のメモリと、ホストプロセッサとの
インターフェイス動作を司りホストプロセッサからのデ
ータおよびホストプロセッサへのデータを一時ストアす
るインターフェイスユニットと、前記第1のメモリ、前
記第2のメモリおよび前記インターフェイスユニットに
結合され、前記ホストプロセッサからのデータを前記イ
ンターフェイスユニットから前記第1および第2のメモ
リに同時に転送し、前記読み出されたデータを前記第1
のメモリから前記第2のメモリおよび前記インターフェ
イスユニットに同時に転送する制御ユニットとを備える
ことを特徴とするメモリコントローラ。
2. A first memory that temporarily stores data to be written to an external storage device and data read from the external storage device; and a second memory that controls interface operations with a host processor and receives data from the host processor. and an interface unit coupled to the first memory, the second memory and the interface unit to temporarily store data from the host processor to the first and second memory. simultaneously transfer the read data to the first memory.
a control unit that simultaneously transfers data from the second memory to the second memory and the interface unit.
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Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6476346A (en) * 1987-09-18 1989-03-22 Fujitsu Ltd Disk cache control system

Patent Citations (1)

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Publication number Priority date Publication date Assignee Title
JPS6476346A (en) * 1987-09-18 1989-03-22 Fujitsu Ltd Disk cache control system

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