JPS6317226B2 - - Google Patents

Info

Publication number
JPS6317226B2
JPS6317226B2 JP54126666A JP12666679A JPS6317226B2 JP S6317226 B2 JPS6317226 B2 JP S6317226B2 JP 54126666 A JP54126666 A JP 54126666A JP 12666679 A JP12666679 A JP 12666679A JP S6317226 B2 JPS6317226 B2 JP S6317226B2
Authority
JP
Japan
Prior art keywords
wafer
region
semiconductor
silicon substrate
target
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired
Application number
JP54126666A
Other languages
Japanese (ja)
Other versions
JPS5650525A (en
Inventor
Sadao Matai
Teruo Iino
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Corp
Original Assignee
Nippon Electric Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Nippon Electric Co Ltd filed Critical Nippon Electric Co Ltd
Priority to JP12666679A priority Critical patent/JPS5650525A/en
Publication of JPS5650525A publication Critical patent/JPS5650525A/en
Publication of JPS6317226B2 publication Critical patent/JPS6317226B2/ja
Granted legal-status Critical Current

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L22/00Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor

Description

【発明の詳細な説明】 本発明は半導体ウエハーに係り、とくにトラン
ジスタを集積化した半導体ウエハーに関するもの
である。
DETAILED DESCRIPTION OF THE INVENTION The present invention relates to a semiconductor wafer, and particularly to a semiconductor wafer with integrated transistors.

単一半導体ウエハー上に多数の半導体素子を組
み込んだモノリシツク型集積回路では、その中の
すべての素子はプレーナー型構造になつている。
In a monolithic integrated circuit, which incorporates a large number of semiconductor devices on a single semiconductor wafer, all of the devices have a planar structure.

上記半導体装置は、不純物の選択的拡散、表面
酸化膜のコンタクト用窓明け・選択的渡金による
半導体素子間の電気的配線半導体表面保護のため
の絶縁性保護膜の形成、および最後にリード線取
り出し用のボンデイングパツドの部分のみの配線
の露出等の工程を経て形成される。
The above semiconductor device is manufactured by selectively diffusing impurities, forming a contact window in the surface oxide film, forming an insulating protective film to protect the surface of the semiconductor for electrical wiring between semiconductor elements, and finally by forming a lead wire. It is formed through a process such as exposing the wiring only in the bonding pad portion for extraction.

上記の工程を経て半導体ウエハー上に通常チツ
プと呼ばれるある回路機能を有する半導体装置が
多数形成される。
Through the above steps, a large number of semiconductor devices having certain circuit functions, usually called chips, are formed on the semiconductor wafer.

これらのチツプを組み立てるために、スクライ
ブ線で切り離す前に、該チツプが所定の回路特性
の規格を満足しているかどうかを検査するウエハ
ープロービング工程がある。
In order to assemble these chips, there is a wafer probing process to check whether the chips meet predetermined circuit characteristic standards before being separated at scribe lines.

即ちウエハー上にどれだけ良品チツプがあるか
検査する工程である。この工程においてプローブ
と呼ばれる測定用深針群をチツプのボンデイング
電極群に接触させ該探針群を通じて電気信号を該
半導体ウエハーに入力し、該装置の電気的特性を
検査するという事をウエハー上のすべてのチツプ
についてくり返すものである。
That is, this is a process of inspecting how many non-defective chips there are on the wafer. In this process, a group of measurement probes called probes is brought into contact with a group of bonding electrodes on the chip, and an electrical signal is input to the semiconductor wafer through the probe group to test the electrical characteristics of the device. This is repeated for all chips.

ところでボンデイングパツド部の大きさは100
〜150μ口、また探針の先端の大きさは数10μ以下
であるから、ウエハープロービング工程において
ウエハー上のすべてのチツプのボンデイングパツ
トと探針は互いに精密な位置的整合性を必要とす
ることは言うまでもない。
By the way, the size of the bonding pad part is 100
~150μ, and the size of the tip of the probe is less than a few tens of micrometers, so in the wafer probing process, the bonding pads of all chips on the wafer and the probe need precise positional alignment with each other. Needless to say.

そのため検査前においてウエハー上のすべての
チツプ上のボンデイングパツト部と探針との位置
的整合性を得る作業は通常針合わせと呼ばれ、か
なりの熟練と時間を必要としオートプロビング工
程での能率向上を防げる要因となつていた。
Therefore, before inspection, the work to ensure the positional consistency of the probe and the bonding pads on all chips on the wafer is usually called needle alignment, and requires considerable skill and time, and it is difficult to improve the efficiency of the autoprobing process. This was a factor that prevented improvement.

以上の理由により近年当該業界においてはオー
トプロービング工程における針合せ作業を自動化
する要望が強くなつてきており、その要望に答え
るべく自動探針装置(通常オートプローバーと呼
ばれている)が近年出現している。
For the above reasons, there has been a strong demand in recent years in the industry to automate the needle alignment work in the autoprobing process, and in order to meet this demand, automatic probe devices (usually called autoprobers) have appeared in recent years. ing.

上記オートプロバーは半導体ウエハーを載せる
載物台と、この載物台を回転させる機構を有し、
また半導体ウエハーを載物台上に載せ半導体ウエ
ハーのスクライブ線(チツプを分割するための
線)の方向を載物台の移動方向と一致させた後に
一チツプづつ間欠送りをする機構と、測定用探針
群(プローブ)と半導体ウエハーの電極群(パツ
ド)との接触をとるために半導体ウエハーを探針
群が固定している上部に押し上げる機構とを有し
ている。このスクライブ線の方向と載物台の移動
方向を一致させる機構の中では第1図に示す如
く、載物台1上の半導体ウエハー2にレーザー光
を発光源3により反射鏡5,5′で反射させて照
射し、その反射光7あるいは8を集光部6で集光
し受光部4でその強度を測定することによつてウ
エーハのスクライブ線の方向を判別しその判別結
果で載物台を回転させて載物台の移動方向とスク
ライブ線の方向を一致させる機構になつているも
のがある。
The autoprober has a stage on which a semiconductor wafer is placed and a mechanism for rotating this stage,
In addition, after placing the semiconductor wafer on the stage and aligning the direction of the scribe line (line for dividing chips) on the semiconductor wafer with the direction of movement of the stage, there is a mechanism for intermittently feeding one chip at a time, and a mechanism for intermittently feeding one chip at a time. In order to make contact between the probe group and the electrode group (pad) of the semiconductor wafer, it has a mechanism for pushing the semiconductor wafer up to the top where the probe group is fixed. In the mechanism for matching the direction of the scribe line with the moving direction of the stage, as shown in FIG. The direction of the scribe line on the wafer is determined by reflecting and irradiating the wafer, condensing the reflected light 7 or 8 at the condenser 6, and measuring its intensity at the light receiving section 4. Some devices have a mechanism that rotates the stage to match the direction of movement of the stage and the direction of the scribe line.

該スクライブ線の方向を判別する方法は凹凸な
面に照射された光は乱反射し7の光路を通つて受
光部に致達する割合が大きくなるが鏡面上の表面
に照射された光は8の光路を通つて発光部の方に
戻つてしまい受光部に致達する割合が低くなるこ
とを利用してウエハーの表面の凹凸を判断しそれ
をウエハーの所定の場所で所定回数くり返すこと
によりなされる。
The method of determining the direction of the scribe line is that the light irradiated on an uneven surface is diffusely reflected and a large proportion of the light reaches the light receiving part through the optical path 7, but the light irradiated onto a mirror surface passes through the optical path 8. This is done by determining the unevenness of the wafer's surface by utilizing the fact that the light returns to the light emitting part through the light emitting part and reaching the light receiving part is low, and repeating the determination a predetermined number of times at a predetermined location on the wafer.

このためウエハー内で、凹凸を有するような場
所と鏡面状の場所とが両方とも所定以上の拡がり
を有し、互いに明隙に区別できるような境界を介
して隣接しているような領域が必要となる。
For this reason, it is necessary to create an area within the wafer in which the uneven area and the mirror-like area both have a predetermined extent or more, and are adjacent to each other through a boundary that can be clearly distinguished from each other. becomes.

以上の理由から、このオートプローバーの導入
された直後は第2、および第3図に示すように、
ウエハー上の光を散乱させる場所として金属配線
層11の表面を有する領域、鏡面状の表面として
隣接するチツプ間に存在するシリコン基板の露出
したスクライブ領域12が考えられた。
For the above reasons, immediately after the introduction of this autoprober, as shown in Figures 2 and 3,
A region having the surface of the metal wiring layer 11 was considered as a place for scattering light on the wafer, and an exposed scribe region 12 of the silicon substrate existing between adjacent chips was considered as a mirror-like surface.

しかしながらこの方法は以下のような問題があ
る。
However, this method has the following problems.

(1) 品種によつて針合わせが自動的に出来ないも
のがある。
(1) Depending on the product, needle alignment may not be possible automatically.

(2) (1)により出来る品種でもウエハー製造ロツト
によつては針合せが自動的に出来ないものや、
づれるものが多い。
(2) Even if the product is manufactured using (1), depending on the wafer production lot, there may be products that cannot be automatically aligned.
There are many things that can be missed.

調査の結果、前者の問題は金属配線層の平面的
形状が微細かつ複雑すぎて、ウエハー上でどこが
スクライブ線であるのかプローバーが認識出来な
いためであり、後者は金属配線層の表面状態がロ
ツトによつて異なり比較的散乱度が少ないウエハ
ーは針合せが出来なかつたり不正確になるからで
ある。
As a result of the investigation, it was found that the former problem is because the planar shape of the metal wiring layer is so fine and complex that the prober cannot recognize where the scribe line is on the wafer, and the latter problem is due to the surface condition of the metal wiring layer being uneven. This is because wafers with a relatively low scattering degree may not be able to be aligned or may be inaccurate.

しかしながら近年IC、LSIなどの半導体装置の
素子密度は増大する一方であり、従つてスクライ
ブ線付近の金属配線層の平面的形状の複雑さは増
大する一方であるので、この問題を解決するため
信号処理のためのソフトウエアーを改良しようと
すると膨大な手数と時間を必要とし、また探針と
ウエハーの自動的な位置合せ即ち自動針合せ作業
に要する時間が著しく増大してウエハープロービ
ング工程での生産性が低下し、半導体装置の製造
コストに悪影響を与えるという結果になるのでこ
の方法は採用出来ない。
However, in recent years, the element density of semiconductor devices such as ICs and LSIs has been increasing, and the complexity of the planar shape of the metal wiring layer near the scribe lines has been increasing. Attempting to improve the processing software would require a huge amount of time and effort, and the time required for automatic alignment of the probe and wafer would significantly increase, making production in the wafer probing process difficult. This method cannot be adopted because it results in a decrease in performance and an adverse effect on the manufacturing cost of the semiconductor device.

また、後者の問題の原因となつている金属配線
層の表面状態のばらつきも実際の半導体装置の量
産においては大量の半導体ウエハーを処理するた
め現在の半導体装置製造技術では解決は困難であ
る。
Further, the variation in the surface condition of the metal wiring layer, which is the cause of the latter problem, is difficult to solve with current semiconductor device manufacturing technology because a large number of semiconductor wafers are processed in actual mass production of semiconductor devices.

本発明は鋭意研究の結果オートプローバーによ
るウエハープロービング工程において自動針合せ
作業に関する上記の問題点を解決したものであ
り、上記作業を精度よく安定してかつ短時間に行
なうことが可能な新規な半導体装置の構造を提供
するものである。
As a result of intensive research, the present invention has solved the above-mentioned problems related to automatic needle alignment work in the wafer probing process using an autoprober, and is a novel semiconductor that can perform the above-mentioned work accurately, stably, and in a short time. It provides the structure of the device.

本発明の特徴は、スクライブ線によりマトリツ
クス状に区画された多数の領域のうち、少なくと
も2つの領域に半導体チツプを形成せずにそれぞ
れターゲツトパターンを形成し、それぞれの前記
ターゲツトパターンはシリコン基板表面もしくは
シリコン基板表面上の誘電体層表面よりなり平面
形状が方形の平担な表面の第1領域と、該第1の
領域を平面的に取り囲み、かつ多結晶シリコン層
から形成された一方向にのみ直線状に延在する多
数の線条を周期的に配列に構成された周期的パタ
ーンによる凹凸の表面の第2の領域とを有する半
導体ウエハーにある。このような第1および第2
の領域の表面形状の配線パターンは一般に存在し
ないからターゲツトパターンと配線パターンとを
誤認することはなくなる。又、レーザーによる目
合せのみならず画像処理による目合せにおいても
平担な第1の領域を凹凸の第2の領域が取り囲ん
だターゲツトパターンは目視しやすいものである
から作業性が向上する。さらに、多結晶シリコン
は一般の金属よりもシヤープにパターニングでき
るから所定の間隔の凹凸が精度よく得られこれに
よりレーザ処理における目合せを正確とし、画像
処理における目合せもさらに容易となる。
A feature of the present invention is that a target pattern is formed in at least two of a large number of regions partitioned into a matrix by scribe lines without forming a semiconductor chip, and each target pattern is formed on the surface of a silicon substrate or A first region of a flat surface with a rectangular planar shape consisting of the surface of a dielectric layer on the surface of a silicon substrate, and a polycrystalline silicon layer surrounding the first region in one direction only. and a second region of the surface of the semiconductor wafer having an uneven surface formed by a periodic pattern in which a large number of linearly extending filaments are arranged in a periodic manner. The first and second like this
Since there is generally no wiring pattern with the surface shape of the region, there is no possibility of misidentifying the target pattern and the wiring pattern. Further, in alignment not only by laser but also by image processing, the target pattern in which the flat first area is surrounded by the uneven second area is easily visible, improving work efficiency. Furthermore, since polycrystalline silicon can be patterned more sharply than general metals, unevenness with a predetermined interval can be obtained with high accuracy, which makes alignment in laser processing more accurate and alignment in image processing easier.

以下図面を参照しながら本発明の実施例につい
て詳細に説明する。第4〜第6図は本発明による
第1の実施例を示す。
Embodiments of the present invention will be described in detail below with reference to the drawings. 4 to 6 show a first embodiment according to the present invention.

本実施例によるオートプローバ用ターゲツト1
4の構成は、シリコン基板10の表面10′上領
域21において選択鍍金法により第4図のような
巾数〜十数μwの縞状の平面形状を有する多結晶
シリコン薄層15を残し該領域21によつて囲ま
れる領域20において該薄層15は除去されシリ
コン表面10′を露出させる。本実施例によるタ
ーゲツト14によれば、領域21は多結晶シリコ
ン薄層が縞状に残されているので、第5図に示す
ように表面は理想的な凹凸状態となりレーザ光は
極めて効果的に散乱される。また領域20のシリ
コン基板表面は光学的な鏡面をなしているため、
レーザー光は全く散乱されることはない。
Target 1 for autoprober according to this embodiment
In the structure of 4, a polycrystalline silicon thin layer 15 having a striped planar shape with a width of several to several tens of μw as shown in FIG. In the region 20 surrounded by 21 the thin layer 15 is removed to expose the silicon surface 10'. According to the target 14 according to this embodiment, since the polycrystalline silicon thin layer is left in a striped manner in the region 21, the surface has an ideal uneven state as shown in FIG. 5, and the laser beam is extremely effective. Scattered. Furthermore, since the silicon substrate surface in region 20 has an optical mirror surface,
The laser light is not scattered at all.

従つてレーザー光は該ターゲツト14部分を横
切つて領域21→20→21と走査しその反射光
を測定することにより極めて安定した光強度の差
即ちコントラストを得ることができる。従つて各
領域の平面的寸法を所定以上に設定することによ
り、通常のチツプ13上の金属配線11およびス
クライブ領域12と区別することは極めて容易で
ある。というのは通常のチツプ上ではシリコン基
板の露出などによりウエハー表面が鏡面状となつ
ている領域の拡がりは通常せいぜい数10μ程度で
あるからである。
Therefore, by scanning the laser beam across the target 14 in the order of regions 21→20→21 and measuring the reflected light, an extremely stable difference in light intensity, ie, contrast, can be obtained. Therefore, by setting the planar dimensions of each area to a predetermined value or more, it is extremely easy to distinguish them from the metal wiring 11 and scribe area 12 on a normal chip 13. This is because, on a normal chip, the area where the wafer surface is mirror-like due to exposure of the silicon substrate usually extends by several tens of microns at most.

試作試験の結果本実施例においては領域20を
一辺200μmの正方形、また該領域を囲む領域2
1は巾150μmであれば充分通常のチツプと区別
できることが判明した。
As a result of the prototype test, in this example, the area 20 is a square with a side of 200 μm, and the area 2 surrounding the area is
1 was found to be sufficiently distinguishable from ordinary chips if it had a width of 150 μm.

それ故本実施例によるターゲツトの大きさはせ
いぜい500μm×500μm程度の正方形となる。本
実施例においては第6図に示す様上記ターゲツト
14をシリコンウエハー上の左右2ケ所の所定の
場所に挿することを提案する。
Therefore, the size of the target according to this embodiment is a square of approximately 500 μm×500 μm at most. In this embodiment, as shown in FIG. 6, it is proposed to insert the targets 14 at two predetermined positions on the left and right sides of the silicon wafer.

というのはウエハー上にターゲツトが1ケ所しか
ないと針合せ作業において載物台1を回転調節さ
せてウエハーのスクライブ線12の方向を載物台
1の移動方向と一致させること即ち平行出しを行
つてウエハー上の全チツプに対する針合せを行な
うことは無理だからである。
This is because when there is only one target on the wafer, during the needle alignment process, it is necessary to adjust the rotation of the stage 1 to align the direction of the scribe line 12 on the wafer with the direction of movement of the stage 1, that is, to align the wafer. This is because it is impossible to perform needle alignment for all chips on the wafer.

以上、述べた様に本発明の第1の実施例はシリ
コンウエハー上に通常のチツプ以外にウエハープ
ロービング工程用のターゲツト14を半導体ウエ
ハー上に2ケ所形成することによりオートプロー
バの自動針合せを従来に比べて格段に安定しかつ
短時間に行なうことができる。
As described above, in the first embodiment of the present invention, the targets 14 for the wafer probing process are formed at two locations on the semiconductor wafer in addition to the usual chips on the silicon wafer, thereby achieving automatic needle alignment of the autoprober compared to the conventional method. It is much more stable and can be done in a shorter time than .

次に本発明による第2の実施例につき説明す
る。本実施例によるオートプローバー用ターゲツ
ト14′は第7〜第9図に示すようにシリコン基
板表面10′上に一様な厚さの酸化シリコン膜1
8が形成され該膜18上の領域21′において巾
数〜10数μの縞状の平面形状を有する多結晶シリ
コン15を付着させ、該領域21′に囲まれた領
域21′においては多結晶シリコン薄層15を完
全に除去して該領域全面にわたつて酸化シリコン
層15を露光させる。
Next, a second embodiment of the present invention will be described. As shown in FIGS. 7 to 9, the target 14' for an autoprober according to this embodiment has a silicon oxide film 1 of uniform thickness on a silicon substrate surface 10'.
8 is formed, and polycrystalline silicon 15 having a striped planar shape with a width of several to several tens of microns is deposited in a region 21' on the film 18, and a polycrystalline silicon 15 is deposited in a region 21' surrounded by the region 21'. The silicon thin layer 15 is completely removed and the silicon oxide layer 15 is exposed over the entire area.

本実施例により容易にわかる様に第1の実施例
とはオートプローバー用ターゲツト部14′全体
に酸化シリコン膜がシリコン基板表面10′上に
形成されている点で異なるだけで、他の条件即
ち、領域20と20′、21と21′の形状および
寸法ターゲツトをウエハー上の左右2ケ所挿入す
る点なた第1の実施例と同じである。第2の実施
例によるターゲツト14′においても、第1の実
施例とオートプローバーの針合せにおける効果は
同じであることが実証された。
As can be easily seen from this embodiment, the only difference from the first embodiment is that a silicon oxide film is formed on the silicon substrate surface 10' over the entire target section 14' for the autoprober, and other conditions such as This embodiment is the same as the first embodiment in that the shapes and dimensions of the regions 20 and 20' and 21 and 21' are inserted at two positions on the left and right sides of the wafer. It has been demonstrated that the second embodiment of the target 14' has the same effect on autoprober needle alignment as the first embodiment.

さらに第2の実施例はおいては酸化シリコン膜
15の代りに他の誘導性薄膜例えば窒化シリコン
膜などを使用しても同様の効果が期待できる。
Furthermore, in the second embodiment, the same effect can be expected even if another dielectric thin film such as a silicon nitride film is used in place of the silicon oxide film 15.

以上説明した本発明による半導体装置は現状の
技術で充分に実現可能であり、半導体装置製造工
程において重要な位置を占めるウエハープロービ
ング工程における生産性を従来に比べて格段に向
上させた半導体装置を提供することができる。
The semiconductor device according to the present invention as described above can be fully realized with the current technology, and provides a semiconductor device that significantly improves productivity in the wafer probing process, which occupies an important position in the semiconductor device manufacturing process, compared to the conventional one. can do.

【図面の簡単な説明】[Brief explanation of the drawing]

第1図はオートプローバーの概略を示す側面
図、第2図および第3図は半導体ウエハーのスク
ライブ領域近傍を示す平面図およびその断面図、
第4図および第5図は本発明の第1の実施例によ
るターゲツトを示す平面図およびその断面図、第
7図および第8図は本発明の第2の実施例による
ターゲツトを示す平面図およびその断面図、第6
図および第9図は本発明による第1および第2の
ターゲツトを含む半導体ウエハーの平面図であ
る。 尚、図において、1……載物台、2……半導体
ウエハー、3……レーザー発光源、4……受光
部、5,5′……レーザー反射鏡、6……集光部、
7,8……レーザ反射光路、10……シリコン基
板、10′……シリコン基板表面、12……スク
ライブ領域、13……チツブ、14,14′……
オートプローバー用ターゲツト、15……多結晶
シリコン薄層、18……酸化シリコン膜、20…
…シリコン基板が露出している領域、20′……
酸化シリコンが露出している領域、21,21′
……縞状の平面形状を有する多結晶シリコンパタ
ーンが形成される領域。
FIG. 1 is a side view schematically showing an autoprober, FIGS. 2 and 3 are a plan view and a cross-sectional view showing the vicinity of the scribe area of a semiconductor wafer,
4 and 5 are a plan view and a sectional view thereof showing a target according to a first embodiment of the present invention, and FIGS. 7 and 8 are a plan view and a sectional view thereof showing a target according to a second embodiment of the present invention. Its cross-sectional view, No. 6
9 and 9 are top views of semiconductor wafers containing first and second targets according to the present invention. In the figure, 1... stage, 2... semiconductor wafer, 3... laser emission source, 4... light receiving section, 5, 5'... laser reflecting mirror, 6... condensing section,
7, 8... Laser reflection optical path, 10... Silicon substrate, 10'... Silicon substrate surface, 12... Scribe region, 13... Chip, 14, 14'...
Target for autoprober, 15... polycrystalline silicon thin layer, 18... silicon oxide film, 20...
...A region where the silicon substrate is exposed, 20'...
Areas where silicon oxide is exposed, 21, 21'
...A region where a polycrystalline silicon pattern having a striped planar shape is formed.

Claims (1)

【特許請求の範囲】[Claims] 1 スクライブ線によりマトリツクス状に区画さ
れた多数の領域のうち、少なくとも2つの領域に
半導体チツプを形成せずにそれぞれターゲツトパ
ターンを形成し、それぞれの前記ターゲツトパタ
ーンはシリコン基板表面もしくはシリコン基板表
面上の誘電体層表面よりなり平面形状が方形の平
担な表面の第1の領域と、該第1の領域を平面的
に取り囲み、かつ多結晶シリコン層から形成され
た一方向にのみ直線状に延在する多数の線条を周
期的に配列して構成された周期的パターンによる
凹凸の表面の第2の領域とを有することを特徴と
する半導体ウエハー。
1 A target pattern is formed in at least two of a large number of regions partitioned into a matrix by scribe lines without forming a semiconductor chip, and each target pattern is formed on the surface of a silicon substrate or on the surface of a silicon substrate. A first region of a flat surface made of the dielectric layer surface and having a rectangular planar shape, and a polycrystalline silicon layer surrounding the first region and extending linearly in only one direction. 1. A semiconductor wafer comprising: a second region of a surface having concavities and convexities formed by a periodic pattern formed by periodically arranging a large number of filaments.
JP12666679A 1979-10-01 1979-10-01 Semiconductor wafer Granted JPS5650525A (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP12666679A JPS5650525A (en) 1979-10-01 1979-10-01 Semiconductor wafer

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP12666679A JPS5650525A (en) 1979-10-01 1979-10-01 Semiconductor wafer

Publications (2)

Publication Number Publication Date
JPS5650525A JPS5650525A (en) 1981-05-07
JPS6317226B2 true JPS6317226B2 (en) 1988-04-13

Family

ID=14940858

Family Applications (1)

Application Number Title Priority Date Filing Date
JP12666679A Granted JPS5650525A (en) 1979-10-01 1979-10-01 Semiconductor wafer

Country Status (1)

Country Link
JP (1) JPS5650525A (en)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS61187343A (en) * 1985-02-15 1986-08-21 Nec Corp Semiconductor substrate

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5474378A (en) * 1977-11-25 1979-06-14 Cho Lsi Gijutsu Kenkyu Kumiai Method of automatically centering mask

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5474378A (en) * 1977-11-25 1979-06-14 Cho Lsi Gijutsu Kenkyu Kumiai Method of automatically centering mask

Also Published As

Publication number Publication date
JPS5650525A (en) 1981-05-07

Similar Documents

Publication Publication Date Title
US4918374A (en) Method and apparatus for inspecting integrated circuit probe cards
US5481205A (en) Temporary connections for fast electrical access to electronic devices
JP2000298142A (en) Method and device for obtaining relative position of probe chip on probe card of printed circuit board
JPH11174118A (en) Probe card for inspecting integrated circuit chip
US5508629A (en) Method and apparatus for inspecting integrated circuit probe cards
JPH05273237A (en) Probe card
JPS6317226B2 (en)
JP3620982B2 (en) Manufacturing method of semiconductor inspection equipment
JPH0744208B2 (en) Method for recognizing special pattern position of semiconductor wafer
JPS621247B2 (en)
KR100292822B1 (en) Probe card for testing ic chip
JP2826400B2 (en) Inspection method for semiconductor device
JPS5918864B2 (en) Semiconductor wafer inspection equipment
JP3012038B2 (en) Lead inspection device
JPS6170735A (en) Wafer or chip having alignment mark for electrical measurement
JPH04228B2 (en)
JPH06196537A (en) Electric circuit inspection method and device
JP2697236B2 (en) Method for measuring dimensions of bonding portion formed by wire bonding
JPS6311725Y2 (en)
JPH0658933B2 (en) Positioning method for semiconductor wafer
JPH0690222B2 (en) Probe needle for measuring electrical characteristics of semiconductor wafers
JP2001118889A (en) Semiconductor inspection device and manufacture thereof
JPH0833415B2 (en) Probe card
JPH05315412A (en) Judging method for contact point
JPH0567549A (en) Position judging pattern