JPS63171049U - - Google Patents

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JPS63171049U
JPS63171049U JP1559987U JP1559987U JPS63171049U JP S63171049 U JPS63171049 U JP S63171049U JP 1559987 U JP1559987 U JP 1559987U JP 1559987 U JP1559987 U JP 1559987U JP S63171049 U JPS63171049 U JP S63171049U
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line
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Description

【図面の簡単な説明】
第１図は本考案の差動デイジタル伝送路の一実
施例の回路図、第２図は同伝送路の他の実施例の
回路図、第３図は差動デイジタル伝送路の従来例
の回路図、第４図は第３図の従来例における誤信
号の発生を説明するタイミング図、第５図ａ，ｂ
は、それぞれ、従来例に用いられる誤信号発生防
止のための積分回路とシフトレジスタ回路の回路
図である。 １，２……回線、３，７……ラインドライバ、
４，８……ラインレシーバ、５……フオトカプラ
、６，９，１１，１２……ターミネータ抵抗、１
０……電源側抵抗、ａ……出力信号、Ｑ，……
正、負のパルス信号。

Claims (1)

  1. 【実用新案登録請求の範囲】 １ 差動デイジタル伝送路において、 伝送路の少なくとも一回線に入力側を個別に接
    続されたＡＣ対応のフオトカプラーと、 該フオトカプラーの出力を監視して、少なくと
    もその一つの出力レベルの反転動作を検出する検
    出手段を有することを特徴とする差動デイジタル
    伝送路。 ２ 前記ＡＣ対応のフオトカプラーは、回線のい
    ずれか一方の線に入力側を直列接続されている実
    用新案登録請求の範囲第１項に記載の差動デイジ
    タル伝送路。 ３ 前記ＡＣ対応のフオトカプラーは、その入力
    側に直列接続されたターミネータ抵抗とともに回
    線の両線間に負荷に対して並列接続されている実
    用新案登録請求の範囲第１項に記載の差動デイジ
    タル伝送路。
JP1987015599U 1986-12-24 1987-02-06 差動ディジタル伝送路の断線検出回路 Expired - Lifetime JPH0715219Y2 (ja)

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JP1987015599U JPH0715219Y2 (ja) 1986-12-24 1987-02-06 差動ディジタル伝送路の断線検出回路

Applications Claiming Priority (3)

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JP61-197432 1986-12-24
JP19743286 1986-12-24
JP1987015599U JPH0715219Y2 (ja) 1986-12-24 1987-02-06 差動ディジタル伝送路の断線検出回路

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Publication Number Publication Date
JPS63171049U true JPS63171049U (ja) 1988-11-08
JPH0715219Y2 JPH0715219Y2 (ja) 1995-04-10

Family

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JP1987015599U Expired - Lifetime JPH0715219Y2 (ja) 1986-12-24 1987-02-06 差動ディジタル伝送路の断線検出回路

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Publication number Priority date Publication date Assignee Title
JP2012080156A (ja) * 2010-09-30 2012-04-19 Hitachi Ltd 信号伝送回路、スイッチング素子駆動回路及び電力変換装置
JP2018007510A (ja) * 2016-07-07 2018-01-11 三菱電機株式会社 電力供給システム

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JP6712811B2 (ja) * 2015-09-28 2020-06-24 パナソニックＩｐマネジメント株式会社 検出回路、及び管理装置

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JPS6084050A (ja) * 1983-06-01 1985-05-13 Hitachi Ltd 回線断検出回路

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