JPS61103831U - - Google Patents
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- Publication number
- JPS61103831U JPS61103831U JP18878184U JP18878184U JPS61103831U JP S61103831 U JPS61103831 U JP S61103831U JP 18878184 U JP18878184 U JP 18878184U JP 18878184 U JP18878184 U JP 18878184U JP S61103831 U JPS61103831 U JP S61103831U
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- JP
- Japan
- Prior art keywords
- flip
- flop circuits
- output
- elements
- input
- Prior art date
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- Pending
Links
- 238000010586 diagram Methods 0.000 description 4
Landscapes
- Electronic Switches (AREA)
- Keying Circuit Devices (AREA)
Description
第１図はこの考案の一実施例による第１原因表
示装置の回路図、第２図はこの考案の他の実施例
による第１原因表示装置の回路図、第３図は従来
の第１原因表示対象の回路図である。 ２〜７は接点、１１〜１６はフオトカプラ、４
１〜４６はアンド素子、５１〜５６はフリツプフ
ロツプ回路、７１〜７６は表示灯、８１はオア素
子である。なお、図中、同一符号は同一又は相当
部分を示す。
示装置の回路図、第２図はこの考案の他の実施例
による第１原因表示装置の回路図、第３図は従来
の第１原因表示対象の回路図である。 ２〜７は接点、１１〜１６はフオトカプラ、４
１〜４６はアンド素子、５１〜５６はフリツプフ
ロツプ回路、７１〜７６は表示灯、８１はオア素
子である。なお、図中、同一符号は同一又は相当
部分を示す。
Claims (1)
- 直列接続され電流を導く複数の接点の両端の電
圧をそれぞれ入力とする複数のフオトカプラと、
それぞれ上記フオトカプラの出力信号を第１入力
とし、禁止信号を第２入力とする複数のアンド素
子と、各上記アンド素子の付勢出力によりセツト
される複数のフリツプフロツプ回路と、各上記フ
リツプフロツプ回路の付勢出力により点灯する複
数の表示灯と、各上記フリツプフロツプ回路の付
勢出力の論理和により上記禁止信号を出力するオ
ア素子とを備えた第１原因表示装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18878184U JPS61103831U (ja) | 1984-12-14 | 1984-12-14 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18878184U JPS61103831U (ja) | 1984-12-14 | 1984-12-14 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61103831U true JPS61103831U (ja) | 1986-07-02 |
Family
ID=30746245
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18878184U Pending JPS61103831U (ja) | 1984-12-14 | 1984-12-14 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61103831U (ja) |
-
1984
- 1984-12-14 JP JP18878184U patent/JPS61103831U/ja active Pending
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