JPS63170733A - 演算装置 - Google Patents
演算装置Info
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- JPS63170733A JPS63170733A JP62002269A JP226987A JPS63170733A JP S63170733 A JPS63170733 A JP S63170733A JP 62002269 A JP62002269 A JP 62002269A JP 226987 A JP226987 A JP 226987A JP S63170733 A JPS63170733 A JP S63170733A
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- 230000000295 complement effect Effects 0.000 claims description 9
- 238000010586 diagram Methods 0.000 description 6
- 238000000034 method Methods 0.000 description 6
- 230000000694 effects Effects 0.000 description 3
- 238000005516 engineering process Methods 0.000 description 1
- 238000004904 shortening Methods 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、浮動小数点データの加算、減算を行う演算
装置に関するものである。
装置に関するものである。
一般に、２つの浮動小数点データの加算又は減算を行う
場合５通常各々仮数部の桁が異なるため２つの浮動小数
点データのうち大きい方のデータの桁に小さい方のデー
タの桁を揃えて演算を実行する。このため、演算を実行
する前に２つの浮動小数点データの指数部の差を求めて
、その差により指数部が小さい方の浮動小数点データの
仮数部の桁合わせを行っている。
場合５通常各々仮数部の桁が異なるため２つの浮動小数
点データのうち大きい方のデータの桁に小さい方のデー
タの桁を揃えて演算を実行する。このため、演算を実行
する前に２つの浮動小数点データの指数部の差を求めて
、その差により指数部が小さい方の浮動小数点データの
仮数部の桁合わせを行っている。
例えば、２６Ｘ （０，１０１１）ａと２’ｘ（０，１
１０，）ａの２つの浮動小数点データを加算する場合、
２つ目のデータの仮数部を２ （＝６−４）桁移動（桁
合わせして）して、２’ Ｘ （０，１０１１）ａと２
’ Ｘ （０，００１１０１）Ｉ！ｌの２つのデータと
して扱う。
１０，）ａの２つの浮動小数点データを加算する場合、
２つ目のデータの仮数部を２ （＝６−４）桁移動（桁
合わせして）して、２’ Ｘ （０，１０１１）ａと２
’ Ｘ （０，００１１０１）Ｉ！ｌの２つのデータと
して扱う。
第４図は例えば昭和６０年度電子通信学会総合全国大会
の論文４７０の［浮動小数点ＡＬＵＪに示された従来の
演算装置の構成図である。図において１．２は２進数表
現の第１及び第２の浮動小数点データの入力端子で、第
１の浮動小数点データ１は指数部、Ｍ＋及び仮数部Ｎ、
を有し、第２の浮動小数点データ２は指数部Ｍ２及び仮
数部Ｎ２を有している。３は指数部比較回路、４は指数
部減算回路、５は上記浮動小数点データの指数部Ｍ１及
びＭ２を選択して指数部減算回路４の減数Ａ２及び被減
数ＡＩとして振り分けるセレクタ、６は浮動小数点デー
タの仮数部Ｎ、及びＮｌを選択して桁合わせシフタ７の
入力Ｂ、と仮数部演算回路８の入力Ｂ２に振り分けるセ
レクタである。
の論文４７０の［浮動小数点ＡＬＵＪに示された従来の
演算装置の構成図である。図において１．２は２進数表
現の第１及び第２の浮動小数点データの入力端子で、第
１の浮動小数点データ１は指数部、Ｍ＋及び仮数部Ｎ、
を有し、第２の浮動小数点データ２は指数部Ｍ２及び仮
数部Ｎ２を有している。３は指数部比較回路、４は指数
部減算回路、５は上記浮動小数点データの指数部Ｍ１及
びＭ２を選択して指数部減算回路４の減数Ａ２及び被減
数ＡＩとして振り分けるセレクタ、６は浮動小数点デー
タの仮数部Ｎ、及びＮｌを選択して桁合わせシフタ７の
入力Ｂ、と仮数部演算回路８の入力Ｂ２に振り分けるセ
レクタである。
次に動作について、４桁の２の補数表示の指数部と８桁
の２の補数表示の仮数部を持つ２進数浮動小数点データ
の場合を例にして説明する。まず、第１の浮動小数点デ
ータの指数部Ｍ、が’０１１１’で仮数部Ｎ、が°０１
０１１０１１°、第２の浮動小数点データの指数部Ｍ２
が’ｏｔｏｏ’で仮数部Ｎ２が’ ０１１００１１０°
であるとして、指数部比較回路３において指数部Ｍ、＝
“０１１１′と指数部Ｍ２＝’ ０１００”の大小比較
をして制御信号Ｃを出力する。そして、セレクタ５に指
数部Ｍ、＝’０１１１′及び指数部Ｍ２＝’ ０１００
’のデータが入力されると、ｎ１記制御信号Ｃにより小
さい方のデータである指数部Ｍ２＝”０１００°を指数
部減算回路４の減数ＡＩ、他方のデータである指数部Ｍ
、＝’０１１１°を被減数Ａ２として振り分けられる。
の２の補数表示の仮数部を持つ２進数浮動小数点データ
の場合を例にして説明する。まず、第１の浮動小数点デ
ータの指数部Ｍ、が’０１１１’で仮数部Ｎ、が°０１
０１１０１１°、第２の浮動小数点データの指数部Ｍ２
が’ｏｔｏｏ’で仮数部Ｎ２が’ ０１１００１１０°
であるとして、指数部比較回路３において指数部Ｍ、＝
“０１１１′と指数部Ｍ２＝’ ０１００”の大小比較
をして制御信号Ｃを出力する。そして、セレクタ５に指
数部Ｍ、＝’０１１１′及び指数部Ｍ２＝’ ０１００
’のデータが入力されると、ｎ１記制御信号Ｃにより小
さい方のデータである指数部Ｍ２＝”０１００°を指数
部減算回路４の減数ＡＩ、他方のデータである指数部Ｍ
、＝’０１１１°を被減数Ａ２として振り分けられる。
同時に仮数部Ｎ＋ ＝’ ０１０１１０１１′と仮数部
Ｎｘ ＝’ Ｏｆ １００１１０’のデータがセレクタ
６に入力され、上記制御信号Ｃにより指数部が小さいほ
うのデータである仮数部Ｎ２＝’ ０１１００１１０’
を仮数桁合わせシフタフの入力Ｂｌ、他方のデータであ
る仮数部Ｎｌ ＝’ ０１０１１０１１’を仮数部演算
回路８の入力Ｂ２として振り分けられる。次に指数部減
算回路４で上記被減数Ａ、＝’０１１１’ と減数Ａ、
＝’ ０１００’の減算’０１１１°−’ｏｔｏｏ°が
行われ、減算結果Ｄ＝’０Ｏ１１°が仮数部を桁合わせ
シフタ７に入力される。この減算結果りは、指数部減算
回路４の入力である減数Ａ２が被減数Ａ、より小さい値
であるため、必ず正数になる。その後板数桁合わせシフ
タ７で、指数部の減算結果ｏ＝’ｏｏｔｔ’に従って３
ビツト、仮数部Ｂ、＝’ ０１１００１１０’の桁合わ
せシフト（右シフト）が行われ、シフトされた結果’
００００１１００°が仮数部演算回路８に入力される。
Ｎｘ ＝’ Ｏｆ １００１１０’のデータがセレクタ
６に入力され、上記制御信号Ｃにより指数部が小さいほ
うのデータである仮数部Ｎ２＝’ ０１１００１１０’
を仮数桁合わせシフタフの入力Ｂｌ、他方のデータであ
る仮数部Ｎｌ ＝’ ０１０１１０１１’を仮数部演算
回路８の入力Ｂ２として振り分けられる。次に指数部減
算回路４で上記被減数Ａ、＝’０１１１’ と減数Ａ、
＝’ ０１００’の減算’０１１１°−’ｏｔｏｏ°が
行われ、減算結果Ｄ＝’０Ｏ１１°が仮数部を桁合わせ
シフタ７に入力される。この減算結果りは、指数部減算
回路４の入力である減数Ａ２が被減数Ａ、より小さい値
であるため、必ず正数になる。その後板数桁合わせシフ
タ７で、指数部の減算結果ｏ＝’ｏｏｔｔ’に従って３
ビツト、仮数部Ｂ、＝’ ０１１００１１０’の桁合わ
せシフト（右シフト）が行われ、シフトされた結果’
００００１１００°が仮数部演算回路８に入力される。
次に第１の浮動小数点データの指数部Ｍｌが’ｏｔｏｏ
’で仮数部Ｎ、が０１１００１１０’ 、７ｉＪ２の浮
動小数点データの指数部Ｍ２が’０１１１°で仮数部Ｎ
２が’ ｏｉｏｔ ｔｏｔ ｔｏであるとして、指数部
比較回路３において指数部Ｍ、＝’ ｏｉｏｏ’と指数
部Ｍ２＝’０１１１°の大小比較をして制御信号Ｃを出
力する。そして、セレクタ５に指数部Ｍ＋＝’０１００
’及び指数部Ｍ２＝’ ０１１１’が入力されると、前
記制御信号Ｃにより小さい方のデータである指数部Ｍ、
＝’ ０１００’を指数部減算回路４の減数Ａ２、他方
のデータである指数部Ｍ２＝’０１１１′を破滅ａＡＩ
として振り分けられる。同時にセレクタ６で仮数部Ｎ＋
＝’ ０１１００１１０゜と仮数部Ｎ、＝’ ０１０
１１０１１’が入力され、上記制０４侶号Ｃにより指数
部が小さいほうのデータである仮数部Ｎ＋ ＝’ ０１
０００１１０゜を仮数桁合わせシフタフの入力Ｂ＋、他
方のデータである仮数部Ｎ、＝’ ０１０１１０１１’
を仮数部演算回路８の入力Ｂ２として振り分けられる。
’で仮数部Ｎ、が０１１００１１０’ 、７ｉＪ２の浮
動小数点データの指数部Ｍ２が’０１１１°で仮数部Ｎ
２が’ ｏｉｏｔ ｔｏｔ ｔｏであるとして、指数部
比較回路３において指数部Ｍ、＝’ ｏｉｏｏ’と指数
部Ｍ２＝’０１１１°の大小比較をして制御信号Ｃを出
力する。そして、セレクタ５に指数部Ｍ＋＝’０１００
’及び指数部Ｍ２＝’ ０１１１’が入力されると、前
記制御信号Ｃにより小さい方のデータである指数部Ｍ、
＝’ ０１００’を指数部減算回路４の減数Ａ２、他方
のデータである指数部Ｍ２＝’０１１１′を破滅ａＡＩ
として振り分けられる。同時にセレクタ６で仮数部Ｎ＋
＝’ ０１１００１１０゜と仮数部Ｎ、＝’ ０１０
１１０１１’が入力され、上記制０４侶号Ｃにより指数
部が小さいほうのデータである仮数部Ｎ＋ ＝’ ０１
０００１１０゜を仮数桁合わせシフタフの入力Ｂ＋、他
方のデータである仮数部Ｎ、＝’ ０１０１１０１１’
を仮数部演算回路８の入力Ｂ２として振り分けられる。
この後の動作は前記データの例と同じであるため省略す
る。
る。
上述した第４図の構成例では指数部減算回路４の減算結
果りを直接仮数桁合わせシフタフのシフト量を示すデー
タとして入力しているため仮数桁合わせシフタ７は第５
図に示すように、減算結果りの２°の重みを持つ最下位
桁に対応して１ビットシフトするシフタ７ａ、２′の重
みを持つ桁に対応して２ビットシフトするシフタ７ｂ、
２２の重み持つ桁に対応して４ビットシフトするシフタ
７ｃ、２３の重みを持つ桁に対応して８ビットシフトす
るシフタ７ｄという様な減算結果りの各桁に対応するシ
フタによる構成となっている。、このような構成では、
データが４つのシフタを通過するので遅延が大きい。そ
こで第６図に示すように、仮数桁合わせシフタフのシフ
ト処理を高速化するために任意のシフト量に対して一度
にシフト出来る仮数桁合わせシフタ（バレルシフタ）９
を用いる方法があり、指数部減算回路４の減算結果Ｄ＝
’００１１’を直接この仮数桁合わせシフタ９に入力せ
ず、一旦デコーダＩＯでデコードして生成された１ビツ
トだけ” １′である＊ＪｔＲ信号Ｅ＝’ ００００１
０００°に従って桁合わせシフト制御を行う構成が用い
られている。この時、桁合わせを行うのに要する最長経
路は、第７図のフローチャートで示すように指数部の大
小比較、指数部の被減数及び減数の振り分け、指数部の
減算、減算結果のデコード、仮数部桁合わせシフトの処
理となる。
果りを直接仮数桁合わせシフタフのシフト量を示すデー
タとして入力しているため仮数桁合わせシフタ７は第５
図に示すように、減算結果りの２°の重みを持つ最下位
桁に対応して１ビットシフトするシフタ７ａ、２′の重
みを持つ桁に対応して２ビットシフトするシフタ７ｂ、
２２の重み持つ桁に対応して４ビットシフトするシフタ
７ｃ、２３の重みを持つ桁に対応して８ビットシフトす
るシフタ７ｄという様な減算結果りの各桁に対応するシ
フタによる構成となっている。、このような構成では、
データが４つのシフタを通過するので遅延が大きい。そ
こで第６図に示すように、仮数桁合わせシフタフのシフ
ト処理を高速化するために任意のシフト量に対して一度
にシフト出来る仮数桁合わせシフタ（バレルシフタ）９
を用いる方法があり、指数部減算回路４の減算結果Ｄ＝
’００１１’を直接この仮数桁合わせシフタ９に入力せ
ず、一旦デコーダＩＯでデコードして生成された１ビツ
トだけ” １′である＊ＪｔＲ信号Ｅ＝’ ００００１
０００°に従って桁合わせシフト制御を行う構成が用い
られている。この時、桁合わせを行うのに要する最長経
路は、第７図のフローチャートで示すように指数部の大
小比較、指数部の被減数及び減数の振り分け、指数部の
減算、減算結果のデコード、仮数部桁合わせシフトの処
理となる。
（発明が解決しようとする問題点）
従来の演算装置は以上のように構成されており、２つの
浮動小数点データの指数部の大小比較を行ってからその
結果により指数部の被減算及び減数の振り分けを行い、
その後指数部減算、仮数部桁合わせシフトの処理を行っ
ているため、浮動小数点データのビット長が増加するに
つれて指数部の大小比較などの処理に要する処理時間が
増大し、高速化が図れないという問題点があった。
浮動小数点データの指数部の大小比較を行ってからその
結果により指数部の被減算及び減数の振り分けを行い、
その後指数部減算、仮数部桁合わせシフトの処理を行っ
ているため、浮動小数点データのビット長が増加するに
つれて指数部の大小比較などの処理に要する処理時間が
増大し、高速化が図れないという問題点があった。
この発明は上記のような問題点を解消するためになされ
たもので、浮動小数点データの桁合わせに要する処理時
間を短縮し、高速化を図った演算装置を得ることを目的
としている。
たもので、浮動小数点データの桁合わせに要する処理時
間を短縮し、高速化を図った演算装置を得ることを目的
としている。
（問題点を解決するための手段〕
この発明に係る演算装置は、第１の浮動小数点データの
指数部Ｍ、を被減数入力とし第２の浮動小数点データの
指数部Ｍ２を減数入力として２進数の減算結果と指数部
の大小関係を示す信号を出力する減算回路と、この減算
回路の減算結果を入力としてシフト量を制御する制御信
号を生成するデコーダと、前記減算回路の減算結果を負
数と仮定して前記デコーダからの制御信号を用いて第１
の浮動小数点データの仮数部Ｎ、を入力して桁合わせを
行うシフト可能な第１バレルシツク及び前記減算回路の
減算結果を正数と仮定して前記制御信号を用いて第２の
浮動小数点データの仮数部Ｎ２を入力して桁合わせを行
うシフト可能な第２のバレルシフタと、前記減算回路か
らの大小関係を示す信号を用いて第１の浮動小数点デー
タの仮数部Ｎ、と前記第１のバレルシフタの出力を選択
する第１の選択回路及び前記大小関係を示す信号を用い
て第２の浮動小数点データの仮数部Ｎ２と前記第２のバ
レルシフタの出力を選択する第２の選択回路とを設けた
ものである。
指数部Ｍ、を被減数入力とし第２の浮動小数点データの
指数部Ｍ２を減数入力として２進数の減算結果と指数部
の大小関係を示す信号を出力する減算回路と、この減算
回路の減算結果を入力としてシフト量を制御する制御信
号を生成するデコーダと、前記減算回路の減算結果を負
数と仮定して前記デコーダからの制御信号を用いて第１
の浮動小数点データの仮数部Ｎ、を入力して桁合わせを
行うシフト可能な第１バレルシツク及び前記減算回路の
減算結果を正数と仮定して前記制御信号を用いて第２の
浮動小数点データの仮数部Ｎ２を入力して桁合わせを行
うシフト可能な第２のバレルシフタと、前記減算回路か
らの大小関係を示す信号を用いて第１の浮動小数点デー
タの仮数部Ｎ、と前記第１のバレルシフタの出力を選択
する第１の選択回路及び前記大小関係を示す信号を用い
て第２の浮動小数点データの仮数部Ｎ２と前記第２のバ
レルシフタの出力を選択する第２の選択回路とを設けた
ものである。
この発明の演算装置における２つの２進数の浮動小数点
データの桁合わせは次のように行われる。即ち、第１の
浮動小数点データの指数部Ｍ。
データの桁合わせは次のように行われる。即ち、第１の
浮動小数点データの指数部Ｍ。
を被減数入力とし第２の浮動小数点データの指数部Ｍ２
を減数入力とする減算回路により２進数の減算結果と指
数部の大小関係を示す信号を出力し、その減算回路の２
進数の減算結果を入力とするデコーダによりシフト量を
制御する制御信号を生成し、前記減算回路の減算結果を
負数と仮定して前記デコーダからの制御信号を用いて第
２の浮動小数点データと同じ桁になるように第１の浮動
小数点データの仮数部Ｎ、の桁合わせを行い、前記減算
回路の減算結果を正数と仮定して前記制御信号を用いて
第１の浮動小数点データと同じ桁になるように第２の浮
動小数点データの仮数部Ｎ２の桁合わせを行い、前記大
小関係を示す信号を用いて第１の選択回路により第１の
浮動小数点データの仮数部Ｎ、と第１のバレルシフタの
出力を選択し、前記大小関係を示す信号を用いて第２選
択回路により第２の浮動小数点データの仮数部Ｎ２と前
記第２のバレルシフタの出力を選択することにより行わ
れる。
を減数入力とする減算回路により２進数の減算結果と指
数部の大小関係を示す信号を出力し、その減算回路の２
進数の減算結果を入力とするデコーダによりシフト量を
制御する制御信号を生成し、前記減算回路の減算結果を
負数と仮定して前記デコーダからの制御信号を用いて第
２の浮動小数点データと同じ桁になるように第１の浮動
小数点データの仮数部Ｎ、の桁合わせを行い、前記減算
回路の減算結果を正数と仮定して前記制御信号を用いて
第１の浮動小数点データと同じ桁になるように第２の浮
動小数点データの仮数部Ｎ２の桁合わせを行い、前記大
小関係を示す信号を用いて第１の選択回路により第１の
浮動小数点データの仮数部Ｎ、と第１のバレルシフタの
出力を選択し、前記大小関係を示す信号を用いて第２選
択回路により第２の浮動小数点データの仮数部Ｎ２と前
記第２のバレルシフタの出力を選択することにより行わ
れる。
以下、この発明の一実施例を図面について説明する。
第１図において１．２は２進数表現の第１及び第２の浮
動小数点データの入力端子で、第１の浮動小数点データ
は指数部Ｍ、及び仮数部Ｎ１を存し、第２の浮動小数点
データは指数部Ｍ２及び仮数部Ｎ２を存している。１１
は指数部減算回路、１２は第１の浮動小数点データの仮
数部Ｎ、を桁合わせシフトするバレルシフタである第１
の仮数桁合わせシフタ、１３は第２浮動小数点データの
仮数部Ｎ２を桁合わせシフトするバレルシフタでる第２
の仮数桁合わせシフタ、１４は第１の浮動小数点データ
の仮数部Ｎ１と仮数桁合わせシフタ１２で桁合わせシフ
トされた仮数部Ｆを選択する第１のセレクタ（選択回路
）、１５は第２の浮動小数点データの仮数部Ｎ２と仮数
桁合わせシフタ１３で桁合わせシフトされた仮数部Ｇを
選択する第２のセレクタ（選択回路）１６は仮数部演算
回路、１７はデコーダである。
動小数点データの入力端子で、第１の浮動小数点データ
は指数部Ｍ、及び仮数部Ｎ１を存し、第２の浮動小数点
データは指数部Ｍ２及び仮数部Ｎ２を存している。１１
は指数部減算回路、１２は第１の浮動小数点データの仮
数部Ｎ、を桁合わせシフトするバレルシフタである第１
の仮数桁合わせシフタ、１３は第２浮動小数点データの
仮数部Ｎ２を桁合わせシフトするバレルシフタでる第２
の仮数桁合わせシフタ、１４は第１の浮動小数点データ
の仮数部Ｎ１と仮数桁合わせシフタ１２で桁合わせシフ
トされた仮数部Ｆを選択する第１のセレクタ（選択回路
）、１５は第２の浮動小数点データの仮数部Ｎ２と仮数
桁合わせシフタ１３で桁合わせシフトされた仮数部Ｇを
選択する第２のセレクタ（選択回路）１６は仮数部演算
回路、１７はデコーダである。
次に、動作につい説明する。本実施例では最初に指数部
Ｍ、と指数部Ｍ２の大小比較を行わずに、指数部Ｍ、を
被減数、指数部Ｍ２を減数として指数部減算回路１１に
入力して減算を行い、２の補数表示の減算結果Ｈと指数
部Ｍ１及び指数部Ｍ２の大小関係を示す信号■を出力し
、減算結果をデコーダ１７によりデコードして制御信号
Ｊを生成する。そして、減算結果Ｈが正数のときはその
制御信号Ｈの示す値に従って桁合わせを行う様に上記制
御（２号Ｊを仮数桁合わせシフタ１３に入力し、減算結
果Ｈが負数のときはその減算結果Ｈの示す値に従って桁
合わせを行う様にル制御信号Ｊを仮数桁合わせシフタ１
２に入力して、仮数桁合わせシフタ１３で仮数部Ｎ２の
桁合わせを行い、仮数桁合わせシフタ１２で仮数部Ｎ、
の桁合わせを行う。ここで指数部Ｍ、及びＭ２が２の補
数４桁で構成されるため、仮数桁合わせシフタ１２及び
１３で桁合わせシフトするシフト量の関係は、表１ （
Ｍ＋ ＞Ｍ２ ）及び表２ （Ｍ ＋ ＜ Ｍ ２ ）
の様になる。この表１９表２により、減算結果Ｈの下位
３ビツトの値が例えば°０１０°ならば仮数桁合わせシ
フタ１２の６ビットシフトの制御線を° １°に仮数桁
合わせシフタ１３の２ビットシフトの制御線° １°に
しておけば良い事が分かる。
Ｍ、と指数部Ｍ２の大小比較を行わずに、指数部Ｍ、を
被減数、指数部Ｍ２を減数として指数部減算回路１１に
入力して減算を行い、２の補数表示の減算結果Ｈと指数
部Ｍ１及び指数部Ｍ２の大小関係を示す信号■を出力し
、減算結果をデコーダ１７によりデコードして制御信号
Ｊを生成する。そして、減算結果Ｈが正数のときはその
制御信号Ｈの示す値に従って桁合わせを行う様に上記制
御（２号Ｊを仮数桁合わせシフタ１３に入力し、減算結
果Ｈが負数のときはその減算結果Ｈの示す値に従って桁
合わせを行う様にル制御信号Ｊを仮数桁合わせシフタ１
２に入力して、仮数桁合わせシフタ１３で仮数部Ｎ２の
桁合わせを行い、仮数桁合わせシフタ１２で仮数部Ｎ、
の桁合わせを行う。ここで指数部Ｍ、及びＭ２が２の補
数４桁で構成されるため、仮数桁合わせシフタ１２及び
１３で桁合わせシフトするシフト量の関係は、表１ （
Ｍ＋ ＞Ｍ２ ）及び表２ （Ｍ ＋ ＜ Ｍ ２ ）
の様になる。この表１９表２により、減算結果Ｈの下位
３ビツトの値が例えば°０１０°ならば仮数桁合わせシ
フタ１２の６ビットシフトの制御線を° １°に仮数桁
合わせシフタ１３の２ビットシフトの制御線° １°に
しておけば良い事が分かる。
この対応関係を表３に示す。また、デコーダ１７から出
力され仮数桁合わせシフタ１２，１３へ入力される制御
信号Ｊの結線は、表３に従って第２図に示す様になる。
力され仮数桁合わせシフタ１２，１３へ入力される制御
信号Ｊの結線は、表３に従って第２図に示す様になる。
そして、最後に上記大小関係を示す信号Ｉを用いて仮数
部Ｎ１と仮数桁合わせシフタ１２に出力Ｆをセレクタ１
４で選択すると共に、仮数部Ｎ２と仮数桁合わせシフタ
１３の出力Ｇをセレクタ１５で正しい仮定の方のデータ
を選択している。
部Ｎ１と仮数桁合わせシフタ１２に出力Ｆをセレクタ１
４で選択すると共に、仮数部Ｎ２と仮数桁合わせシフタ
１３の出力Ｇをセレクタ１５で正しい仮定の方のデータ
を選択している。
表１
表２
表３
次にこの回路の動作を、４桁の２の補数表現の指数部と
８桁の２の補数表現の仮数部を持つ２進数浮動小数点デ
ータを例にして具体的に説明する。この場合板数部は８
ビツトの２の補数表現であるため、８ビツト以上の桁合
わせを行う際はゼロと等しいので最大７ビツトまでのシ
フタでよい。
８桁の２の補数表現の仮数部を持つ２進数浮動小数点デ
ータを例にして具体的に説明する。この場合板数部は８
ビツトの２の補数表現であるため、８ビツト以上の桁合
わせを行う際はゼロと等しいので最大７ビツトまでのシ
フタでよい。
まず減算結果Ｈが正の場合を説明する。例えば第１の浮
動小数点データの指数部Ｍ、が０１１１°で仮数部Ｎ１
が°０１０１１０１１’、第２の浮動小数点データの指
数部Ｍ２が”０１００’で仮数部Ｎ２が°０１１００１
１０’であるとする。そして、指数部減算回路１１に上
記指数部Ｍ、＝’０１１１°を被減数、指数部Ｍ、＝’
ｏｉｏｏｏを減数として入力して減算を行い、その減
算結果Ｈ＝’００１１°をデコーダ１７では入力する。
動小数点データの指数部Ｍ、が０１１１°で仮数部Ｎ１
が°０１０１１０１１’、第２の浮動小数点データの指
数部Ｍ２が”０１００’で仮数部Ｎ２が°０１１００１
１０’であるとする。そして、指数部減算回路１１に上
記指数部Ｍ、＝’０１１１°を被減数、指数部Ｍ、＝’
ｏｉｏｏｏを減数として入力して減算を行い、その減
算結果Ｈ＝’００１１°をデコーダ１７では入力する。
このデコーダ１７では入力された減算結果Ｈ＝’００１
１’をデコードして仮数部のシフト量を制御する１ビツ
トだけ° １′である制御信号Ｊ＝’ ００００１００
０’を生成し、仮数桁合わせシフタ１２，１３に入力す
る。そして、表３に従って仮数桁合わせシフタ１２で制
御信号Ｊ＝’ ００００１０００°により仮数部Ｎ、＝
’ ０１０１１０１１’ を５ビットシフト（右シフ
ト）した値Ｆ＝”００００００１０°を出力しておき、
同時に仮数桁合わせシフタ１３で制御信号Ｊ＝’ ００
００１０００’ により仮数部Ｎ２ ＝’ Ｏｆ １
００１１０°を３ビットシ、フト（右シフト）した値Ｇ
＝’ ００００１１００°を出力しておく。次に指数部
減算回路１１のキャリー出力を大小関係を示す信号■と
して用いると、指数部の減算結果Ｈが正であるからその
信号は°Ｏ°である。これは第１の浮動小数点データの
指数部Ｍ、が第２の浮動小数点データの指数部Ｍ２より
大きいこと（Ｍ １ ＞ Ｍ ２ ）を示している。よ
ってセレクタ１５により、小さな方のデータをシフトし
た仮数桁合わせシフタ１３の値Ｑ＝’ ００００１１０
０°が選択され、仮数部演算回路１６に入力される。大
きい方のデータはそのままセレクタ１４で仮数部Ｎ、＝
’ ０１０１１０１１°が選択され、仮数部演算回路１
６に入力される。
１’をデコードして仮数部のシフト量を制御する１ビツ
トだけ° １′である制御信号Ｊ＝’ ００００１００
０’を生成し、仮数桁合わせシフタ１２，１３に入力す
る。そして、表３に従って仮数桁合わせシフタ１２で制
御信号Ｊ＝’ ００００１０００°により仮数部Ｎ、＝
’ ０１０１１０１１’ を５ビットシフト（右シフ
ト）した値Ｆ＝”００００００１０°を出力しておき、
同時に仮数桁合わせシフタ１３で制御信号Ｊ＝’ ００
００１０００’ により仮数部Ｎ２ ＝’ Ｏｆ １
００１１０°を３ビットシ、フト（右シフト）した値Ｇ
＝’ ００００１１００°を出力しておく。次に指数部
減算回路１１のキャリー出力を大小関係を示す信号■と
して用いると、指数部の減算結果Ｈが正であるからその
信号は°Ｏ°である。これは第１の浮動小数点データの
指数部Ｍ、が第２の浮動小数点データの指数部Ｍ２より
大きいこと（Ｍ １ ＞ Ｍ ２ ）を示している。よ
ってセレクタ１５により、小さな方のデータをシフトし
た仮数桁合わせシフタ１３の値Ｑ＝’ ００００１１０
０°が選択され、仮数部演算回路１６に入力される。大
きい方のデータはそのままセレクタ１４で仮数部Ｎ、＝
’ ０１０１１０１１°が選択され、仮数部演算回路１
６に入力される。
次に指数部の減算結果Ｈが負の場合を説明する。同様に
第１の浮動小数点データの指数部Ｍ１が°０１００°で
仮数部Ｎ、が°０１１００１１０’、第２の浮動小数点
データの指数部Ｍ２が°０１１１’で仮数部Ｎ２が０１
０１１０１１°であるとする。指数部減算回路１１に指
数部Ｍ、＝’ ０１００’を被減数、指数部Ｍ２ ＝’
ｏｔｔｔ°を減数として入力して減算を行い、その減算
結果Ｈ＝’１ｌＯ１°をデコーダ１７に入力する。この
デコーダ１７では入力された減算結果Ｈ＝’１ｌＯ１’
をデコードして仮数部のシフト１ｆを制御する１ビツト
だけ° ｌｏである制御信号Ｊ＝’ ００１０００００
°を生成し、仮数桁合わせシフタ１２．１３に入力する
。そして、表３に従って仮数桁合わせシフタ１２で上記
制御信号Ｊ＝’ ００１０００００″により仮数部Ｎ、
＝’ ０１１００１１０°を３ビットシフト（右シフ
ト）した値Ｆ＝’ ００００１１００°を出力しておき
、同時に仮数桁合わせシフタ１３で制御信号Ｊ＝’ ０
０１０００００°により仮数部Ｎ２＝’ ０１０１１０
１１’を５ビツト（右シフト）した値Ｇ＝’ ００００
００１０’を出力しておく。次に前述のように指数部減
算回路１１のキャリー出力を信号■として用いると、指
数部減算結果Ｈが負であるからその信号は° １°であ
る。これは第１の浮動小数点データの指数部Ｍ１が第２
の浮動小数点データの指数部Ｍ２より小さいこと（Ｍ＋
＜Ｍ２ ）を示している。よってセレクタ１４で小さ
い方のデータをシフトした仮数桁合わのせシフタ１２の
値Ｆ＝’ ００００１１００゛が選択され、仮数部演算
回路１６に入力される。大きい方のデータはそのままセ
レクタ１５で信号■＝′ １′により仮数部Ｎ２＝’０
１０１１０１１’が選択され、仮数部演算回路１６に入
力される。
第１の浮動小数点データの指数部Ｍ１が°０１００°で
仮数部Ｎ、が°０１１００１１０’、第２の浮動小数点
データの指数部Ｍ２が°０１１１’で仮数部Ｎ２が０１
０１１０１１°であるとする。指数部減算回路１１に指
数部Ｍ、＝’ ０１００’を被減数、指数部Ｍ２ ＝’
ｏｔｔｔ°を減数として入力して減算を行い、その減算
結果Ｈ＝’１ｌＯ１°をデコーダ１７に入力する。この
デコーダ１７では入力された減算結果Ｈ＝’１ｌＯ１’
をデコードして仮数部のシフト１ｆを制御する１ビツト
だけ° ｌｏである制御信号Ｊ＝’ ００１０００００
°を生成し、仮数桁合わせシフタ１２．１３に入力する
。そして、表３に従って仮数桁合わせシフタ１２で上記
制御信号Ｊ＝’ ００１０００００″により仮数部Ｎ、
＝’ ０１１００１１０°を３ビットシフト（右シフ
ト）した値Ｆ＝’ ００００１１００°を出力しておき
、同時に仮数桁合わせシフタ１３で制御信号Ｊ＝’ ０
０１０００００°により仮数部Ｎ２＝’ ０１０１１０
１１’を５ビツト（右シフト）した値Ｇ＝’ ００００
００１０’を出力しておく。次に前述のように指数部減
算回路１１のキャリー出力を信号■として用いると、指
数部減算結果Ｈが負であるからその信号は° １°であ
る。これは第１の浮動小数点データの指数部Ｍ１が第２
の浮動小数点データの指数部Ｍ２より小さいこと（Ｍ＋
＜Ｍ２ ）を示している。よってセレクタ１４で小さ
い方のデータをシフトした仮数桁合わのせシフタ１２の
値Ｆ＝’ ００００１１００゛が選択され、仮数部演算
回路１６に入力される。大きい方のデータはそのままセ
レクタ１５で信号■＝′ １′により仮数部Ｎ２＝’０
１０１１０１１’が選択され、仮数部演算回路１６に入
力される。
ここで、上記の例では第１の浮動小数点データー第２の
浮動小数点データの処理は８ビツト以上のシフトを必要
としたとき、セレクタ１４または１５より”０°を入力
する回路が必要となる。
浮動小数点データの処理は８ビツト以上のシフトを必要
としたとき、セレクタ１４または１５より”０°を入力
する回路が必要となる。
そして、指数部の大小を判断する信号■としては、キャ
リー信号ではなく他の指数部の大小関係を示す信号を用
いてもよい。
リー信号ではなく他の指数部の大小関係を示す信号を用
いてもよい。
また、この時、桁合わせを行うのに要する最長経路は第
３図のフローチャートで示す様に、指数部の減算、減算
結果のデコード、仮数桁合わせシフト、桁合わせシフト
していない仮数部と桁合わせシフトを行った仮数部の選
択の処理で決まり、処理時間が短縮される。
３図のフローチャートで示す様に、指数部の減算、減算
結果のデコード、仮数桁合わせシフト、桁合わせシフト
していない仮数部と桁合わせシフトを行った仮数部の選
択の処理で決まり、処理時間が短縮される。
（発明の効果）
以上説明したように、この発明によれば、指数部の減算
結果をデコードし、その減算結果を負数として制御信号
を用いて第１のデータの仮数部を入力して桁合わせを行
う′：１ＩＪ１のバレルシフタと、前記減算結果を正数
として制御信号を用いて第２のデータ仮数部を入力して
桁合わせを行う第２のバレルシフタを設け、また指数部
の大小関係を示す信号を用いて第１のデータの仮数部Ｎ
１と第１のバレルシフタの出力を選択する第１のセレク
タ及びその信号を用いて第２のデータの仮数部と第２バ
レルシフタの出力を選択する第２のセレクタを設けた構
成としたため、処理時間が短縮され、高速化を図ること
ができるという効果がある。即ち、従来例と遅延時間を
比較すると各処理過程化において、 イ）、デコーダ＝デコーダ ロ）、１段のセレクタ十指数部減算十 バレルシフタ バ）、０〈指数部比較回路 の対応関係があり、本発明の方が指数部の比較に要する
時間分高速化が図れる。
結果をデコードし、その減算結果を負数として制御信号
を用いて第１のデータの仮数部を入力して桁合わせを行
う′：１ＩＪ１のバレルシフタと、前記減算結果を正数
として制御信号を用いて第２のデータ仮数部を入力して
桁合わせを行う第２のバレルシフタを設け、また指数部
の大小関係を示す信号を用いて第１のデータの仮数部Ｎ
１と第１のバレルシフタの出力を選択する第１のセレク
タ及びその信号を用いて第２のデータの仮数部と第２バ
レルシフタの出力を選択する第２のセレクタを設けた構
成としたため、処理時間が短縮され、高速化を図ること
ができるという効果がある。即ち、従来例と遅延時間を
比較すると各処理過程化において、 イ）、デコーダ＝デコーダ ロ）、１段のセレクタ十指数部減算十 バレルシフタ バ）、０〈指数部比較回路 の対応関係があり、本発明の方が指数部の比較に要する
時間分高速化が図れる。
第１図はこの発明の一実施例を示す構成図、第２図は第
１図のデコーダから仮数桁合わせシフタへの制御信号の
結線構成を示す図、第３図は第１図の回路の処理過程を
示すフローチャート、第４図は従来の演算装置を示す構
成図、第５図は第４図の仮数桁合わせシフタの詳細図、
第６図はシフト処理の高速化を図った例を示す構成図、
第７図は第４図の回路の処理過程を示すフローチャート
である。 １１・−・−指数部減算回路 １４−一第１のセレクタ（選択回路） １５−一第２のセレクタ（選択回路） １６−−−−仮数部演算回路 １７−−デコーダ Ｎ、、Ｎ２−−−−一仮数部 Ｍ ＋ 、 Ｍ ２・・・・・・指数部Ｈ−−−−・制
御信号 ■・−・・・大小関係を示す信号 Ｊ・−・・・制御信号 なお、図中同一符号は同一または相当部分を示す。
１図のデコーダから仮数桁合わせシフタへの制御信号の
結線構成を示す図、第３図は第１図の回路の処理過程を
示すフローチャート、第４図は従来の演算装置を示す構
成図、第５図は第４図の仮数桁合わせシフタの詳細図、
第６図はシフト処理の高速化を図った例を示す構成図、
第７図は第４図の回路の処理過程を示すフローチャート
である。 １１・−・−指数部減算回路 １４−一第１のセレクタ（選択回路） １５−一第２のセレクタ（選択回路） １６−−−−仮数部演算回路 １７−−デコーダ Ｎ、、Ｎ２−−−−一仮数部 Ｍ ＋ 、 Ｍ ２・・・・・・指数部Ｈ−−−−・制
御信号 ■・−・・・大小関係を示す信号 Ｊ・−・・・制御信号 なお、図中同一符号は同一または相当部分を示す。
Claims (3)
- （１）仮数部と指数部より成る２進数の浮動小数点デー
タの加算、減算を行う演算装置に於て、第１の浮動小数
点データの指数部Ｍ１を被減数入力とし第２の浮動小数
点データの指数部Ｍ＿２を減数入力として２進数の減算
結果と指数部の大小関係を示す信号を出力する減算回路
と、この減算回路の減算結果を入力としてシフト量を制
御する制御信号を生成するデコーダと、前記減算回路の
減算結果を負数と仮定して前記デコーダからの制御信号
を用いて第１の浮動小数点データの仮数部Ｎ＿１を入力
して桁合わせを行うシフト可能な 第１のバレルシフタ及び前記減算回路の減算結果を正数
と仮定して前記制御信号を用いて第２の浮動小数点デー
タの仮数部Ｎ２を入力して桁合わせを行うシフト可能な
第２のバレルシフタと、前記減算回路からの大小関係を
示す信号を用いて第１の浮動小数点データの仮数部Ｎ１
と前記第１のバレルシフタの出力を選択する第１の選択
回路及び前記大小関係を示す信号を用いて第２の浮動小
数点データの仮数部Ｎ＿２と前記第２のバレルシフタの
出力を選択する第２の選択回路とを設けたことを特徴と
する演算装置。 - （２）減算回路は、浮動小数点データの指数部の基数が
２の場合にその減算結果が２の補数表示で出力され、デ
コーダからの制御信号が、第１のバレルシフタの０ビッ
トシフトする信号であれば第２のバレルシフタの０ビッ
トシフトする信号であり、第１のバレルシフタの１ビッ
トシフトする信号であれば第２のバレルシフタのＮ−１
ビットシフトする信号であり、第１のバレルシフタの２
ビットシフトする信号であれば第２のシフタのＮ−２ビ
ットシフトする信号であり、以降第１のバレルシフタｉ
ビットシフトする信号であれば第２のシフタのＮ−ｉビ
ットシフトする信号であるように結線されていることを
特徴とする特許請求の範囲第１項記載の演算装置。 - （３）演算回路は、浮動小数点データの指数部の基数が
１６の場合にその減算結果が２の補数表示で出力され、
デコーダからの制御信号が、第１のバレルシフタの０ビ
ットシフトする信号であれば第２のバレルシフタの０ビ
ットシフトする信号であり、第１のバレルシフタの４ビ
ットシフトする信号であれば第２のバレルシフタのＮ−
４ビットシフトする信号であり、第１のバレルシフタの
８ビットシフトする信号であれば第２のシフタのＮ−８
ビットシフトする信号であり、以降第１のバレルシフタ
の４×ｉビットシフトする信号であれば第２のシフタの
（Ｎ−４）×ｉビットシフトする信号であるように結線
されていることを特徴とする特許請求の範囲第１項記載
の演算装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62002269A JP2555577B2 (ja) | 1987-01-08 | 1987-01-08 | 演算装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62002269A JP2555577B2 (ja) | 1987-01-08 | 1987-01-08 | 演算装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63170733A true JPS63170733A (ja) | 1988-07-14 |
| JP2555577B2 JP2555577B2 (ja) | 1996-11-20 |
Family
ID=11524651
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62002269A Expired - Fee Related JP2555577B2 (ja) | 1987-01-08 | 1987-01-08 | 演算装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2555577B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0397736U (ja) * | 1990-01-24 | 1991-10-08 | ||
| JPH04296934A (ja) * | 1991-03-13 | 1992-10-21 | Mitsubishi Electric Corp | 浮動小数点表示データ加減算器 |
| US5282156A (en) * | 1991-01-31 | 1994-01-25 | Matsushita Electric Industrial Co., Ltd. | Leading one anticipator and floating point addition/subtraction apparatus employing same |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62221024A (ja) * | 1986-03-20 | 1987-09-29 | Nec Corp | 逆正規化回路 |
-
1987
- 1987-01-08 JP JP62002269A patent/JP2555577B2/ja not_active Expired - Fee Related
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62221024A (ja) * | 1986-03-20 | 1987-09-29 | Nec Corp | 逆正規化回路 |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0397736U (ja) * | 1990-01-24 | 1991-10-08 | ||
| US5282156A (en) * | 1991-01-31 | 1994-01-25 | Matsushita Electric Industrial Co., Ltd. | Leading one anticipator and floating point addition/subtraction apparatus employing same |
| JPH04296934A (ja) * | 1991-03-13 | 1992-10-21 | Mitsubishi Electric Corp | 浮動小数点表示データ加減算器 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2555577B2 (ja) | 1996-11-20 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
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