JPS63150737A - 誤り訂正符号装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は、誤り訂正符号装置に関するものである。

従来の技術 計算機システムのサブシステムである磁気ディスク装置
や通信装置でのデータのやりとりは、固定もしくは可変
長ビット長のデータ・ブロックと呼ばれる単位で行われ
る。データ・ブロック長は、方式により異なるが、数ビ
ットのケースから致方ビットのケースがある。このよう
な記憶もしくは通信装置にデータを送り出す時には、デ
ータ・ブロックに一定長の冗長ビットを付は加えて送り
出し、−何ら゛かの理由で発生した誤りに対し、これら
の装置からデータを受は取る際に、冗長ビットを利用し
て訂正回復する誤り訂正符号方式が従来から採用されて
いる。第１２図に示す゛ように、冗長ビットのことを検
査ビットと呼び、元々のデータのビットを情報ビットと
呼び、これらを合わせたものを符号と呼んでいる。

このような誤り訂正符号方式においては、第１３図に略
示するように、符号器２と復号器４とが使用されており
、符号器２は、例えば、計算機本体１からの情報ピッ）
ＩＢに基づき検査ビットを作り出し、その情報ピッ）Ｉ
Ｂに付加して符号Ｃとして、例えば、配憶装Ｗ３へ送る
ものであり、復号器４は、記憶装置３から符号Ｃを取り
出し、誤りがあればそれを訂正し、、検査ビットを取り
除いて、元の情報ピッ）ＩＢとして計算機本体１へもど
すものである。

従来、大部分の誤り訂正符号（１１！ｒｒｏｒ　Ｃｏｒ
ｒｅｃｔ−ｉｎｇ　Ｃｏｄｅ：　　Ｅ　ＣＣ）は、生成
多項式と呼ばれる弐〇（Ｘ）　　（例えば、Ｇ（Ｘ）＝
　１　＋Ｘ＋Ｘ’　　）　により、検査ビット及び誤り
訂正能力等が定まるものであった。そして、ディスク装
置、通信装置等では、エラーがランダムではなく、バー
スト状に現れるケースが多いから、バースト誤り訂正符
号が必要とされている。バースト誤り符号として使われ
るものには、ファイア（Ｆｉｒｅ）符号と、リードソロ
モン（Ｒｅｅｄ−Ｓｏ　ｌｏｍｏｎ）符号があり、ティ
スフ装置テハ、拡張ファイア符号である、いわゆる７バ
イト誤り訂正符号が従来使用されていた。

この従来ながらく使用されている７バイト誤り訂正符号
は、次のような生成多項式を使用するものであった。

Ｇ（Ｘ）　　＝　（Ｘ２２＋　１　”）　ＰＩ（Ｘ）　
ｐｚ（ｘ）　ＰＩ（Ｘ）ここで、 Ｐ、（Ｘ）＝　１　＋Ｘ＋Ｘ’　＋Ｘ７＋Ｘ目Ｐ２（Ｘ
）＝　１　＋Ｘ＋Ｘ２＋Ｘ’　＋Ｘ’　＋Ｘ’＋ｘ’　
＋ｘ’　＋ｘ’　＋ｘｓ　＋ｘ１０＋　Ｘ　ｌ　ｌ　＋
　Ｘ　ｌ　２ Ｐｉ（Ｘ）＝１＋Ｘ＋Ｘ’　　＋Ｘ’　　＋Ｘ’　　＋
Ｘ’＋　Ｘ、　ｌ　＋ そして、この７バイト誤り訂正符号方式による符号構成
は、検査ビット長＝５６ビツト、最大符号ビット長＝５
８５．４４２ビットであり、その誤り訂正能力は、任意
の位置に発生する１１ビツト以内の任意のバーストエラ
ーは全て訂正でき、１２ビツトから４５ビツトまでの任
意のバーストエラーの存在を検出できるが、そのエラー
の訂正はできない。

発明が解決しようとする問題点 ディスク装置のビット密度は、急激に高ま−ってきてお
り、従来の７バイト誤り訂正符号方式では、信頼性の確
保が難しくなってきている。最近では、訂正能力は、１
６〜１８ビット程度まで、検出能力は、８０〜９０ビッ
ト程度まで高める必要がでてきている。一方、装置のデ
ータ転送スピードも上がってきており、符号器、復号器
には、高い応答スピードが要求されてきている。

一般的に、訂正及び検出能力を高めると回路は大規模且
つ複雑になり“、必然的に応答は、遅くなってしまい、
又回路の誤動作、故障の確率も高くなってしまう。従っ
て、本発明の目的は１．従来の７バイト誤り訂正符号方
式よりも高い誤り訂正、誤り検出能力をもち、かつ速い
応答スピードで、より単純な回路構成の誤り訂正符号装
置を提供することである。

問題点を解消するための手段 本発明に一つの特徴による誤り訂正符号装置は、生成多
項式として、 Ｇ（Ｘ）　　”　（Ｘ”＋　１　）　Ｐ、（Ｘ）　Ｐ２
（Ｘ）　Ｐ３（Ｘ）ここで、 ＰＩ（Ｘ）　”　１　＋　Ｘ’　＋　Ｘ１８Ｐ２（Ｘ）
＝ｌ＋Ｘ＋Ｘ２＋Ｘ３＋Ｘ’　　＋Ｘ’−Ｉ−Ｘ’　十
Ｘ’　＋　Ｘ’　＋　Ｘ９＋　Ｘ”＋Ｘ口＋Ｘ　ｌ　２
よＸ”＋Ｘ口＋Ｘ　Ｉ　Ｓ＋　Ｘ　ｌ　６　＋　Ｘ　’
＋　１　＋　Ｘ　＋　８Ｐ３（Ｘ）　＝　ｌ　＋　Ｘ５
＋　Ｘ”−ＬＸ”　＋　Ｘ”を使用し、前記（Ｘ５６＋
１）を処理するためのエラーパターンレジスタと、前記
Ｐ　、　（Ｘ）を処理するための第１のレジスタと、前
記Ｐ　２　（Ｘ）を処理するための第２のレジスタと、
前記Ｐ　３　（Ｘ）を処理するための第３のレジスタと
を備えている。

本発明の別の特徴による誤り訂正符号装置は、生成多項
式として、 Ｃ，（Ｘ）　　＝　（Ｘ”＋　１　）　Ｐ、（Ｘ）　Ｐ
２（Ｘ）　Ｐ３（Ｘ）ここで、 Ｐ　１（Ｘ）　＝　１　＋Ｘ’　＋　Ｘ”Ｐ２（Ｘ）＝
　１−ｔ−ｘ＋ｘ２＋Ｘ’　＋Ｘ’　＋Ｘ’＋　Ｘ’　
　＋　Ｘ’　　＋　Ｘ’　　＋　Ｘｅ　＋　Ｘ”＋Ｘ口
＋Ｘ”＋Ｘ”＋Ｘ口＋Ｘ　Ｉ　５＋　Ｘ　ｌ　１＋　＋
　Ｘ　ｌ　１　千Ｘｌ　ＢＦ２（Ｘ）＝　１　＋　Ｘ５
　＋　Ｘ”　＋　Ｘ”　＋　Ｘ”を使用し、前記（Ｘ”
＋１）を処理するためのエラーパターンレジスタと、前
記Ｐ　、　（Ｘ）を処理するための第１のレジスタと、
前記Ｐ　、　（Ｘ）を処理するための第２のレジスタと
、前記Ｐ　３　（Ｘ）を処理するための第３のレジスタ
と、前記各レジスタを４又は８ビツトパラレル構成とす
るための手段とを備えている。

実施例 次に、添付図面の第１図から第１１図に基づいて、本発
明の実施例について本発明をより詳細に説明する。

本発明者等は、従来の７バイト誤り訂正符号方式よりも
高い誤り訂正、誤り検出能力をもち、かつ速い応答スピ
ードで、より単純な回路構成の誤り訂正符号方式に適し
た生成多項式を見つけ出すために、次のような考察を行
った。

拡張ファイア符号の生成多項式としてのＧ（Ｘ）　＝　
（Ｘｃ工１　）　Ｐ、（Ｘ）　Ｐ２（Ｘ）　Ｐ３（Ｘ）
が１６ビツト以上の誤り訂正能力をもつための数学的条
件は以下の通りである。

（イ）Ｐ、（Ｘ）、　Ｐ２（Ｘ）、　Ｐ３（Ｘ）は既約
多項式である。

（０）　　Ｐ、（Ｘ）　、　Ｐ２（Ｘ）　、　Ｐａ（Ｘ
）ノ周期を、ｅｌ　％ｅ２　、ｅ３　　とすると、ＣＳ
’ｅｌ　　、ｅ２　、ｅ３　　は互いに素である。

（／１）　　Ｐｌ（Ｘ）　、　Ｐ２（Ｘ）　、　Ｐ３（
Ｘ）　ノ次数（式の最高次数）は、１６以上でなければ
ならない。

（ニ）　　ＣＸｅ、　　Ｘｅ＝　　Ｘｅ３　≧４８０，
０００（ディスクの１トラツクのビット長） さらに、回路の単純さの要求から出てくる条件として以
下のものがある。

（ホ）　　Ｃ，ｅ、、　２、ｅ３及びｐ　＋　（ｘ）、
Ｐ２（Ｘ）、Ｐ３（Ｘ）の次数はなるべく小さく且つ平
均化されていること。

（・、）各Ｐ　ｌ　（Ｘ）、Ｐ　２（Ｘ）、Ｐ３（Ｘ）
（７）項数はなルヘく少ないこと。

一方、誤り訂正符号装置をより高速化するためには、デ
ータの送りを４又は８ビツトパラレル構成とすることが
好ましく、前記（イ）から（へ）の条件を全て満たし且
つパラレル化した時の回路構成の単純化の容易さを満た
す誤り訂正符号のための生成多項式を種々検討した結果
、本発明者等は、次の生成多項式が最も適したものであ
ることを確認した。

Ｇ（Ｘ）　　＝　（Ｘ”−！−１）　Ｐ、（Ｘ）　Ｐ２
（Ｘ）　ＰＩ（Ｘ）ここで、 ＰＩ（Ｘ）　＝　１　＋　Ｘｅ　÷Ｘ　ｌ　８Ｐ２（Ｘ
）＝　１＋ｘ＋ｘ”　”、　Ｘ３＝Ｘ”　Ｘ’Ｑ　Ｘｅ
　〒Ｘ７　＋　Ｘｅ　　−Ｘｅ　　＝　ｘｌＯ１０＋Ｘ
　ｌすＸ　Ｉ　２４．　Ｘ　ｌ　３１Ｘ　＋　４　、　
Ｘロ＋Ｘ１６＋Ｘ”＋Ｘ” Ｐ　３（Ｘ）　＝１　＋Ｘ’　　＋　Ｘ　”　＋　Ｘ　
１５＋Ｘ”この生成多項式による誤り訂正符号は、従来
の７バイト誤り訂正符号に対比して、１４バイト誤り訂
正符号と称してよいもので、符号構成は、以下の通りと
なる。

検査ビット長＝１１２ビット 最大符号ビット長＝７１８．２００ビツトそして、後述
することから明らかなように、この１４バイト誤り訂正
符号による誤り訂正能力は、任意の位置に発生する１８
ビツト以内の任意のバーストエラーを全て訂正すること
ができ、また、誤り検出能力は、１９ビツトから９４ピ
ツトまでの任意のバーストエラーを１００％誤り検出で
き、９５ビツト以上のバーストエラーで検出できない確
率は１０−”　以下である。

第１図は、本発明の一実施例としての１４バイト誤り訂
正符号装置の構成を示す概略ブロック図である。この実
施例の装置は、前述の生成多項式における（Ｘ”＋１）
を処理するためのエラーパターンレジスタ（ＰＯレジス
タ）１０と、Ｐ　、　（ｘ）を処理するための第１のレ
ジスタ（Ｐｉレジスタ）２０と、Ｐ２（Ｘ）を処理する
ための第２のレジスタ（Ｐ２レジスタ）３０と、Ｐ　ｓ
　（Ｘ）　’を処理スルタメの第３のレジスタ（Ｐ３レ
ジスタ）４０と、これろ各レジスタを４又は８ビツトパ
ラレル構成とするためのルックアヘッドロジック回路１
１．２１．３１．４１．５０と、この装置の作動を符号
回路の作動と、復号回路の作動とに切り換えるための制
御回路７０、及びゲート２７と、０テスト／力ウンター
回路１５と、比較器／カウンター２５．３５．４５と、
エラー位置を求めるためのＲＯＭ６０とを備えている。

このような１４バイト誤り訂正符号装置の動作について
以下説明する。

先ず、符号化のための動作゛について説明するに、第１
図において制御回路７０からライト信号がレジスタ１Ｏ
１２０，３０，４０に印加されると、この１４バイト誤
り訂正符号装置は、符号回路の動作をする状態となる。

この符号化の動作の説明を分かり易くするため、第１図
の誤り訂正符号装置の回路構成のうちこのようなそ骨化
の動作に必要な部分の回路構成を第２図に示している。

ライト信号の印加後、データの情報ビットがルックアヘ
ッドロジック回路５０を介して各レジスタ１０．２０．
３０．４０へ順次入力される。このルックアヘッドロジ
ック回路５０は、各レジスタを４又は８ピツトハラレル
構成とするためのものであり、この詳細については、後
述することにする。従って、各レジスタをシリアル構成
とする場合には、このルックアヘッドロジック回路５０
は、省略することができる。この符号化のための動作の
説明を簡単なものとするため、シリアル構成の符号回路
について説明することにする。

第４図は、シリアル構成にした場合の符号回路の構成を
示している。初期状態においては、各レジスタのすべて
の桁は、０状態にある。ライト信号の印加時には、第４
図に示されるように、ライン５１かろ排他的オア回路５
２を介して、データの情報ビットが、順次各レジスタの
矢印を付した桁に人力される。各レジスタ１０．２０．
３０．４０の矢印を付した桁（桁位置は、その矢印の下
に付した番号にて示されている）は、前述の生成多項式
である（　Ｘ”　＋　１　）　ＰＩ（Ｘ）　Ｐ２（Ｘ）
　Ｐ３（Ｘ）　ヲ展開したときの各次数に対応しており
、この各桁においては各情報ビットは、排他的オアの論
理演算にて人力記録されるようになっている。各レジス
タは、循環帰還シフトレジスタの構成となっており、Ｐ
Ｏレジスタ１０の出力は、参照符号へにて示すように、
排他的オア回路５２の一方の入力に加えられるようにな
っている。このように、情報ビットをＰＯレジスタ１０
、Ｐルジスタ２０、Ｐ２レジスタ３０、Ｐ３レジスタ４
０へ順次入力し最後の情報ビットを入力したとき、各レ
ジスタの状態を検査ビットとしてその情報ビットに加え
て、符号とする。この生成された検査ビットは、制御回
路７０からライトＥＣＣ信号がレジスタ１Ｏ１２０，３
０，４０およびゲート２７へ印加するとき、ゲート２７
の出力として得られる（第２図参照〉。

第５図は、第４図の符号回路を４ビツトパラレル構成と
するためのルックアヘッドロジック回路５０の原理を示
す図であり、第６図は、第５図のルックアヘッドロジッ
ク回路の原理を利用して第４図の符号回路を４ピツトパ
ラレル構成とした場合の回路構成を示している。第７図
は、第４図の符号回路を８ビツトパラレル構成とするた
めのルツクアヘッドロジック回路５０の原理を示す図で
あり、第８図は、第７図のルックアヘッドロジック回路
の原理を利用して第４図の符号回路を８ビツトパラレル
構成とした場合の回路構成を示している。これらルック
アヘッドロジック回路の原理については、当業者にはよ
く知られた原理であるので、これ以上詳述しない。

次に、このような１４バイト誤り訂正符号装置の復号化
のための動作について説明するに、第１図において制御
回路７０からリード信号が各レジスタ１０．２０．３０
．４０に印加されると、この１４バイト誤り訂正符号装
置は、復号回路の動作をする状態となる。この復号化の
動作の説明を分かり易くするため、第１図の誤り訂正符
号装置の回路構成のうちこのような復号化の動作に必要
な部分の回路構成を第３図に示している。リード信号の
印加後、符号データの各ビットは、ＰＯレジスタ１０、
Ｐルジスタ２０、Ｐ２レジスタ３０、Ｐ３レジスタ４０
の各々に人力され、各ルックアヘッドロジック回路１１
．２１．３１．４１を介して循環帰還シフトしながら各
レジスタの値を変えていく。これらのルックアヘッドロ
ジック回路１１．２１．３１．４１は、各レジスタを４
又は８ビツトパラレル構成とするためのものであり、こ
の詳細については、後述することにする。

従って、各レジスタをシリアル構成とする場合には、こ
れらのルックアヘッドロジック回路は、省略することが
できる。この復号化のための動作の説明を簡単なものと
するため、シリアル構成の復号回路について説明するこ
とにする。

第９図は、シリアル構成にした場合の復号回路における
ＰＯレジスタ１０、ＰＬレジスタ２０、Ｐ２レジスタ３
０、Ｐ３レジスタ４０の構成を示している。初期状態に
おいては、各レジスタのすべての桁は、０状態にある。

リード信号の印加時には、第９図に示されるように、ラ
イン５３から排他的オア回路５３Ａを介してＰＯレジス
タ１０へ、ライン５４から排他的オア回路５４Ａを介し
てＰルジスタ２０へ、ライン５５から排他的オア回路５
５Ａを介してＰ２レジスタ３０へ、ライン５６から排他
的オア回路５６Ａを介してＰ３レジスタ４０へ、符号デ
ータの各ビットが人力される。各レジスタ１０．２０．
３０．４０の矢印を付した桁（桁位置は、その矢印の下
に付した番号にて示されている）は、前述の生成多項式
における（Ｘ”＋１）、（１＋Ｘ’　＋Ｘ＋８）、（１
＋ＸｔＸ２−４−Ｘ’　　＋Ｘ’　　＋　Ｘ５　＋Ｘ’
　　＋ｘ）　＋　Ｘ８　＋Ｘ９　　＋　　ＸＩＯ４Ｘｌ
ｌ　−１−Ｘ１２　＋　　ＸＩコ＋　Ｘ１＋　ＸＩｓ＋
Ｘ　ｌ　６二Ｘ　ｌ　１　＋　Ｘｌ　８　）、（１＋Ｘ
’　＋Ｘ”＋Ｘ′５＋Ｘ２°）のそれぞれの各次数に対
応しており、この各桁において各ビットは、排他的オア
の論理演算にて人力記録されるようになっている。各レ
ジスタは、循環帰還シフトレジスタの構成となっており
、各レジスタの最高次数の値は、各排他的オア回路５３
Ａ、５４Ａ、５５Ａ、５６Δの一方の人力に加えられる
ようになっている。このように、符号データの各ビット
をＰＯレジスタ１０、Ｐルジスタ２０、Ｐ２レジスタ３
０、Ｐ３レジスタ４０へ人力していくと、そのデータに
エラーのない場合には、データを全て読み込んだ後の４
つのレジスタの値はすべて０となる。エラーが存在する
場合は、全てのレジスタ又は一部のレジスタが０になら
なくなる。極く希にエラーがあるにもかかわらず、全レ
ジスタが０になってしまうが、この確率は約２−１１２
と極めて少ない。

符号データを全て読み込んだ後、４つのレジスタ１０．
２０．３０．４０の一部のレジスタの筐が０で、一部の
レジスタの値が０でない場合は誤り検出動作が行われ、
全てのレジスタが０でない場合は以下のような誤り訂正
動作又は誤り検出動作が行われる。

先ず、制御回路７０からコレクション信号が各レジスタ
１０．２０．３０．４０に印加され、ライン５３．５４
．５５．５６からの符号データビットの人力を禁止する
。この状態において、エラーパターンレジスタであるＰ
Ｏレジスク１０を、上位３８ビツト（ビット１８〜ビツ
ト５５）が全て０になるまで、循環帰還シフトを行う、
、ＰＯレジスタ１０の周期Ｃまでこのシフトを繰り返し
ても上位３８ビツトが０にならない場合は、誤り検出動
性が行われる。ＰＯレジスタ１０の上位３８ビツトが全
て０になった場合は、次に、エラーパターン位置を求め
るためＰｌレジスタ２０、Ｐ２レジスタ３０、Ｐ３レジ
スタ４０の下位１８ビツトがＰＯレジスタ１０の下位１
８ビツトに一致するまで循環帰還シフトを行なわれる。

この循環帰還シフトの回数が各々のレジスタ２０．３０
．４０の周期ｅｌ　％　ｅ２　、ｅ３　を越えても一致
しない場合は誤り訂正動作が行われる。

誤り検出動作）ネ単に誤りの存在を知らせるだけである
。誤り訂正動作においては、ＰＯレジスタ１０のシフト
回数は、０テスト／力ウンター回路１５にて計数され、
Ｐｌレジスタ２０のシフト回数は、比較器／カウンター
２５で計数され、Ｐ２レジスタ３０のシフト回数は、比
較器／カウンター３５で計数され、Ｐ３レジスタ４０の
シフト回数は、比較器／カウンター４５とで計数される
。

このように計数されたＰＯレジスタ１０のシフト回数を
ｎｏ　、　Ｐ　ｌレジスタ２０のシフト回数をｎｌ、Ｐ
２レジスタ３０のシフト回数をｎ２、Ｐ３レジスタ４０
のシフト回数をｎ３　　とすると、エラーパターンの位
置は、次のような中国剰余定理によってＲＯＭ６０にて
求められる。

Ａｎ　ｎｏ　＋　Ａｌｎｒ　＋　Ａ２　十Ａ３　ｎ３こ
こで、八〇〜Ａ、は、中国剰余定理により定まる定数で
ある。ここでエラーパターンはＰＯレジスタの下位１８
ビツトに現れる。

エラーパターン長が１８ビツト以内の場合、この復号回
路が誤り訂正動作することは数学的に照明されている。

即ち、ＰＯレジスタの下位１８ビツトにエラーパターン
が現れ、中国剰余定理によりエラー位置が求まる。

第１０図は、第９図の復号回路を４ビツトパラレル構成
とするためのルックアヘッドロジック回路１１．２１．
３１．４１の詳細を示しており、第１１図は、第９図の
復号回路を８ビツトパラレル構成とするためのルックア
ヘッドロジック回路１１．２１．３１．４１の詳細を示
している。これらルックアヘッドロジック回路の原理に
ついては、当業者にはよく知られた原理であるので、こ
れ以上詳述しない。

発明の効果 前述したように、本発明の誤り訂正符号装置によれば、
任意の位置に発生する１８ビツト以内の任意のバースト
エラーを全て訂正することができ、１９ビツトから９４
ピツトまでの任意のバーストエラーを１００％誤り検出
することができ、従来の装置よりも高い誤り訂正、誤り
検出能力を発揮することができる。

本発明の誤り訂正符号装置においては、符号回路動作に
おける各レジスタと、復号回路動作における各レジスタ
とは、主にフィードバック位置の違いだけであるから、
前述の実施例の如く、制御信号により各レジスタにおけ
るフィードバック位置の切り換えを行うことにより、１
１２個のフリップ・フロップを共通に使うことが可能と
なり、誤り訂正符号装置全体の回路規模を大幅に削減で
きる。

一方、誤り訂正符号装置を高速でデータ処理する装置に
応用した場合、符号回路動作、復号回路動作共にシリア
ル回路構成ではタイミングマージン（各レジスタを構成
するフリップ・７０ツブ半導体素子の応答遅延と人力速
度との差）が極めて厳しくなり、誤動作の危険が増すが
、本発明の誤り訂正符号装置の構成では、極めて簡単な
構成にて４又は８ビツトパラレル化を容易に行えるので
高速装置への適用が可能である。

【図面の簡単な説明】

第１図は、本発明の一実施例としての１４バイト誤り訂
正符号装置の構成を示す概略ブロック図、第２図は、第
１図の誤り訂正符号装置の回路構成のうち符号回路の動
作に必要な部分の回路構成を示す図、第３図は、第１図
の誤り訂正符号装置の回路構成のうち復号回路の動作に
必要な部分の回路構成を示す図、第４図は、シリアル構
成にした場合の符号回路の構成を示す図、第５図は、第
４図の符号回路を４ビツトパラレル構成とするためのル
ックアヘッドロジック回路の原理を示す図、第６図は、
第５図のルックアヘッドロジック回路の原理を利用して
第４図の符号回路を４ビットパラレル構成とした場合の
回路構成を示す図、第７図は、第４図の符号回路を８ビ
ツトパラレル構成とするためのルックアヘッドロジック
回路の原理を示す図、第８図は、第７図のルックアヘッ
ドロジック回路の原理を利用して第４図の符号回路を８
ビツトパラレル構成とした場合の回路構成を示す図、第
９図は、第３図の復号回路のシリアル構成にした場合に
おけるＰＯレジスタ、Ｐルジスタ、Ｐ２レジスタ、Ｐ３
レジスタの構成を示す図、第１０図は、第９図の復号回
路を４ビツトパラレル構成とするためのルックアヘッド
ロジック回路の詳細を示す図、第１１図は、第９図の復
号回路を８ビツトパラレル構成とするためのルックアヘ
ッドロジック回路の詳細を示す図、第１２図は、情報ビ
ットと検査ビットと符号との関係を説明するための図、
第１３図は、誤り訂正符号方式を説明するための図であ
る。 １０・・・・・・エラーパターンレジスタ（ＰＯレジス
タ）、２１・・・・・・第１のレジスタ（ＰＬレジスタ
）、３０・・・・・・第２のレジスタ（Ｐ２レジスタ）
、４０・・・・・・第３のレジスタ（Ｐ３レジスタ）、
１１．２１．３１．４１．５０・・・・・・ルックアヘ
ッドロジック回路 １５・・・・・・０テスト／力ウンター回路、２５．３
５．４５・・・・・・比較器／カウンター、６０・・・
・・・エラー位置を求めるＲＯＭ。 ７０・・・・・・制御回路。

Claims (2)

【特許請求の範囲】
1. （１）生成多項式として、 Ｇ（Ｘ）＝（Ｘ＾５＾６＋１）Ｐ＿１（Ｘ）Ｐ＿２（Ｘ
   ）Ｐ＿３（Ｘ）ここで、 Ｐ＿１（Ｘ）＝１＋Ｘ＾９＋Ｘ＾１＾８ Ｐ＿２（Ｘ）＝１＋Ｘ＋Ｘ＾２＋Ｘ＾３＋Ｘ＾４＋Ｘ＾
   ５＋Ｘ＾６＋Ｘ＾７＋Ｘ＾８＋Ｘ＾９＋Ｘ＾１＾０＋Ｘ
   ＾１＾１＋Ｘ＾１＾２＋Ｘ＾１＾３＋Ｘ＾１＾４＋Ｘ＾
   １＾５＋Ｘ＾１＾６＋Ｘ＾１＾７＋Ｘ＾１＾８ Ｐ＿３（Ｘ）＝１＋Ｘ＾５＋Ｘ＾１＾０＋Ｘ＾１＾５＋
   Ｘ＾２＾０を使用する誤り訂正符号装置であって、前記
   （Ｘ＾５＾６＋１）を処理するためのエラーパターンレ
   ジスタと、前記Ｐ＿１（Ｘ）を処理するための第１のレ
   ジスタと、前記Ｐ＿２（Ｘ）を処理するための第２のレ
   ジスタと、前記Ｐ＿３（Ｘ）を処理するための第３のレ
   ジスタとを備えることを特徴とする誤り訂正符号装置。
2. （２）生成多項式として、 Ｇ（Ｘ）＝（Ｘ＾５＾６＋１）Ｐ＿１（Ｘ）Ｐ＿２（Ｘ
   ）Ｐ＿３（Ｘ）ここで、 Ｐ＿１（Ｘ）＝１＋Ｘ＾９＋Ｘ＾１＾８ Ｐ＿２（Ｘ）＝１＋Ｘ＋Ｘ＾２＋Ｘ＾３＋Ｘ＾４＋Ｘ＾
   ５＋Ｘ＾６＋Ｘ＾７＋Ｘ＾８＋Ｘ＾９＋Ｘ＾１＾０＋Ｘ
   ＾１＾１＋Ｘ＾１＾２＋Ｘ＾１＾３＋Ｘ＾１＾４＋Ｘ＾
   １＾５＋Ｘ＾１＾６＋Ｘ＾１＾７＋Ｘ＾１＾８ Ｐ＿３（Ｘ）１＋Ｘ＾５＋Ｘ＾１＾０＋Ｘ＾１＾５＋Ｘ
   ＾２＾０を使用する誤り訂正符号装置であって、前記（
   Ｘ＾５＾６＋１）を処理するためのエラーパターンレジ
   スタと、前記Ｐ＿１（Ｘ）を処理するための第１のレジ
   スタと、前記Ｐ＿２（Ｘ）を処理するための第２のレジ
   スタと、前記Ｐ＿３（Ｘ）を処理するための第３のレジ
   スタと、前記各レジスタを４又は８ビットパラレル構成
   とするための手段とを備えることを特徴とする誤り訂正
   符号装置。