JPS63133570A - Manufacture of hot-electron transistor - Google Patents
Manufacture of hot-electron transistorInfo
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Abstract
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、ホットエレクトロン・トランジスタの製法に
関する。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to a method for manufacturing hot electron transistors.
本発明は、ホットエレクトロン・トランジスタの製法で
あり、エミッタ領域の側面と上面を絶縁層で被覆した後
、絶縁層で被覆されていないエミッタバリア層上に選択
エピタキシャル成長でベース電極取出し部を形成するこ
とにより、外部ベース領域の線路抵抗を小さくすること
ができるようにしたものである。The present invention is a method for manufacturing a hot electron transistor, in which the side and top surfaces of the emitter region are coated with an insulating layer, and then a base electrode extraction portion is formed by selective epitaxial growth on the emitter barrier layer that is not covered with the insulating layer. This makes it possible to reduce the line resistance in the external base region.
第２図に従来のメサ型ホットエレクトロン・トランジス
タの断面構造を示す。このホットエレクトロン・トラン
ジスタ（６）は、ｎ１形ＧａＡｓコレクタ領域（１）上
にｌ形Ａｊ！ ＧａＡｓコレクタバリア領域（２）及び
ｎ＋形ＧａＡｓベース領域（３）が順次形成され、さら
にベース領域（３）の所要領域上にｉ形Ａｎ ＧａＡｓ
エミッタバリア領域（４）及びｎ＋形ＧａＡｓエミッタ
領域（５）が順次形成されて成る。そしてエミッタ領域
（５）上にエミッタ電極（７）が形成され、エミッタ電
極（７）の下の真性領域（１０）より外部に延長した外
部ベース領域（３ａ）上にベース電極（８）が形成され
、さらにコレクタ領域（１）上にコレクタ電極（９）が
形成されている。FIG. 2 shows the cross-sectional structure of a conventional mesa-type hot electron transistor. This hot electron transistor (6) has an l-type Aj! on an n1-type GaAs collector region (1). A GaAs collector barrier region (2) and an n+ type GaAs base region (3) are sequentially formed, and further an i-type An GaAs layer is formed on a required region of the base region (3).
An emitter barrier region (4) and an n+ type GaAs emitter region (5) are sequentially formed. An emitter electrode (7) is formed on the emitter region (5), and a base electrode (8) is formed on the extrinsic base region (3a) extending outward from the intrinsic region (10) under the emitter electrode (7). Furthermore, a collector electrode (9) is formed on the collector region (1).
ホットエレクトロン・トランジスタ（６）の場合、ベー
ス領域（３）の厚さは数百人と非常に薄いので、移動度
の高い電子をキャリアとして用いても、ベース抵抗はあ
まり小さくならないという問題点がある。そこで、この
ような問題点を改善するためには、外部ベース領域（３
ａ）の線路抵抗をできるだけ小さくする必要があるが、
従来これを実現するための製法は未だ提案されていなか
った。In the case of the hot electron transistor (6), the thickness of the base region (3) is extremely thin, measuring several hundreds, so even if high-mobility electrons are used as carriers, the base resistance does not become much smaller. be. Therefore, in order to improve these problems, the external base area (3
It is necessary to reduce the line resistance in a) as much as possible,
Until now, no manufacturing method has been proposed to achieve this.
本発明は、上述の点に鑑みて、外部ベース領域の線路抵
抗を小さくすることができるホットエレクトロン・トラ
ンジスタの製法を提供するものである。In view of the above-mentioned points, the present invention provides a method for manufacturing a hot electron transistor that can reduce the line resistance of the external base region.
本発明は、基板（１１）上にコレクタｍ（１２）、コレ
クタバリア層（１３）、ベース層（１４） 、エミッタ
バリア層（１５）及びエミッタ領域（１６）が形成され
て成るホットエレクトロン・トランジスタ（２４）の製
法において、エミッタ領域（１６）の側面と上面を絶縁
層（１７）で被覆する工程と、絶縁！（１７）で被覆さ
れていないエミッタバリア層（１５）上に選択エピタキ
シャル成長でベース電極取出し部（１９）を形成する工
程を有する。The present invention provides a hot electron transistor in which a collector m (12), a collector barrier layer (13), a base layer (14), an emitter barrier layer (15), and an emitter region (16) are formed on a substrate (11). In the manufacturing method of (24), the step of covering the side and top surfaces of the emitter region (16) with an insulating layer (17) and the step of insulating! The method includes a step of forming a base electrode lead-out portion (19) by selective epitaxial growth on the emitter barrier layer (15) not covered with (17).
エミッタ領域（１６）の側面を被覆する絶縁層（１７）
は、エミッタ領域（１６）上のみに絶縁層（１７）を形
成した後、更に全面に絶縁層（１７）を形成し、全面に
ＲＩＥ （反応性イオンエツチング）を施してエミッ
タ領域（１６）の側面にサイドウオール（１７ａ）を残
すことにより形成することができる。An insulating layer (17) covering the sides of the emitter region (16)
After forming an insulating layer (17) only on the emitter region (16), an insulating layer (17) is further formed on the entire surface, and RIE (reactive ion etching) is performed on the entire surface to form the emitter region (16). It can be formed by leaving sidewalls (17a) on the sides.
ベース電極取出し部（１９）形成のための選択エピタキ
シャル成長の際、絶縁層（１７）がマスクとなり、工夫
ツタバリア層（１５）上においてはこのサイドウオール
（１７ａ）によってエミッタ領域（１６）とベース電極
取出し部（１９）との間の距離が規制されるため、エミ
ッタ領域（１６）に近い位置にベース電極取出し部（１
９）を形成することが可能になる。従ってこれにより、
外部ベース領域（１８）の線路抵抗の低減化を図ること
ができる。During selective epitaxial growth to form the base electrode extraction portion (19), the insulating layer (17) serves as a mask, and on the ivy barrier layer (15), this sidewall (17a) allows the emitter region (16) and the base electrode extraction to be formed. Since the distance between the base electrode extraction portion (19) and the emitter region (16) is restricted, the base electrode extraction portion (19) is located close to the emitter region (16).
9). Therefore, with this,
The line resistance of the external base region (18) can be reduced.
（実施例〕 図面を参照して本発明の１実施例を説明する。(Example〕 One embodiment of the present invention will be described with reference to the drawings.
先ず第１図Ａに示すように、半絶縁性ＧａＡｓ基板（１
１）上にＭＯＣＶＤ （有機金属化学気相成長）法でコ
レクタ）ｉ！１ｌ（１２）となるｎ” ＧａＡｓ層（厚
さ０．８ｐ ｍ、ｎ−５Ｘ１０”ｃａ−３） （１２
ａ ） 、コレ’）タハ’５７Ｔｆ１（１３）となるｌ
形＾１ ｘ Ｇａｔ−ｘＡｓ層（Ｘ−”０．３、厚さ０
．３ｐ輪、不純物はドープせず）（１３ａ）、ベース層
（１４）となるｎ”ＧａＡｓ層（厚さ０．０５ｕ ｖａ
、ｎｍ１Ｏ”ｃｍ−３） （１４ａ ） 、エミッタ
バリア層（１５）となるｌ形ＡＮ ｘ Ｇａｔ−ｘＡｓ
層（ｘ−０，３，厚さ０．０２μ餉）（１５）及びエミ
ッタ領域（１６） となるｎ“ＧａＡｓ層（厚さ０．２
５／ｊ ＩＩ、ｎｍ ２ Ｘ ＩＱ”ｃｍ−’ ）
（１６ａ ）を順次形成した後、この上に更に厚さ約１
μ戴の８ｔｈ８Ｎ４層（１７）を形成する。First, as shown in FIG. 1A, a semi-insulating GaAs substrate (1
1) Collector) i! using MOCVD (metal organic chemical vapor deposition) method 1l(12) n" GaAs layer (thickness 0.8pm, n-5X10"ca-3) (12
a) , Kore') Taha'57Tf1(13)
Shape^1 x Gat-xAs layer (X-”0.3, thickness 0
．． 3p ring, no impurity doped) (13a), n'' GaAs layer (thickness 0.05u va) serving as the base layer (14).
, nm1O"cm-3) (14a), l-type AN x Gat-xAs which becomes the emitter barrier layer (15)
layer (x-0,3, thickness 0.02μ) (15) and emitter region (16).
5/j II, nm2XIQ"cm-')
After sequentially forming (16a), a further thickness of approximately 1
An 8th8N4 layer (17) of μ is formed.
次に第１図Ｂに示すように、エミッタ領域（１６）に対
応する５ｉａＮ４層（１７）上に形成したレジストをマ
スクとしてｎ”ＧａＡｓ層（１６ａ）ｆエツチングする
ことにより、エミッタ領域（１６）を形部した後、全面
に厚さ０．２５μ−の５ｉａＮ４層（１７）を形成する
。Next, as shown in FIG. 1B, by etching the n'' GaAs layer (16a) using the resist formed on the 5iaN4 layer (17) corresponding to the emitter region (16) as a mask, the emitter region (16) is etched. After shaping, a 5iaN4 layer (17) with a thickness of 0.25 μm is formed on the entire surface.
次に第１図Ｃに示すように、ＲＩＥ （反応性イオン
エツチング）を施してサイドウオール（１７ａ ）を形
成することによりエミッタ領域（１６）の側面と上面を
Ｓｉ３Ｎ４ｍ （１７） テ被覆した後、Ｍ ｇ４−を
コレクタ層（１２）となるｎ”ＧａＡｓ層（１２ａ）と
コレクタバリア層（１３）となるｌ形＾ｌ・ｘＧａｌ−
ｘＡｓ層（１３ａ）の界面に１０”３−３程度の濃度で
イオン注入し、更にＳｉ＋をエミッタバリアＭ（１５）
となるｉ形ＡａＧａＡｓ層（１５ａ ）にイオン注入す
る。このＭｇ＋のイオン注入は、外部ベース領域（１８
）直下のコレクタバリア層（１３）をベース＃（１４）
及びコレクタ層（１２）の導電形とは反対の導電形（ｐ
形）とすることによって、外部ベース領域（１８）直下
のコレクタ耐圧を向上させるために行うものである。な
お、このイオン注入の際、イオンの注入領域は、５ｉａ
Ｎ４層（１７）に規制されて形成される（所謂セルファ
ライン）。Next, as shown in FIG. 1C, the side walls and top surface of the emitter region (16) are coated with Si3N4m (17) by performing RIE (reactive ion etching) to form sidewalls (17a). M g4- is formed into an n''GaAs layer (12a) which becomes the collector layer (12) and an l-type^l xGal- which becomes the collector barrier layer (13).
Ions are implanted into the interface of the xAs layer (13a) at a concentration of about 10"3-3, and Si+ is further added to the emitter barrier M (15).
Ions are implanted into the i-type AaGaAs layer (15a). This Mg+ ion implantation is performed in the external base region (18
) Based on the collector barrier layer (13) directly below # (14)
and a conductivity type (p) opposite to that of the collector layer (12).
This is done to improve the collector breakdown voltage directly under the external base region (18). Note that during this ion implantation, the ion implantation region is 5ia
It is regulated and formed by the N4 layer (17) (so-called self-line).
次に第１図りに示すように、ＭＯＣＶＤ法でｎ”ＧａＡ
ｓを全面にエピタキシャル成長させて、ベース電極取出
し部（１９）となる厚さ約０．３μ園のｎ”ＧａＡｓ層
（ｎ ＝ ２ Ｘ １０”ｃｍ−’ ） （１９ａ
）を形成する。この際、ｎ”ＧａＡｓは５ｉａＮ４層（
１７）上には析出せず、Ｓｉ３Ｎ４層（１７）を除くｌ
形ＡｌＧａＡｓ層（１５）上のみに選択成長して、エミ
ッタ領域（１６）に対するセルファライン化が図られる
。 ｎ” ＧａＡｓ層（１９ａ）の５ｉａＮ ４ ｊｉ
Ｆ （１７）と接する部分は、（１１１）面が現われて
斜面状となる。なお、注入されたＭｇとＳｉノ活性化は
、このエピタキシャル成長中に行なわれる。この後、Ｂ
＋をイオン注入してベース・コレクタ分離領域（２０）
を形成し、更にＨ＋をイオン注入して素子分離領域（２
１）を形成する。Next, as shown in the first diagram, n”GaA was
s is epitaxially grown on the entire surface to form an n" GaAs layer (n = 2 x 10" cm) (19a
) to form. At this time, n"GaAs is a 5iaN4 layer (
17) No precipitation on top, excluding Si3N4 layer (17)
By selectively growing only on the shaped AlGaAs layer (15), self-alignment of the emitter region (16) is achieved. 5iaN 4 ji of n” GaAs layer (19a)
At the part in contact with F (17), a (111) plane appears and becomes a slope. Note that the implanted Mg and Si are activated during this epitaxial growth. After this, B
+ ion implantation to create base/collector isolation region (20)
is formed, and further H+ ions are implanted to form an element isolation region (2
1) Form.
次に第１図已に示すように、一旦エミッタ領域（１６）
上の５ｉａＮ４層（１７）を除去した後、再度全面に厚
さ０．２ｔｌ ｒａの５ｉａＮ４ｒｆ１（１７）を形成
する。Next, as shown in Figure 1, the emitter region (16)
After removing the upper 5iaN4 layer (17), 5iaN4rf1 (17) with a thickness of 0.2 tl ra is formed again on the entire surface.
この後、外部コレクタ電極形成領域における５ｉａＮ４
層（１７）の窓開け、トレンチ（２４）の形成、メタル
の埋め込みを行って外部コレクタ電極（２１）を形成す
る。After this, 5iaN4 in the external collector electrode formation region
An external collector electrode (21) is formed by opening a window in the layer (17), forming a trench (24), and filling the layer with metal.
最後に第１図Ｆに示すように、エミッタ電極形成領域と
ベース電極形成領域における５ｉａＮ４層（１７）の窓
開けの後、エミッタ電極（２２）とベース電極（２３）
を形成して本発明に係るプレーナ型のホットエレクトロ
ン・トランジスタ（２４）を完成する。Finally, as shown in FIG.
is formed to complete the planar hot electron transistor (24) according to the present invention.
なお、第１図Ｃに示す工程において、ＳＩ＋をイオン注
入しないで、表層の厚さ２００人のＡｌＧａＡｓ層（１
５ａ）をエツチングで除去した後、第１図りに示す工程
に入っても良い。In addition, in the step shown in FIG. 1C, an AlGaAs layer (1
After removing 5a) by etching, the process shown in the first diagram may be performed.
、〔発明の効果〕
本発明によれば、セルファラインにより外部ベース領域
（１８）の一部となるベース電極取出し部（１９）を形
成することができ、これにより線路長の短縮化、従って
線路批抗の低減化が可能になり、超高速のホットエレク
トロン・トランジスタ（２４）が得られる。また、ベー
ス・コレクタ間耐圧を向上させるためにコレクタ層（１
２）を反対の導電形とするためのイオン注入は、エミッ
タ領域（１６）を被覆する絶縁層（１７）によってセル
ファラインで行うことができる。このように、本発明に
よりプレーナ型ホットエレクトロン・トランジスタの実
現が可能になる。[Effects of the Invention] According to the present invention, the base electrode extraction portion (19) which becomes a part of the external base region (18) can be formed by the self-line, thereby shortening the line length and thus reducing the line length. It becomes possible to reduce resistance, and an ultra-high speed hot electron transistor (24) can be obtained. In addition, in order to improve the breakdown voltage between the base and collector, the collector layer (1
The ion implantation to make 2) the opposite conductivity type can be carried out in self-line by means of an insulating layer (17) covering the emitter region (16). Thus, the present invention enables the realization of planar hot electron transistors.
第１図Ａ−Ｆは本実施例の工程図、第２図は従来例の断
面図である。
（１１）は半絶縁性ＧａＡｓ基板、（１２）はコレクタ
層、（１３）はコレクタバリア層、（１４）はベース細
、（１５）はエミッタバリア層、（１６）はエミッタ領
域、（１７）は５ｉａＮｎ層、（１９）はベース電極取
出し部、（２４）はホットエレクトロン・トランジスタ
である。
出 願 人 工業技術院長
従来例θ断面図
第２図
寅幾例の
第１
工Ｐｉｍ
図1A to 1F are process diagrams of this embodiment, and FIG. 2 is a sectional view of a conventional example. (11) is a semi-insulating GaAs substrate, (12) is a collector layer, (13) is a collector barrier layer, (14) is a base layer, (15) is an emitter barrier layer, (16) is an emitter region, (17) is a 5iaNn layer, (19) is a base electrode extraction portion, and (24) is a hot electron transistor. Applicant: Director of the Agency of Industrial Science and Technology
Claims (1)
エミッタバリア層及びエミッタ領域が形成されて成るホ
ットエレクトロン・トランジスタの製法において、 エミッタ領域の側面と上面を絶縁層で被覆する工程と、 上記エミッタバリア層上に選択エピタキシャル成長でベ
ース電極取出し部を形成する工程を有することを特徴と
するホットエレクトロン・トランジスタの製法。[Claims] A collector layer, a collector barrier layer, a base layer,
A method for manufacturing a hot electron transistor in which an emitter barrier layer and an emitter region are formed includes a step of covering the side and top surfaces of the emitter region with an insulating layer, and forming a base electrode extraction portion on the emitter barrier layer by selective epitaxial growth. 1. A method for manufacturing a hot electron transistor, comprising a process.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27977086A JPS63133570A (en) | 1986-11-26 | 1986-11-26 | Manufacture of hot-electron transistor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27977086A JPS63133570A (en) | 1986-11-26 | 1986-11-26 | Manufacture of hot-electron transistor |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63133570A true JPS63133570A (en) | 1988-06-06 |
Family
ID=17615669
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27977086A Pending JPS63133570A (en) | 1986-11-26 | 1986-11-26 | Manufacture of hot-electron transistor |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63133570A (en) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60164358A (en) * | 1984-02-06 | 1985-08-27 | Fujitsu Ltd | Manufacture of semiconductor device |
| JPS6119167A (en) * | 1984-07-05 | 1986-01-28 | Fujitsu Ltd | Semiconductor device |
-
1986
- 1986-11-26 JP JP27977086A patent/JPS63133570A/en active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60164358A (en) * | 1984-02-06 | 1985-08-27 | Fujitsu Ltd | Manufacture of semiconductor device |
| JPS6119167A (en) * | 1984-07-05 | 1986-01-28 | Fujitsu Ltd | Semiconductor device |
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