JPS63127393A - 証印印字用料金印字システム - Google Patents

証印印字用料金印字システム

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JPS63127393A
JPS63127393A JP62220098A JP22009887A JPS63127393A JP S63127393 A JPS63127393 A JP S63127393A JP 62220098 A JP62220098 A JP 62220098A JP 22009887 A JP22009887 A JP 22009887A JP S63127393 A JPS63127393 A JP S63127393A
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は郵便料金メータとの関連において開示される。
しかし、他の型のメータも本発明を適用して同様の成果
を得ている。ニーで言う他の型のメータとは荷物サービ
スメータ、郵税切手メータ、小切手記入メータ、切符印
刷器および同様の装置を包含するものとする。
下記２件の関連特許出願が緊密に参照される。
それらの出願はその全体を参照して本明細書に記載され
る。すなわち、 「価値印刷システム用安全印刷器」と題するＰａｕ　Ｉ
Ｔ、　ＴａｌＩｌｌａｇｃその他による出願（シリアル
Ｎｏ、・・・、・・・出願）（弁理士事件ＮＯ，Ｃ−２
１２）および「価値印刷システム用安全メータ格納ヴオ
ールド」と題するＰａｕｌ　Ｔａｌｍａｇｅによる出願
（シリアルＮｏ、・・・、出願口・・・）（弁理士事件
Ｎａ）第１図は本発明による郵便物印刷システムを示す
構成図である。本発明による郵便物印刷システムは郵便
メータ１（これは本明細書において電子ヴオールトまた
はヴオールトと称す）より成り、これはホスト２と連通
している。ホスト２は主として郵便物印刷機であり、ま
たメータと連通している他の種々の装置であることがで
きる。ホスト２は郵便料金を含む郵税証印を他の書類３
に関する情報と共に印刷器１７により印刷する。
本実施例におけるメータ１は処理ユニットまたはマイク
ロコンピュータ１０より成り、マイクロコンピュータ１
０は安全性論理を介して持久記憶装Ｂ　（ＮＶＭ）１１
に接続される。処理ユニットは例えばマイクロプロセッ
サ、マイクロコントローラ、マイクロコンピュータまた
は処理能力を提供する他の情報装置であり、以後プロセ
ッサ、マイクロコンピュータまたはマイクロプロセッサ
の何れかを指すものとする。本実施例のメータ１はそれ
と関連する印刷器を有さず、代りに確認番号および郵税
証印の固定パターンを表わす電子信号をホスト２に与え
る。
図面により明らかなように、ホスト２は第２の処理ユニ
ットまたはマイクロコンピュータより成り、印刷器１７
を有することもある。印刷器は別に設けてもよい。マイ
クロコンピュータ１６は通信を往復させる情報をメータ
のマイクロコンピュータ１０および印刷器１７に与え、
適当な情報が与えられ＼ば印刷を開始せしめる。
けん盤その他（図示せず）は郵税の額を表わす情報をマ
イクロコンピュータ１６に送る。その後、マイクロコン
ピュータ１６は郵税より成る信号をマイクロコンピュー
タ１０に送り印刷に対する確認番号を得る。
マイクロコンピュータ１６は信号をマイクロコンピュー
タ１０から受領した後持久記憶装置（ＮＶＭ）１１に記
憶されているキーに部分的に基ずいて暗号に書き直され
た確認番号を演算する。
持久記憶装置（ＮＶＭ）１１へのアクセスは安全性論理
１２を介して得られる。その安全性理論１２は計算、暗
号化およびＮＶＭＩＩ内に記憶された他のデーターの日
附正確性を保証する。確認番号は例えば郵便料金メータ
のシリアル番号およびＮＶＭＩ　ｌ内に記憶された秘密
符号とを組合せることにより演算される。
その後、確認番号は証印ＲＯＭ１３に記憶された郵税証
印１８の固定パターンを示すと共にホスト２のコンピュ
ータ１６に伝えられ、印刷工程を開始する。上記のよう
な印刷器は書類上にマイクロコンピュータ１６から伝え
られた情報を印刷する。このように、メータは、書類３
上に印刷されるべき郵税証印の固定パターン、メータの
シリアル番号および確認番号をホスト２に提供する。ホ
スト２は郵便料金を提供する。本実施例においてはホス
ト２またはメータ１の何れかは市、国および日限の情報
を提供する。
第２図において、証印１８は図による証印の押捺パター
ン１９、ドルの額２２、日限および発信都市およびメー
タのシリアル番号２１を有する。
更に、証印１８は確認番号２４を有する。パターン１つ
は金額と異り、各印刷される証印に対してそのパターン
を決める必要がないので、固定されると云われている。
第２図においてパターンは鷲の図面表示を何するように
示されるが、種々の一定の明確なパターンが、本発明を
具体化する価値印刷システムを特に適用することにより
使用される。
第３図および第４図は郵便物印刷システムの作用を説明
するフローチャートである。最初に、ホスト２は必要な
郵税ドル類を箱わく４０にて示される作業者またはその
他の出所より受領する。その後、ドル額はメータ１（第
１図）（箱わ＜４１に示す）に伝達される。第４図にお
いて、メータ１はホスト２（箱わく４２）からドル額を
受領し、その後確認番号（箱わく４３）を発生する。確
認番号を発生後、メータ１はメータシリアル番号、郵便
情報を含む確認番号、および証印の固定部分をホスト２
（箱わく４４）に送り返す。第３図において、ホスト２
はメータシリアル番号、確認番号および証印の固定部分
をメータ（わく４５）から受領する。その後、印刷器１
７（第１図）は郵税証印１９の固定部分、ドルの額２２
、日附２３、メータシリアル番号２１、およびメータ１
から受領した確認番号２４を書類上３に印刷する。
本発明による郵税メータの上記目的は郵税証印を書類上
の高速度にて印刷することであるから、メータ１および
ホスト２間のデータの伝達は高速度でかつ効果的に行わ
れねばならない。この要求は、第１図の証印の証印ＲＯ
Ｍ１３に記憶される郵税証印１８の固定パターン１９の
表示を考慮することによりなお一層明瞭になる。
点マトリックス型印刷装置による印刷に適する形式にお
いて表わされる郵税証印は１吋／２吋の標準サイズを有
し、２４０行より成る。各行は１２０点を有し、各点は
３強さのレベルの１を有する。このような点マトリック
ス型の証印を表わすに要するビットの総数は６８，４０
０または略１０．８００バイトである。明らかに、もし
郵税証印が、印刷される各書類毎にホスト２に供給され
るならば、特に高速郵便料金測定システムにおいては３
ヶ以上の書類が各秒毎に印刷されることを考慮に入れる
可成りの量のデータが迅速にメータ１とホスト２間に伝
達されねばならない。
メータ１とホスト２を結ぶ高速データ通信母線に対する
要求に加えて、上記高速点マトリックス印刷の要求は適
当な高速印刷器の使用を必要とする。このような印刷器
は高速作業に対する能力を有する他に、印刷の質および
郵便料金の印刷および他の価値ある証印を印刷するのに
適する他の印刷特性を提供し得るものでなくてはならな
い。このような印刷器の一つはインク噴射印刷器である
。
このインク噴射印刷器においては、インクの小滴が公知
の如く電子的に制御された偏向板によって高速度で静電
偏向される。
第５図において、高速、モジュール化された郵便料金測
定システム５０の一実施例を示す構成図である。図示さ
れるシステム５０は３主要モジユールより成る。すなわ
ち、これらのモジュールは安全測定モジュール、すなわ
ちヴオールト５２、印刷制御モジュール、すなわち、ホ
スト２、およびインク噴射モジュール５６である。
ヴオールト（Ｖａｕｌｔ　）　５２は更に会計ＣＰＵ５
８より成り、それは２１ｇｌｏｇ　Ｃｏｒｐｏｒａｔｉ
ｏｎおよび他の製造業者により製造されるＺ−８０の如
きマイクロプロセッサより成る。
公知のように、このようなマイクロプロセッサは制御母
線６０、データ母線６２およびアドレス母線６４を特徴
とする母線構造を有している。これら母線の目的はメモ
リおよび母線に接続された入出力装置へのおよびそれら
からのプログラム指示を制御、識別ならびに伝達するこ
とである。母線６０および６２には、安全性論理回路６
６が接続される。この回路は、メータ計算データが記憶
されている２個のＲＡＭへなされるメモリアクセスを制
御するためにＣＰＵ５８により発生されたアドレスを監
視する。これらのメモリは持久記憶ＲＡＭ　（ＮＯＶＲ
ＡＭ）６８およびバッテリパックドアップＲＡＭ　（Ｂ
ＢＲＡＭ）７０、ＢＢＲＡＭ内０には電力がシステム５
０より除去されたときにＢＢＲＡＭ内に記憶されている
データを維持するのに適した電圧を有する。公知のよう
に、ＮＯＶＲＡＭ６８（７）如き持久記憶ＲＡ　Ｍ　ハ
ＲＡ　Ｍから電力が除去された後に、記憶されているデ
ータを保持する特徴をＨするものである。
安全性論理６６に利用できる安全性論理回路は１９８５
年３月１２０出願され標記出願の譲受人に譲渡された「
持久記憶メモリ安全性回路」と題する米国特許出願第７
１０８０２号（弁理士事件番号Ｃ−１１１）に開示され
ている。本出願において開示された回路は計算メモリが
絶えず稼動可能である時間の量を制御する手段および記
憶された価値ある会計情報が不注意に変更または消失さ
れるのを防ぐ保護手段を提供する。
会計情報を保持するために２個の別置メモリを使用する
ことは米国特許第４．４８１，６０４号に開示されてい
る。この特許において、電子郵便料金メータに生ずる誤
謬条件の可能性を減少するのにこのようなメモリ冗長度
が利用される。
ＣＰＵ５８には母線６０．６２および６４によりプログ
ラム記憶ＲＯＭ７４が接続される。このＲＯＭ７４にお
いてはＣＰＵ５８により要求される作業指示および定数
が記憶されている。
またＲＡＭ７６が設けられ一時的データおよび通常のプ
ログラムを遂行する間ＣＰＵ５８により要求される他の
情報を記憶する。公知のように、このような装置は“ス
クラッチ　ベッド”ＲＡＭと通常言われている。
ＣＰＵ５８にはまたクロック／カレンダ装置７８が接続
される。その装置は現在の時間および］］附に関する情
報を保持するために設けられる。
このような情報は主として郵税証印の一部として印刷す
るために要求される。本実施例においてはヴオールト５
２は印刷のために現在の時刻および［１附をホスト５４
に提供する。図面に明らかなように、クロック／カレン
ダ装置７８はホスト５８内に含まれることができ、それ
によって各印刷される郵税証印毎にヴオールト５２から
ホスト５４に提供される。更に他の実施例においては、
ヴオールト５２およびホスト５４はそれぞれクロック／
カレンダ装置を有する。ヴオールト５２およびホスト５
４のそれぞれにおいて適当なソフトウェアルーチンが、
郵税証印の印刷の前に、各モジュールにおける時間と日
附が一致していることを証明するために利用される。そ
れにより安全性がより一層向上される。
母線６０．６２および６４に接続される上記装置の他に
証印ＲＯＭ　８０が設けられる。本発明によると、郵税
証印１８の固定パターン１つ（第２図に示す）の表示ま
たはコピーをＲＯＭ８０が永久的に記憶している。上記
のように、本実施例においては押捺パターン１９はそれ
を印刷するのに必要とされる点マトリックスパターンを
表わす一連のデータバイトとして記憶される。固定パタ
ーン１つを表わすデータのバイトは印刷される郵税証印
毎にヴオールト５２によりホスト５４に提供される。従
って、システム５０を使用することにより高度の安全性
が下記の点において達成される。
すなわち、ヴオールト５２が付設されていなければ、更
に２個のモジュール間に必要な連絡が予め規定されかつ
特種な方法においてなされていなければ、郵税証印の図
式が故意または不注意にホスト５４により再生され得な
いということである。
このように、各被印刷郵税証印のヴオールト５２による
；１算は確実なものとなる。
上記より明らかなように、本発明の上記の面は種々の適
当な方法により遂行される。例えば、固定パターン１つ
はなお一層の安全性を得るために分解されるかまた暗号
化されてＲＯＭ８０内に記憶される。他の一例として、
固定パターン１９は、データがヴオールト５２またはホ
スト５４内に記憶されている数学式により演算されると
き、証印の図式パターンを画くのに適した一定の順序デ
ータとして、ＲＯＭ８０内に記憶される。
本発明のこの而を使用した更に他の例として、ＲＯＭ８
０内の証印表示はヴオールト５２により記憶されるため
にホスト５４に供給される。この証印表示は、システム
５０が使用されるため、先ず発動され準備されるとき一
回提供されるであろう。従って、システム５０の使用の
間証印のコピーをホスト５４を保持するから、各証印印
刷作業間に伝達に必要なデータ量は極めて低減される。
ヴオールト５２およびホスト５４間にできるだけ多ユの
データを伝送するだめの効率的かつ高速手段を提供する
ために、高速データ通信手段が要求される。この通信手
段はＣＰＵ５８をホスト５４内の制御ＣＰＵ８４に結合
するＣＰＵ間イフィンターフエース５４り提供される。
ＣＰＵ間イレインターフエース８２作は下記に詳細に記
述される。
ＣＰＵ８４の機能は、書類の位置およびホスト５４に結
合された郵便物印刷機（図示せず）により提供されるシ
ステムタイミング人力に応じて、印刷器モジュール５６
により書類（第５図に図示せず）上にする郵便税証印の
印刷を制御することである。このような郵便物印刷機は
主として書類フィーダおよび書類コンベヤより成り、封
筒に挿入するために書類を照合する作用をする。１・１
筒には一定の価格の正確な郵税が印刷される。ある高速
郵便物印刷機においては、郵税の印刷を必要とする封筒
を３枚以上１秒間に印刷できるものかある。このような
高速作業はＣＰＵ８４が「実時間」情況下において作動
し従ってこの作動に適合した型を有することを必要とす
る。このような要求に適合したマイクロプロセッサの一
つの型は６８０００フアミリーのマイクロプロセッサの
一員であり、この種のマイクロプロセッサはＭｏＬｏ−
ｒａｌａ　Ｃｏｒｐｏｒａｔｉｏｎおよびその他製造業
者により製造されている。
ＣＰＵ８４には、複数の母線、すなわち、制御母線８６
、データ母線８８およびアドレス母線９０が接続され、
それらはＣＰＵ８４を複数のメモリおよびＩ１０装置に
結合するためのものである。
復号器論理ブロック９２は公知の方法にてアドレスおよ
び制御母線９０および８６を復号する作用をして、複数
の装置選択信号（図示略）の中の一つを発生してＣＰＵ
８４の母線８６．８８および９０に接続された装置の中
の適当な一つを発動せしめる。
指示ＲＯＭ９４はＣＰＵ８４により要求される作動指示
および定数を有しており、郵税証印の印刷を制御する機
能を果すものである。スクラッチパッドＲＡＭ９６は作
業に必要な可変および一時的データを白°するようＣＰ
Ｕ８４により利用される。
ＣＰＵ８４に郵便物印刷機および外部装置と連通ずるた
めの手段を備えるために、同期検証論理ブロック９８お
よび郵税入力論理ブロック１０２が設けられる。この同
期検証論理９８の目的はＣＰＵ９８に郵便物印刷機（図
示略）からの入力を供給することであり、この入力は郵
便物印刷機（図示略）により処理される書類に関するタ
イミングおよび位置を表わすものである。更に、同期検
証論理９８はＣＰＵ８４から必要制御信号を郵便物印刷
機（図示略）へ出力するために設けられる。
郵税人力論理１０２ブロツクは各書類に付要求される郵
税のドル類を表わすデータを入力するために設けられる
。この人力は例えば作業者けん盤または書類重量測定機
の出力により供給される。
各書類に付要求される郵税の額は、上記したように、ヴ
オールト５２がその額の計算をなし得るようにＣＰＵ８
４からＣＰＵ５８へ供給される。
更に上記の論理ブロックの他に、Ｒ３−２３２−Ｃまた
はＩＥＥＥ−４８８または他のはん用直列または弔行通
信チャンネルの如き標準通信リンクを介して、ＣＰＵ８
４を他の装置にインターフェースするための通信リンク
１００．すなわち、通信論理ブロックが設けられる。通
信リンク１００に接続される装置の例としては、システ
ムの状態および計算情報を印刷するための印刷器または
郵便施設会計コンピュータのような中央コンピュータと
の電話通信をなさしめる変復調装置である。
ＣＰＵ８４に基本的な機能の一つ、すなわち、郵税証印
の印刷を果す能力を与えるために、高速ＤＭＡ１０４装
置が設けられ、母線８６．８’８および８９をインク噴
射印刷品モジュール５６に接続する。公知のように、こ
のようなりＭＡ装置は主としてモジュール５６のような
Ｉ１０装置とマイクロプロセッサメモリ間にシステムマ
イクロプロセッサを介在せしめることなくデータを伝達
する働きをする。
作動にあたってＣＰＵ８４はＲＡＭ９６内にヴオールト
５２により提供される郵税証印の固定パターンを示すデ
ータバイトおよび更に郵税額２２および１附２３（第２
図に図示）の如き可変部分を示すデータを臨時的に記憶
する。完全な証印は、例えば証印１８を形成するために
要する点マトリックスパターンを示す複数のバイトとし
て表わされる。ＣＰＵ８４により作動された後にＤＭＡ
１０４はモジュール５６に書類上に印刷するためにＭＡ
Ｍ９６からの証印点マトリックスデータを供給する働き
をする。
上記の如く、本発明のこの実施例の一面は郵税証印１８
の固定部分１９の点マトリックス表示のようなデータの
大ブロックを急速にヴオールト５２からホスト５４へ伝
達する能力である。本明細書に記載される如く、本発明
はＲＡＭメモリ交換またはスワツピング技術を使用する
データブロック伝達手段を有する。
第６図は第５図ＣＰＵ間インターフェース８２を示す構
成図である。インターフェース８２はアドレスおよび制
御母線マルチプレクサ１１０より成る。該インターフェ
ース８２はヴオールト（５２）制御母線６０　（ＶＣＴ
ＲＬ）を第１通信ＲＡＭ　（１１２）制御母線１１４ま
たは第２通信Ｒ，ＡＭ（１１６）制御母線１１８の何れ
かに制御可能に接続し、更にまたヴオールト（５２）ア
ドレスＩす線６４　（ＶＡＤＲ３）をＲＡＭ　（１１２
）アドレス母線１２０またはＲＡＭ　（１１６）アドレ
ス母線１２２の何れかに同時に接続するためのものであ
る。
マルチプレクサ１１０は更にホスト（５４）制御母線８
６　（ＨＣＴＲＬ）をＲＡＭ　（１１２）制御母線１１
８またはＲＡＭ　（１１６）制御母線１１８の何れかに
同時的に接続し、更にまたホスト（５４）アドレス母線
９０　（ＨＡＤＲ８）をＲＡＭ１１２アドレス母線１２
０またはＲＡＭ（１１６）アドレス母線１２２の何れか
に同時的に接続するものである。上ｇにより明らかなよ
うに、マルチプレクサ１１０は次のように作動する。
すなわち、ヴオールト５２がＲＡＭＩ　１２に接続され
ると、ホスト５４はＲＡＭ１１６に接続され交互にヴオ
ールト５２がＲＡＭ１１６に接続されると、ホスト５４
がＲＡＭＩ　１２に接続される。
データマルチプレクサ１２４は同様に作動し、ヴオール
ト（５２）データ母線６２　（ＶＤＡＴＡ）をＲＡＭＩ
　１２のデータ母線１２６またはＲＡＭ１１６のデータ
母線１２８に接続する。ホスト（５４）（ＨＤＡＴＡ）
データ母線８８は同様にＲＡＭＩ　１２またはＲＡＭ１
１６の何れかに接続される。マルチプレクサ１１０と１
２４はマルチプレクサコントロール（１３２）論理ブロ
ックにより生成されたＭＵＸＣＴＲＬ　（１３０）信号
により制御される。コントロール１３２は人力ＶＲＷ１
Ｂ４　（ヴオールト読／書）　、ＨＲＷ１３６（ホスト
読／書）　、ＶＣＲ８ＥＬ１３８（ヴオールト通信レジ
スタ選択）およびＨＣＲ３ＥＬ１４０　（ホスト通信レ
ジスタ選択）、入力駆動コントロール１３２に応答しＲ
ＡＭ１１２および１１６をヴオールト５２およびホスト
５４間において交換する。このＲＡＭ１１．２および１
１６の交換を容易にするために、１バイトヴオ一ルト通
信レジスタ１４２　（ＶＣＲ）と１バイトホスト通信レ
ジスタ１４４が設けられる。
ＶＣＲ１４２はヴオールト５２に書込まれホスト５４に
より読取られるように作動することができる。
ヴオールト５２およびホスト５４はそれらの通信レジス
タをそれぞれ読取り、コントロール１３２の７ビツト状
想符号が他方により書込まれたかどうかを決定する。各
通信レジスタの第８番目のビットは、下記に詳述される
ように、メモリ交換サイクルに関するコントロール１３
２の現在の状態を示す。状態符号は例えばＲＡＭ１１２
または１１６内に記憶されていたデータの型を表わすも
のである。もし例えば状態符号が、ヴオールトがＲＡＭ
１１２または１１６の一つの中にデータのブロックを記
憶していることを示すホスト５４により検出されるなら
ば、ＶＣＲ１４２に書込みによって応答するであろう。
この書込みはコントロール（１３２）活性化ライン１４
６により遂行される。ヴオールト５２が予めＨＣＲ１４
４に書込みをしていたと仮定すると、ＲＡＭメモリ交換
またはスワツピングはコントロール１３２により自動的
に遂行される。もしヴオールト５２が未だにＨＣＲ１４
４に書込みをしていなかったならば、ヴオールト５２が
ＨＣＲ１４４に書込むまではスワツピングは未決定であ
る。ＨＣＲ１４４に対する書込みはコントロール（１３
２）活性化ライン１４８により達成される。スワツピン
グがコントロールにより遂行された後に、ヴオールト５
２によりデータを与えられていたＲＡＭはホスト５４に
連結される。従ってホスト５４がＲＡ　Ｍ内のデータを
読むことが可能になる。
データブロックを２個の処理手段間に伝達する方法（こ
の方法は本発明の一特徴をなす）に従って、６２２間イ
ンターフェース８２の上記作動の概略が提供される。第
７図、特に第７ａ図について、ヴオールト５２はまずデ
ータ１０７のブロックを例えばＲＡＭ１１２内に供給す
る。このデータは郵税証印の固定パターンの点マトリッ
クス表示である。データの１ブロツクはＲＡＭＩ　１２
に記憶される１バイトから、ＲＡＭＩ　１２内にて記憶
され、そのバイトの数は本実施例では２０４７バイトで
ある。データ１０７はＶＣＴＲＬ６０、ＶＡＤＲ５６４
およびＶＤＡＴＡ６２　（、：れらは集合的に母線１０
９として示される）を介して供給される。母線１０９は
マルチプレクサ１１０および１２４（略図的に第７図に
おいてスイッチ１１１として示される）を介してＲＡＭ
Ｉ　１２のアドレス（１２０）、コントロール（１１４
）およびデータ（１２６）母線に結合される。これらの
母線は集合的に母線１１３として示される。
第７ｂ図において、データ１０７をＲＡＭ１１２に書込
み後ヴオールト５２は線１１５により示されるように適
当な通信符号をＨＣＲ１４４に書込む。通信符号１１５
の書込みは線１１７により示されるようにコントロール
１３２により感知され、コントロール１３２としてホス
ト５４によるＶＣＲ１４２へ次の書込みに対する準備を
させる。更にまた、ヴオールト５２によるＨＣＲ１４４
に書込まれた通信符号はその後、線１１９にて示される
ようにホスト５４により読取られるのに利用できる。
第７Ｃ図において、ＨＣＲ１４４に書込まれた通信符号
を読取った後に、ホスト５４は線１２１により示される
ように適当な通信符号をＶＣＲ１４２に書込むことによ
って応答する。この通信符号１２１の書込みは！！１１
１２３により示されるようにコントロール１３２により
感知される。コントロール１３２は以前より線１１７に
より備えられていたので、符号１２１書込みサイクルの
終了にあたりマルチプレクサ１１１を反転するよう活動
する。更に、ホスト５４によりＶＣＲ１４２に書込まれ
た符号１２１はその後ヴオールト５２により線１２５に
より示されるように読取られるのに利用される。
第７ｄ図において、符号（１２１）書込みサイクル（第
７ｃ図に示す）の終了後、スイッチ１１１によりなされ
た接続がコントロール１３２により反転され、ＲＡＭＩ
　１２はホスト５４に接続され、ＲＡＭ１１６はヴオー
ルト５２に接続されるようになる。ホスト５４はヴオー
ルト５２によりＲＡＭ１１２内に記憶されたデータ１０
７のブロックの読取りが可能となる。このデータ１０７
はＨＣＴＲＬ８６、ＨＡＤＲ８９０およびＨＤＡＴＡ８
８母線（集合的に母線１２９として示される）を経て読
取られる。また母線１２９はスイッチ１１１を経てＲＡ
Ｍ１１２の線１１３より結合される。図面に明らかなよ
うに、ホスト５４はデータ１０７を読取りしているが、
ヴオールト５２は同時に更に他のデータブロック（図示
路）をＲＡＭ１１６へ供給することができる。この更に
他のデータは後にホスト５４によりデータ１０７の後に
読取られる。同時に第７ａ図においてホスト５４は、ヴ
オールト５２によるＲＡＭ１１２のデータの供給と同時
にデータ（図示路）のブロックをＲＡＭ１１６へ供給す
ることができる。
本発明の一面を示すＣＰＵ間イレインターフエース８２
用は他のＣＰＵ通信技術に対し多くの利点を有する。
この利点の一つは、各ＣＰＵ、すなわちＣＰＵ５８とＣ
ＰＵ８４はそれに接続されている通信ＲＡＭへの書込み
およびそれよりの読取りを他のＣＰＵから妨害されるこ
となく行うことができるという点にある。従って、メモ
リアクセスの調節は必要でなく、このような調節によっ
て蒙る追加メモリアクセス時間はなくてすむ。
他の利点は各ＣＰＵはこれに接続している通信ＲＡＭの
全内容へのアクセスを有しており、従ってこのようなア
クセスを制御するソフトウェアプログラムの性質を簡易
化することである。
本発明のＣＰＵ間イレインターフエース８２に他の利点
は次の点にある。すなわち、このインターフェースの使
用がヴオールト５２がアクセスをＨＣＲ１４４に書込む
ことにより許可しなければヴオールト５２に対するアク
セスを得ることができないのでホスト５４とヴオールト
５２間の追加的な安全性を提供することである。通信Ｒ
Ａ　Ｍ内に記憶されたヴオールトデータに対するアクセ
スを得るためにホスト５４により書込まれた上記通信符
号は暗号化されたものでも良く、従ってヴオールトデー
タの安全性を保証する。こ＼で注意すべきことはホスト
５４はヴオールト５２内のデータに対して制限されたア
クセスを有するのみであるということである。このアク
セスは通信ＲＡ　Ｍ内のヴオールト５２により供給され
たデータに限られている。従って、ホスト５２ＮＶＭＲ
ＡＭ６８またはＢＢＲＡＭ７０内に記憶されている貴重
な会計データを故意または不注意に変更または消去する
可能性は除かれる。
第８図、第９図および第１０図について述べれば、これ
はＣＰＵ間イレインターフエース８２ロック線図である
。ここに図示の論理回路の動作の説明を容易にするため
、論理１信号を“高”、論理０信号を“低″とする。ま
たもし信号がアサートされると言われるならば、これは
低とみなされる。同様に、もしある信号がデアサートさ
れると言われるならば、この信号は高とみなされる。
第８図には、通信ＲＡＭ１１２と通信ＲＡ　Ｍ１１６か
図示されている。それぞれに接続された１］アドレスラ
イン、ＶＭＡＯ〜ＶＭＡ１０およびＨＭＡＯ〜ＨＭＡＩ
Ｏによって、ＲＡＭ１１．２とＲＡＭ　１．１６はそれ
ぞれ２０４８バイトのデータを記憶する事ができるが、
後述のようにそのうち２０４７バイトのみが使用される
。また各ＲＡＭ１１２と１１６は、アドレスバス１２０
と１２２のほか、それぞれ制御バス１１４，１１８とデ
ータバス１２６，１２８とを有する。
制御バス１１４は通信ＶＭＣＥ１５０　（チップ・エネ
ーブル）　、ＶＭＲＷＩ　５２　（読み出し／：ｉ！Ｆ
き込み）およびＶＭＯＥ　（出カニネーブル）から成る
。アサートされるＶＭＣＥ１５０が動作のためにＲＡＭ
１１２を選択する。ＲＡＭの書き込みサイクル中にＶＭ
ＣＥ１５０に関連してアサ−１・されるＶＭＲＷ１５２
か、データバス１２６上に存在するデータをアドレスバ
ス１２０によって選択された場所に記憶するために、Ｒ
ＡＭＩ　１２を作動する。ＲＡ　Ｍ読み出しサイクル中
にＶＭＣＥ１５０と関連してアサートされるＶＭＯＥ　
１５４が、ＲＡＭ１１２中の複数のデータバスドライバ
（図示されず）を作動して、これによってアドレスバス
１２０によって選択されたデータをデータバス１２６上
に出力させる。ＲＡＭ１１６のアドレスバス１２２、制
御バス１１８およびデータバス１２８の動作はＲＡＭ１
１．２について上述したものと同一である。
第９図に図示のアドレス−制御マルチプレクサは複数の
クオツド２人カー１出力型マルチプレクサ１６２〜１７
６からなる。作動に際して、このような１つのマルチプ
レクサ（例えばマルチプレクサ１６２）は、Ｓ（選択）
入力が高であるか低であるかによって、入力ＩＡまたは
ＩＢに現れるデータを出力ＩＹから出力する。代表的に
は、Ｓ人力が低の場合、人力ＩＡに加えられるデータが
出力ＩＹに現れる。Ｓ入力が高である場合、入力ＩＢに
加えられたデータが出力ＩＹに現れる。同様に、人力２
Ａと２Ｂに現れるデータは出力２Ｙに現れる。図示のよ
うに、マルチプレクサ１６２〜１６８の人力ＡはＶＡＤ
Ｒ３６４とＶＣＴＲＬ６０とに関連され、これに対して
入力ＢはＨＡＤＲ３９０とＨＣＴＲＬＳ６とに関連され
ている。マルチプレクサ１６２〜１６８の出力ＹはＲＡ
Ｍ１１２のアドレスバス１２０と制御バス１１４とに接
続されている。
またこの図から明らかなように、マルチプレクサ１７０
〜］７６の入力ＡはＨＡＤＲ９９０とＨＣＴＲＬ８６と
に接続され、その人力ＢはＶＡＤＲ５６４とＶ　ＣＴ　
ＲＬ　６０１．：接続されティる。マルチプレクサ１７
０と１７６の出力ＹはＲＡＭ１１６のアドレスバス１２
２と制御バス１１８に接続されている。このようにして
、マルチプレクサ１６２〜１７６のＳ制御入力に共通に
接続されたＭＵＸＣＴＲＬ１３０が低であるとき、ＲＡ
ＭＩ　１２のアドレスバス１２０と制御ハス１１４がそ
れぞれＶＡＤＲ３６４とＶＣＴＲＬ６０によって、それ
ぞれマルチプレクサ１６２〜１６８を介して駆動される
。同様に、ＲＡＭ１１６のアドレスバス１２２と制御バ
ス１１８は、ＨＡＤＲ３９０とＨＣＴＲＬ８６とによっ
て、それぞれマルチプレクサ１７０〜１７６を介して駆
動される。ＭＵＸＲＡＬ１３０が高の場合、逆の状態が
生じる。すなわちＲＡＭＩ　１２はＨＡＤＲ８９０とＨ
ＣＴＲＬ８６とによって駆動され、ＲＡＭ１１６はＶＡ
ＤＲ３６４とＶＣＴＲＬ６０によって駆動される。マル
チプレクサ１６２〜１７６がそれぞれの出力を駆動でき
・　　るように、各マルチプレクサデバイスの作動抵出
カニネーブルビンがライン１７８を通して回路アースに
共通に接続されている。
さらにマルチプレクサ１１０はＮＡＮＤゲート１８０を
有し、このゲートの１１人力はそれぞれＶＡＤＲ３６４
のアドレスラインＶＡＯ〜ＶＡ１０に接続される。ゲー
ト１８０の出力はＶＡＤＲ３６４がアドレスヘキサデシ
マル７ＦＦに等しい時に低となり、従って信号ＶＣＲ３
ＥＬ１３８をアサートする。同様にＮＡＮＤゲート１８
２はＨＡＤＲＳ９０のそれぞれのアドレスラインＨＡＯ
〜ＨＡＩＯに接続され、ＨＡＤＲ５９０がアドレスヘキ
サデシマル７ＦＦに等しい時にＨＣＲ８ＥＬ１４０をア
サートする。このようにして、通信レジスタのアドレス
、すなわちＶＣＲ１４２〜ＨＣＲ１４４はＲＡＭ１１２
．！−１１６のアドレスと重なる。さらに詳しくは、各
ＲＡＭの最高指令可能場所は実際上通信レジスタのアド
レスである。このようにアドレスオーバラップの目的は
下記のマルチプレクサ制御１３２の説明において明らか
となろう。
第１０図について述べれば、データマルチプレクサ１２
４とマルチプレクサ制御１３２が図示されている。デー
タマルチプレクサ１２４は４個のパストランシーバ１８
４，１８６，１８８゜１９０を含み、これらのパストラ
ンシーバはそれぞれＲＡＭＩ　１２と１１６のデータバ
ス１２６゜１２８を局内データバスＶＤＡＴＡ６２また
はホストデータバスＨＤＡＴＡ８８に選択的に接続する
。トランシーバ１８４と１９０を通してのデータ流れ方
向は、ＶＭＲＷ１５２ラインの状態によって選択され、
局内５２ラム書き込みサイクル（ＶＭＲＷアサート）中
のデータ流れ方向はＶＤＡＴＡ６２からラム１１２の方
向である。局内５２読みだしサイクル（ＶＭＲＷ高）中
のトランシーバ１８４と１９０を通してのデータ流れは
ラム１１２または１１６からｖＤＡＴＡ６２への方向で
ある。トランシーバ１８６と１８８は同様に、ホストデ
ータバスＨＤＡＴＡ８８をラム１１２または１１６に接
続するように、ＨＭＲＷ１５８の状態によって制御され
る。
どのトランシーバが作動されるかの選択、すなわちどの
トランシーバがエネーブル（ＥＮ）入力を低にするかの
選択は、インバータ１９８とＮＡＮＤゲー）グー４ｎ、
２０４ｏ、２０４ｐおよび２０４ｇと関連してＭＵＸＣ
ＴＲＬ１３０の状態によって示される。
図示のようにＭＵＸＣＴＲＬ１３０が低の場合、トラン
シーバ１８４のＥＮ人力は、インバータ１９８の出力２
５６とデアサートされるＶＣＲＳＥＬ１３８との関連に
おいてゲート２０４ｎの出力２５４によって、低に成さ
れる。
同様に、トランシーバ１８８は出力２５６とデアサート
されるＨＣＲＳＥＬ１４０との関連においてゲート２０
４ｐの出力２５８によってエネーブル化される。このよ
うにしてＶＤＡＴＡ６２がＲＡＭ１１２に接続され、Ｈ
ＤＡＴＡ８８がＲＡＭＩ　１６に接続される。低である
ＭＵＸＣＴＲＡＬ１３０はゲート２０４０と２０４ｑの
出力２６０と２６２に対してそれぞれ高を強制する事に
よって、トランシーバ１８６゜１９０をディスエーブル
化する。
ＭＵＸＣＴＲＬ１３０が高の場合、インバータの出力２
５６が低であるから、グー）２０４ｎと２０４ｐを介し
てトランシーバ１８４と１８８とをディスエーブル化す
ると同時に、ゲート２０４ｎを介してトランシーバ１８
６をエネーブル化し、またゲート２０４ｑを介してトラ
ンシーバ１９０をエネーブル化する。このようにして、
ＭＵＸＣＴＲＡＬ１３０が高の場合、ＶＤＡＴＡ６２が
トランシーバ１９０を介してＲＡＭ１１６に接続され、
ＨＤＡＴＡ８８がトランシーバ１８６を介してＲＡＭＩ
　１２に接続される。
前述のように、ＶＣＲ１４２とＨＣＲ１４４のアドレス
がＲＡＭ５１１２と１１６のアドレスに重なる。局内５
２またはホスト５４がそれぞれの通信レジスタを読み出
すときにパスコンテンション状態を避けるため、この時
間中トランシーバ１８４〜１９０をディスエーブル化す
る必要がある。これはＶＣＲ３ＥＬ１３８とＨＣＲ３Ｅ
Ｌ１４０信号がゲート２０４ｈ〜２０４ｑに対する人力
として含まれる事によって達成される。
例えば、ＶＣＲＳＥＬ１３８は局内５２がＶＣＲ１４２
を読み出す間、アサートされている。
ｖＣＲ８ＥＬ１３８はＶＣＲ１４２の出力制御に加えら
れて、内部のバスドライバをエネーブル化してＶＤＡＴ
Ａ６２を駆動する事により、先にホスト５４によってＶ
ＣＲ１４２の中に記憶されたデータを出力する。出力２
５４と２６２が高に成された事によってＶＣＲ８ＥＬ１
３８がアサートされる時、両方の局内トランシーバ、す
なわち１８４と１９０がディスエーブル化される。この
ようにして、ＶＣＲ１４２のみがエネーブル化されてＶ
ＤＡＴＡ６２を駆動する。ホスト５４がＨＣＲ１４４を
読み出す間に、同様にアサートされる信号ＨＣＲ３ＥＬ
１４０がゲート２０４ｏと２０４ｐとを介してトランシ
ーバ１８６と１８８をディスエーブル化する事によって
、 ＨＣＲ３ＥＬ１４０がＨＣＲ１４４のみをエネーブル化
してＨＤＡＴＡ８８を駆動する。
今、第９図の下部に図示のマルチプレクサ制御１３２に
ついて述べれば、制御１３２は、所望の機能を実施する
ために相互接続された種々の型の論理要素を有する組み
合わせ論理ブロックから成るりｔが分かる。基本的にそ
の機能は、ＲＡＭ対１１２と１１６を局内５２またはホ
スト５４に接続するため、ＭＵＸＣＴＲＬ１３０他号の
状態をＬＩＪ御するにある。制ｇａ１３２によって成さ
れる他の機能は、通信レジスタ１４２と１４４の動作を
制御し、さらにこれらの通信レジスタ１４２と１４４が
それぞれホスト５４と局内５２によって書き込まれた時
にＲＡＭ１１２と１１６の交換を実施するにある。
第１０図に図示のように、マルチプレクサ制御１３２は
第１および第２セット−リセット　フリップ−フロップ
（ＳＲＦＦ）２２１と２２３とから成り、これらの５Ｒ
ＦＦは交差接続ＮＡＮＤゲート２０４ｃ、２０４ｄ、２
０４ｅおよび２０４ｆから成る。５ＲＦＦ２２１は出力
２２２を有し、５ＲＦＦ２２３は出力２２４を有する。
さらに制御１３２はフリップ−フロップ（ＦＦ）２２５
を有し、このフリップ−フロップ２２５はＮＡＮＤゲー
トグー４ｇ〜２０４１と、インバータ２０２Ｃ，２０２
ｄおよび２０２ｅとから成る。ＦＦ２２５の出力２２６
はＸＯＲゲート２０８とＮＡＮＤゲート２０４ｍからる
。
制御１３２の動作の説明を容易にするため、前記のよう
にＭＵＸＣＴＲＬ１３０が低であって、局内５２をＲＡ
Ｍ１１２に接続し、ホスト５４をＲＡＭ１１６に接続す
るものと仮定する。また出力２２２と２２４が低、出力
２２６が高と仮定する。
今、ホスト５４がＲＡＭ交換を開始しようとすれば、ホ
スト５４は適当なコードをＶＣＲ１４２に書き込むであ
ろう。これは、ホスト５４がデータをＨＤＡＴＡ８８上
に置き、）ＩＲＷ１３６と関連してＨＣＲ３ＥＬ１４０
をアサートする時に実施され、これら２信号は、ホスｉ
・５４が書き込みサイクル中にＲＡＭアドレス７ＦＦを
アドレスする時にアサートされる事を注意しよう。ＨＲ
Ｗ１３６とＨＣＲ３ＥＬ１４０がアサートされてＯＲゲ
ート２００ｂの出力２１２を低に成し、この厄に成った
出力がインバータ２０２ｂによって反転されてインバー
タ２０２ｂの出力２２８に高として現れる。
出力２２８はＯＲゲート２００ｄの一方の入力に接続さ
れ、ゲート２００ｄの他方の入力は５ＲＦＦ２２Ｂの出
力２２４に接続され、この出力２２４はこの時点におい
ては低である。高出力２２８の付加は、ゲート２００ｄ
の出力２３０を高にならせ、この出力２３０はＮＡＮＤ
ゲート２０４ｂの一方の入力に加えられる。ゲート２０
４ｂの他方の人力はＦｐ２２５の出力２２６に接続され
、この出力２２６はこの時点において高である。ゲート
２０４ｂの両方の入力は高であって出力２３２を低に成
し、この出力が５ＲＦＦ２２３の出力２２４を状態変化
させて高にならせる。この高出力がＯＲアゲ−２００ｄ
にフィードバックされるので、ホスト５４の書き込みサ
イクルの終了時に、出力２２４は高に留まる。ホスト５
４の書き込みサイクルの終了は出力２１２を高に戻らせ
る。出力２１２上のこの信号の立ち上がり縁がＶＣＲ１
４２のＣＬＫ入力を起動させる事によって、レジスタ１
４２によってＨＤＡＴＡ８８上に存在する前記のデータ
コードを記憶させる。
前記のホスト書き込みサイクルの終了時に、制御１３２
は「アームされた」と言う事ができる。
すなわち、次のＨＣＲ１４４への書き込みがＭＵＸＣＴ
ＲＬ１３０の状態を変更させ、これによりマルチプレク
サ１１０と１２４を起動させて、ＲＡＭＩ　１２と１１
６を局内５２とホスト５４の間において交換または「ス
ワップ」させる。
ＨＣＲ１４４に書き込むため、局内５２がＶＲＷ１３４
と関連してＶｃＲ８ＥＬ１３８をアサートし、これらの
２信号のアサートがＯＲアゲ−２００ａの出力２１６を
低にならせる。出力２１６の低がインバータ２０２ａに
よって反転され、高としてＯＲゲート２００ｃの入力２
３４に加えられる。ＯＲゲート２００ｃの出力２３６が
ＮＡＮＤゲート２０４ａの入力に加えられ、ＮＡＮＤゲ
ート２０４の他方の入力はＦＦ２２５の出力２２６の故
にすでに高状態にある。つぎに、ＮＡＮＤ２０４の出力
２３８が低に移行し、この出力２３８が５ＲＦＦ２２１
の出力２２２を高にならせる。この高状態がＯＲゲート
２００ｃにフィードバックされるので、局内５２の書き
込みサイクルの終了時に出力２２２が高状態に留まる。
４人力ＮＡＮＤゲート２０６はその人力として、５ＲＦ
Ｆ２２１の出力２２２と、５ＲＦＦ２２３の出力２２４
と、ＯＲゲート２００ｂの出力２１２と、ＯＲゲート２
００ａの出力２１６とを有する。このようにして、前記
のホスト５４と局内５２の書き込みサイクルの直後に、
ＮＡＮＤゲート２０６の出力２２０が高状態となる事が
分かる。出力２２０は単一人力としてＦＦ２２５に加え
られ、また、ＮＯＲゲート１９６ａと１９６ｂから成る
局内交換状態ラッチ２４０、およびＮＯＲゲート１９６
ｃと１９６ｄから成るホスト交換状態ラッチに対する入
力となる。
状態ラッチの目的は、局内５２に対する表示ビットまた
は状態ビットを提供するにある。状態ビットの状態は、
ホスト５４が状態語をＶＣＲ１４２に書き込んだかいな
か、またメモリ交換が生じたかいなかを表示する。　　
・ 操作に際して、状態ラッチ２４０の出力２５４゛　　は
、ＮＯＲゲート１９６ａと１９６ｂに対する入力の正規
状態の故に、原則として高状態にある。
Ｎ０Ｒ１９６ｂに対する１つの人力はインバータ２０２
ｂの出力２２８であり、この出力はＶＣＲ１４２へのホ
スト５４の書き込みサイクル中のみ高状態になる事は理
解されよう。
Ｎ０Ｒ１９６ｂの出力２５４は常態において高であり、
この出力が入力としてパスバッファ１９２に加えられ、
さらに入力としてＮ０Ｒ１９６ａに加えられる。前記の
ようにＮ０Ｒ１９６に対する他方の入力は、ＡＮＤゲー
ト２０６の常態において低状態の出力２２０である。
ＶＣＲ１４２に対するホスト５４の書き込みサイクル中
に、出力２２８は高状態であり、この出力２２８が出力
２５４を低状態にならせる。この低状態がＮ０Ｒ１９６
ａにフィードバックされ、前記のホスト５４の書き込み
サイクル後に出力２５４を低状態に留まらせる。バッフ
ァ１９２の出力２５８７！１（ＶＤＡＴＡ６２（７）Ｖ
Ｄ７１：接続される。バッファ１９２のエネーブル入力
が出力１３８に接続され、この出力は局内５２のＶＣＲ
１４２読みだし中に低状態にある。このようにして、Ｖ
ＣＲ１４２から読み返される状態語は、ホスト５４によ
ってＶＣＲ１４２の中に記憶された７ビツトのデータか
ら成り、データの第８ビツトは状態ラッチ１４２の状態
である。局内５２は、出力２５８の状態をモニタするり
（によって、ホスト５４かＶＣＲ１４２に書き込み、こ
れによってメモリ交換をアームしまたは開始したかいな
かを確定する１１かできる。
ＡＮＤゲート２０６の出力２２０が高状態となるときに
状態ラッチ２４０がその常態の高出力状態にリセフトさ
れ、さらに後で述べるように出力２２０はメモリ交換中
高状態にある。このようにして、局内５２は、出力２５
８をモニタする事により、いつメモリ交換が生じたかを
確定する事ができる。
状態ラッチ２４２の動作は状態ラッチ２４０の動作と同
様である。出力２３４は入力としてＮＯＲゲート１９６
ｄに接続されてラッチ２４２の出力２５６を変更し、こ
の出力２５６の状態はパスバッファ１９４の出力２６０
を介してホスト５４に与えられる事は理解されよう。
ＦＦ２２５の動作を説明しやすくするため、下記の４表
、すなわち表１〜表４を参照しよう。これらの表には、
一部の論理デバイスの出力状態が示されている。初期状
態を表１に示した下記の状態と仮定する：　ＦＦ２２５
出力ＭＵ　Ｘ　ＣＴ　ＲＬ１３０が低、出力２２６が高
、またＮＡＮＤ２０６の出力２２０が低。
表２に見られるように、出力２２０が高となり、局内５
２とホスト５４が共に通信レジスタ１４４と１４２に書
き込んだ事を示す場合、ＦＦ２２５がＭＵＸＣＴＲＬ１
３０を低状態から高状態に変化させる。このようにして
、前述のようにマルチプレクサ１１０と１２４が局内５
２をラム１１２に接続させる。また、出力２２６が低状
態に成される事も理解できよう。出力２２６が低状態に
なると、５ＲＦＦの２２１と２２３の両方をリセットさ
せる事により、出力２２２と２２４を低状態に成す。出
力２２１と２２３はＮＡＮＤ２０６に対する入力である
から、出力２２０も低状態に戻る。このようにして、出
力２２０か高状態になった直後に、ＦＦ２２５の作用に
よってこれは低状態に戻る。出力２２０が高状態に留ま
る時間間隔は、ＦＦ２２５と５ＲＦＦの２２１および２
２３を含む論理素子の伝搬遅れによって確定され、代表
的な遅れ時間は５０ナノ秒である。
表３について述べれば、出力２２０が低状態に戻った直
後０ＦＦ２２５を含む種々の出力の状態を示す。この表
から明らかなように、 ＭＵＸＣＴＲＬ　１３０は高状態に留まり、これは望ま
しい結果である。また出力２２６は高状態に戻っており
、これにより５ＲＦＦの２２１と２２３を再び局内５２
およびホスト５４によってセットさせる事かできる。
今、表４について見れば、これは他のメモリ交換サイク
ルであって、この場合局内５２とホスト５４は再び通信
レジスタ１４４と１４２にそれぞれ書き込んでいる。こ
の表から見られるようにＭＵＸＣＴＲＬ１３０はＦｌｊ
び低状態となり、これによって、下記に述べたようにマ
ルチプレクサ１１０と１２４を起動させる。また出力２
２６は再び低状態となり、この低状態が表２について述
べたように５ＲＦＦの２２１と２２３をリセットするで
あろう。
表　　１ 出力　　　状態 １３０低 ２２０低 ２４４　　　　　占。
２４５高 ２４６゜ ２４７低 ２４８高 ２４９低 ２５０高 ２５１高 ２５２低 ２２６高 表２ 出力　　　状態 １３０高 ２２０回 ２４４低 ２４５高 ２４６　　　　　市 ２４７低 ２４８回 ２４９高 ２５０低 ２５１高 ２５２回 ２２６低 表３ 出力　　　状、角 １３０同 ２２０低 ２４４高 ２４５高 ２４６低 ２４７高 ２４８低 ２４９低 ２５０　　　　　回 ２５１低 ２５２低 ２２６高 表４ 出力　　　状態 １３０低 ２２０高 ２４４低 ２４５低 ２４６高 ２４７高 ２４８低 ２４９高 ２５０高 ２５１高 ２５２高 ２２６低 ＣＰＵ間イフィンターフエース８２記において個別の論
理素子から成るものと説明したが、その中に含まれる回
路を集積回路（ＩＣ）とし、ＮＡＮＤゲートおよびイン
パークなどの個別の論理デバイスを単一回路パッケージ
の中に含まれた共通基板上に製造する事によって適当に
製造できるＩｊ［を注意しなければならない。また局内
５２を含む回路もｔＩｔ数または複数のＩＣデバイスと
して製造し、サイズ、所要電力および製造コストを低減
させうる事を注意しなければならない。さらに、このよ
うな１Ｆ数または複数のＩＣデバイスは各種の小型の低
コストのエンクロージャ内部のパッケージングに適して
いる。
このような局内エンクロージャ３００を第１１図に図示
する。この場合、局内５２の各回路が、第５図の局内５
２の機能を有する単一のＬＳＩ（大規模集積回路）３０
２の中に集積されている。
この図から明らかなように、回路３０２はマイクロプロ
セッサ３０４と、機密論理３０６と、ＮＶＭ３８０と、
ＢＢＲＡＭ３１０と、プログラムＲＯＭ３１２と、スク
ラッチパッドＲＡＭ３１４と、クロック／カレンダー３
１６と、証印ＲＯＭ３１８とから成る。さらに回路３０
２はホストシステム３２２と通信するためのＣＰＵ間イ
ジインターフエース３２０み、このホストシステムは、
文書（図示されず）に対して証印を押すための高速イン
クジェットプリンターモジュール（図示されず）を有す
る郵送機とする事ができる。
エンクロージャ３００は代表的なりレジットカードの実
際寸法を有し、デバイス３０２を環境汚染から貼設する
と共に電気的に絶縁するための剛性または半剛性絶縁物
質のラミネートから成る事ができる。またエンクロージ
ャ３００は、ＣＰＵ間イジインターフエース３２０スト
３２２に接続するために外側面に露出された複数の導体
３２４を有する事ができる。
操作に際して、モジュール３００をホスト３２２の中に
備えられた嵌合エンクロージャ３２６の中に挿入し、導
体３２４をホストＣＰＵ３３０の同形の導体３２８に接
触させてホストＣＰＵ３３０を局内ＬＳ１回路３０２に
接続させる事ができる。
このようなりレジットカード状エンクロージャの中に局
内エレクトロニックスを格納する利点は種々ある。第１
にこのような小型の局内ラムは低コストの大量生産技術
に適している。第２に、このような局内ラムは、これを
適当な郵便施設に転送しまたは郵送して、その中に収容
されている会計データを読み出し、妥当性検査する事が
できる。
本発明は前記の説明のみに限定されるものでなく、その
主旨の範囲内において任意に変更実施できる。
【図面の簡単な説明】
本発明の上記および他の特徴は添附図面と共に下記詳細
な説明を参照することによりなお一層良好に理解される
であろう。添附図面において同一参照番号は同一構成要
素を示す。 第１図は電子郵便物印刷システムを示す構成図；第２図
は第１図による郵便物印刷システムにより印刷された郵
税証印を示す。 第３図は第１図の郵便物印刷システムのホストの動作を
示すフローチャート； 第４図は第１図の郵便物印刷システムのメータの作用を
示すフローチャート； 第５図は郵便物印刷システムの一実施例を示す構成図； 第６図は第５図のＣＰＵ間イジインターフエースす構成
図； 第７ａ、７ｂ、７ｃおよび７．ｄ図はヴオールト、ホス
トおよびＣＰＵ間イジインターフエース互作用をそれぞ
れ示す構成図； 第８図は第６図のＣＰＵ間イジインターフエース部を示
す略図； 第９ａおよび９ｂ図（第９図として示す）は第６図のＣ
ＰＵ間イジインターフエースの一部を示す略図： 第１０ａおよび１０ｂ（第１０図として示す）はＣＰＵ
間イジインターフエースに他の部分を示す略図；および 第１１図は郵便印刷システムの他の実施例を示す略図で
ある。 出願人代理人　　佐　　藤　　−雄 ＦＩＧ、　３．　　　　　　　　　　　　　　ＦＩＧ、
　４゜ＨＯ５Ｔ　　　　　　　　　　　　　　　　　　
　　　　　　　　　ＭＥＴＥＲＦＩＧ、　７Ａ、　　　
　　　　　　　　ＦＩＧ、　７Ｂ。 ＦＩＧ、　８゜ ＦＩＧ、　９Ａ。 Ｔｏ　ＦＩＧ、９Ｂ ＦＩＧ、　　９Ｂ。 手続争市、、ｉＥ　−１”　（方式） 昭和６２年１２月Ｓ日

Claims (1)

  1. 【特許請求の範囲】 少なくとも１つの所定金額を有し、またそれぞれ前記の
    所定金額を印字されたパタンを有する証印を印字するた
    めの料金印字システムにおいて、前記証印の前記パタン
    を内部に記憶するに十分なサイズの記憶手段を含む、印
    字された前記所定金額の記録保持用機密計器手段と、 前記証印の印字手段に作動的に接続され、前記計器手段
    から前記の記録されたパタンを受けて金額の印字を生じ
    るように作動する印字制御手段と、前記記憶手段中に記
    憶された前記証印の前記パタンを前記制御手段に通信し
    、そののち前記制御手段が前記印字手段をもって前記証
    印を印字させるように作動する前記の計器手段と前記の
    印字制御手段とを通信接続する通信手段とを含む料金印
    字システム。
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