JPS63124575A - Semiconductor device - Google Patents
Semiconductor deviceInfo
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- JPS63124575A JPS63124575A JP26976486A JP26976486A JPS63124575A JP S63124575 A JPS63124575 A JP S63124575A JP 26976486 A JP26976486 A JP 26976486A JP 26976486 A JP26976486 A JP 26976486A JP S63124575 A JPS63124575 A JP S63124575A
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Abstract
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はMOS)ランリスタを備える半導体装置に関し
、特にMOS)ランリスタの短チヤネル効果改善効果を
損なうことなくソース・ドレイン寄生容量の低減を図っ
た半導体装置に関する。[Detailed Description of the Invention] [Field of Industrial Application] The present invention relates to a semiconductor device equipped with a MOS (MOS) run lister, and in particular aims to reduce source/drain parasitic capacitance without impairing the short channel effect improvement effect of the MOS (MOS) run lister. Related to semiconductor devices.
半導体集積回路のLSI化に伴って、これを構成する半
導体素子は益々微細化が要求されているが、この微細化
によりMOSトランジスタにおいては、ゲート寸法の短
縮化、つまり短チヤネル化が進められ、この短チヤネル
化に伴う短チヤネル効果の改善が重要な課題とされてい
る。特に拡散速度の大きな不純物を用いるPチャネルM
O3)ランリスタのソース・ドレインの拡散横波がりは
NチャネルMO3)ランリスタに比較して太き(、この
横波がりはPチャネルMOSトランジスタ領域のN型不
純物濃度に影響することは周知の通りである。As semiconductor integrated circuits become more and more integrated into LSIs, the semiconductor elements that make up these circuits are required to be increasingly miniaturized.This miniaturization has led to reductions in gate dimensions, that is, shortened channels, in MOS transistors. Improving the short channel effect associated with this shortened channel is an important issue. P-channel M using impurities with particularly high diffusion rates
The diffusion transverse wave edge of the source and drain of the O3) Run Lister is thicker than that of the N-channel MO3) Run Lister (as is well known, this transverse wave radius affects the N-type impurity concentration in the P-channel MOS transistor region.
従来これを解消する手段として、第3図(a)及び(b
)に夫々NチャネルMOSトランジスタ及びPチャネル
MO3I−ランリスタで例示する構造がとられている。Conventionally, as a means to solve this problem, the methods shown in Figs. 3(a) and (b)
) have a structure exemplified by an N-channel MOS transistor and a P-channel MO3I-run lister, respectively.
図に示す通り、NチャネルMO3I−ランリスタはP型
半導体基板21にPウェル層22を形成し、ここにN型
拡散層24.ゲート絶縁膜26及びゲート電極27を形
成している。また、PチャネルMOSトランジスタは同
じ半導体基板21にNウェル層23を形成し、ここにP
型拡散層25、ゲート絶縁膜28及びゲート電極29を
形成している。As shown in the figure, the N-channel MO3I-run lister includes a P-well layer 22 formed in a P-type semiconductor substrate 21, and an N-type diffusion layer 24. A gate insulating film 26 and a gate electrode 27 are formed. In addition, for the P channel MOS transistor, an N well layer 23 is formed on the same semiconductor substrate 21, and a P channel MOS transistor is formed on the same semiconductor substrate 21.
A type diffusion layer 25, a gate insulating film 28, and a gate electrode 29 are formed.
そして、前記両ウェル1g22.23の不純物濃度を半
導体基板21に対して高くすることにより、前記各MO
SトランジスタのN型拡散層24.P型拡散層25から
なるソース・ドレイン領域の短チヤネル効果を抑制する
構造としていた。Then, by increasing the impurity concentration of both the wells 1g22 and 23 with respect to the semiconductor substrate 21, each of the MO
N-type diffusion layer 24 of S transistor. The structure was such that the short channel effect of the source/drain regions made of the P-type diffusion layer 25 is suppressed.
上述した従来の構造では、ウェル領域22.23の不純
物濃度を高めているために、MOS)ランリスタのソー
ス・ドレイン領域における短チヤネル効果は改善される
ものの、ソース・ドレイン領域の寄生容量は大きくなり
、この接合容量によってMOS)ランリスタで構成され
る回路の動作速度の低下を招くという問題が生じている
。In the conventional structure described above, since the impurity concentration in the well regions 22 and 23 is increased, the short channel effect in the source and drain regions of the MOS (MOS) Run Lister is improved, but the parasitic capacitance in the source and drain regions increases. A problem arises in that this junction capacitance causes a reduction in the operating speed of a circuit constituted by a MOS (MOS) run lister.
本発明は、短チヤネル効果改善策を損なわずにMOS)
ランリスタのソース・ドレイン寄生容量の低減を図るこ
とのできる半導体装置を提供することを目的としている
。The present invention provides a method for improving short-channel effects (MOS) without compromising short-channel effect improvement measures.
An object of the present invention is to provide a semiconductor device that can reduce the source/drain parasitic capacitance of a Runristor.
本発明の半導体装置は、MOS)ランリスタのゲート直
下領域における基体側の不純物濃度を他の領域よりも高
濃度にした構成としている。The semiconductor device of the present invention has a structure in which the impurity concentration on the substrate side in the region immediately below the gate of the MOS (MOS) run lister is higher than in other regions.
次に、本発明を図面を参照して説明する。 Next, the present invention will be explained with reference to the drawings.
(第1実施例)
第1図(a)及び(b)は夫々本発明の一実施例におけ
るNチャネルトランジスタ、Pチャネルトランジスタの
各断面図である。(First Embodiment) FIGS. 1A and 1B are cross-sectional views of an N-channel transistor and a P-channel transistor, respectively, in an embodiment of the present invention.
第1図(a)において、P型半導体基板1にはソース・
ドレイン領域としてのN型拡散層2.2を形成し、基板
表面に形成したゲート絶縁膜3及びゲート電極4でNチ
ャネルMO3I−ランリスタを構成している。そして、
ここではゲート電極4の直下の半導体基板1に、これよ
りも高濃度にP型不純物を導入してP型高濃度不純物領
域5を形成している。In FIG. 1(a), a P-type semiconductor substrate 1 has a source and
An N-type diffusion layer 2.2 is formed as a drain region, and the gate insulating film 3 and gate electrode 4 formed on the substrate surface constitute an N-channel MO3I-run lister. and,
Here, a P-type impurity is introduced into the semiconductor substrate 1 directly under the gate electrode 4 at a higher concentration than this to form a P-type high concentration impurity region 5.
また、第1図(b)において、N型半導体基板6にはソ
ース・ドレイン領域としてのP型拡散層7.7を形成し
、基板表面に形成したゲート絶縁膜8及びゲート電極9
でPチャネルMO3I−ランリスタを構成している。そ
して、ここではゲート電極9の直下の半導体基板6にこ
れよりも高濃度にN型不純物を導入してN型高濃度不純
物領域10を形成している。Further, in FIG. 1(b), a P-type diffusion layer 7.7 as a source/drain region is formed on the N-type semiconductor substrate 6, and a gate insulating film 8 and a gate electrode 9 are formed on the substrate surface.
This constitutes a P-channel MO3I-run lister. Here, N-type impurities are introduced into the semiconductor substrate 6 directly under the gate electrode 9 at a higher concentration than this to form an N-type high concentration impurity region 10.
この構造によれば、高濃度不純物領域5.10に夫々ソ
ース・ドレイン領域2.7が接している側面部分の寄生
容量は、従来と同等であるが、他の部分の寄生容量は半
導体基板1.6の不純物濃度で決定されるため、従来の
ウェル層に比較して低濃度の半導体基板1.6ではソー
ス・ドレイン領域における寄生容量を低減できる。According to this structure, the parasitic capacitance of the side surface portions where the source/drain regions 2.7 are in contact with the high concentration impurity regions 5.10, respectively, is the same as that of the conventional one, but the parasitic capacitance of other portions is the same as that of the semiconductor substrate 1. Since the impurity concentration is determined by an impurity concentration of .6, the parasitic capacitance in the source/drain region can be reduced in a semiconductor substrate with a lower concentration of 1.6 than in a conventional well layer.
また、高濃度不純物領域5,10はゲート電極4.9の
直下に形成されているため、ソース・ドレイン領域2.
7の熱処理工程による横波がりは従来と同等となる。こ
のため、この高濃度不純物領域5.10の濃度を従来の
ウェルの濃度と同じに設定しておけば、短チヤネル効果
によるソース・ドレイン間のパンチスルーする限界ゲー
ト長を従来と同程度に確保できる。Further, since the high concentration impurity regions 5 and 10 are formed directly under the gate electrode 4.9, the source/drain regions 2.
The transverse wave caused by the heat treatment step 7 is the same as that of the conventional method. Therefore, by setting the concentration of this high concentration impurity region 5.10 to be the same as the concentration of the conventional well, the critical gate length for punch-through between the source and drain due to the short channel effect can be secured to the same extent as in the conventional well. can.
換言すれば、従来と同等の寄生容量のMOSトランジス
タを製造する限り、本発明のMOS)ランリスタにおけ
る限界ゲート長をもっと短くすることができる。In other words, as long as a MOS transistor with the same parasitic capacitance as the conventional one is manufactured, the critical gate length of the MOS run lister of the present invention can be made much shorter.
(第2実施例)
第2図(a)及び(b)は本発明の第2実施例における
NチャネルMOSトランジスタ及びPチャネルMOSト
ランジスタの各断面図である。なお、これらの図におい
て、第1図と同一部分には同一符号を付している。(Second Embodiment) FIGS. 2(a) and 2(b) are cross-sectional views of an N-channel MOS transistor and a P-channel MOS transistor in a second embodiment of the present invention. In these figures, the same parts as in FIG. 1 are designated by the same reference numerals.
この構造では、P型半導体基板11を共通基板として構
成し、第2図(a)のようにこの基板11にPウェル層
12を形成し、かつここにN型拡散N2.ゲート絶縁膜
3及びゲート電極4を形成し、更にゲート電極4直下に
基体側であるPウェル層12よりも高濃度のP至高濃度
不純物領域5を形成してNチャネルMO3)ランリスタ
を構成している。In this structure, a P-type semiconductor substrate 11 is configured as a common substrate, a P-well layer 12 is formed on this substrate 11 as shown in FIG. 2(a), and an N-type diffusion N2. A gate insulating film 3 and a gate electrode 4 are formed, and a P highest concentration impurity region 5 with a higher concentration than the P well layer 12 on the substrate side is formed directly below the gate electrode 4 to form an N-channel MO3) run lister. There is.
また、第2図(b)のように前記P型半導体基板11に
NウェルJ’i13を形成し、ここにP型拡散層7.ゲ
ート絶縁膜8及びゲート電極9を形成し、更にゲート電
極9直下にNウェル1J13よりも高濃度のN型高濃度
不純物領域10を形成してPチャネルMOSトランジス
タを構成している。Further, as shown in FIG. 2(b), an N-well J'i13 is formed in the P-type semiconductor substrate 11, and a P-type diffusion layer 7. A gate insulating film 8 and a gate electrode 9 are formed, and an N-type high concentration impurity region 10 with a higher concentration than the N well 1J13 is further formed directly under the gate electrode 9 to constitute a P channel MOS transistor.
なお、半導体基板はN型を採用してもよい。Note that an N-type semiconductor substrate may be used.
この構成においても、前記第1実施例と同様にソース・
ドレイン領域としての拡散N2,7における寄生容量を
低減できる一方で、高濃度不純物領域5,10により短
チヤネル効果によるソース・ドレイン間のパンチスルー
限界ゲート長を小さくできる。In this configuration as well, the source
While the parasitic capacitance in the diffusions N2 and 7 serving as the drain region can be reduced, the punch-through limit gate length between the source and drain due to the short channel effect can be reduced by the high concentration impurity regions 5 and 10.
この実施例ではNチャネルMO3)ランリスタ及びPチ
ャネルMO3)ランリスタの複合素子を形成する場合に
有効である。This embodiment is effective when forming a composite element of an N-channel MO3) run lister and a P-channel MO3) run lister.
以上説明したように本発明は、MO3I−ランリスタの
ゲート直下領域における基体側の不純物濃度を他の領域
よりも高濃度にしているので、従来の短チヤネル効果改
善策を損なうことなくMOSトランジスタのソース・ド
レイン寄生容量を大幅に小さくすることができ、回路動
作速度の速い半導体装置を得ることができる。As explained above, in the present invention, the impurity concentration on the substrate side in the region directly under the gate of the MO3I-run lister is made higher than in other regions, so that the impurity concentration in the source of the MOS transistor is achieved without impairing the conventional short channel effect improvement measures. - Drain parasitic capacitance can be significantly reduced, and a semiconductor device with high circuit operation speed can be obtained.
第1図(a)及び(b)は夫々本発明の第1実施例のN
チャネルMO3)ランリスタ及びPチャネルMO3I−
ランリスタの断面図、第2図(a)及び(b)は夫々本
発明の第2実施例のNチャネルMOSトランジスタ及び
PチャネルMOSトランジスタの断面図、第3図(a)
及び(b)は従来構造のNチャネルMO3)ランリスタ
及びPチャネルMO3I−ランリスタの断面図である。
1・・・P型半導体基板、2・・・N型拡散層、3・・
・ゲート絶縁膜、4・・・ゲート電極、5・・・P壁高
濃度不純物領域、6・・・N型半導体基板、7・・・P
型拡散層、8・・・ゲート絶縁膜、9・・・ゲート電極
、10・・・N型高濃度不純物領域、11・・・P型半
導体基板、12・・・Pウェル層、13・・・Nウェル
層、21・・・P型半導体基板、22・・・Pウェル層
、23・・・Nウェル層、24・・・N型拡散層、25
・・・P型拡散層、26・・・ゲート絶縁膜、27・・
・ゲート電極、28・・・ゲート絶縁膜、29・・・ゲ
ート電極。
1′ 、
3、)第
(a)第
(a) 第:
2図 、5)
3図 (1))FIGS. 1(a) and 1(b) show N of the first embodiment of the present invention, respectively.
Channel MO3) Run lister and P channel MO3I-
2(a) and (b) are cross-sectional views of a run lister, and FIG. 3(a) is a cross-sectional view of an N-channel MOS transistor and a P-channel MOS transistor, respectively, according to a second embodiment of the present invention.
and (b) are cross-sectional views of a conventionally structured N-channel MO3) run lister and P-channel MO3I-run lister. 1... P-type semiconductor substrate, 2... N-type diffusion layer, 3...
・Gate insulating film, 4... Gate electrode, 5... P wall high concentration impurity region, 6... N type semiconductor substrate, 7... P
Type diffusion layer, 8... Gate insulating film, 9... Gate electrode, 10... N type high concentration impurity region, 11... P type semiconductor substrate, 12... P well layer, 13... - N well layer, 21... P type semiconductor substrate, 22... P well layer, 23... N well layer, 24... N type diffusion layer, 25
...P-type diffusion layer, 26...gate insulating film, 27...
- Gate electrode, 28... Gate insulating film, 29... Gate electrode. 1', 3,) Part (a) Part (a) Part: Fig. 2, 5) Fig. 3 (1))
Claims (3)
領域としての拡散層と、この一主面上に絶縁膜を介して
形成したゲート電極とで構成したMOSトランジスタを
備える半導体装置において、前記MOSトランジスタの
ゲート直下領域における基体側の不純物濃度を他の領域
よりも高濃度に形成したことを特徴とする半導体装置。(1) In a semiconductor device including a MOS transistor constituted by a diffusion layer as a source/drain region formed on one main surface of a semiconductor substrate and a gate electrode formed on this one main surface with an insulating film interposed therebetween, 1. A semiconductor device characterized in that the impurity concentration on the base side in a region immediately below the gate of a MOS transistor is higher than in other regions.
よりも高濃度にしてなる特許請求の範囲第1項記載の半
導体装置。(2) The semiconductor device according to claim 1, wherein the concentration of the semiconductor substrate directly under the gate is higher than that of other parts.
りも高濃度に形成してなる特許請求の範囲第1項記載の
半導体装置。(3) The semiconductor device according to claim 1, wherein the well layer directly under the gate is formed to have a higher concentration than other parts.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP26976486A JPS63124575A (en) | 1986-11-14 | 1986-11-14 | Semiconductor device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP26976486A JPS63124575A (en) | 1986-11-14 | 1986-11-14 | Semiconductor device |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS63124575A true JPS63124575A (en) | 1988-05-28 |
Family
ID=17476820
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP26976486A Pending JPS63124575A (en) | 1986-11-14 | 1986-11-14 | Semiconductor device |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS63124575A (en) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH02281659A (en) * | 1989-04-21 | 1990-11-19 | Nec Corp | Mos transistor |
JP2005239132A (en) * | 2004-01-26 | 2005-09-08 | Toray Ind Inc | Outside sheet member for vehicle |
Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6089972A (en) * | 1983-10-24 | 1985-05-20 | Nec Corp | Mis type semiconductor device |
JPS61232679A (en) * | 1985-04-09 | 1986-10-16 | Nec Corp | Manufacture of semiconductor device |
-
1986
- 1986-11-14 JP JP26976486A patent/JPS63124575A/en active Pending
Patent Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
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