JPS63117131U - - Google Patents

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JPS63117131U
JPS63117131U JP845887U JP845887U JPS63117131U JP S63117131 U JPS63117131 U JP S63117131U JP 845887 U JP845887 U JP 845887U JP 845887 U JP845887 U JP 845887U JP S63117131 U JPS63117131 U JP S63117131U
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JP845887U
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Landscapes

  • Digital Transmission Methods That Use Modulated Carrier Waves (AREA)
  • Time-Division Multiplex Systems (AREA)
  • Synchronisation In Digital Transmission Systems (AREA)

Description

【図面の簡単な説明】
第1図はこの考案の実施例を示すブロツク図、
第2図は第1図及び第2図に示される各信号のタ
イミングを示すタイムチヤート図、第3図は従来
の例を説明するためのブロツク図である。 図において、1は位相検波器、2はサンプル・
ホールド回路、3は低域通過フイルタ、4は第1
の増幅器、5は電圧制御発振器、6は第2の増幅
器、7は遅延回路、8はビツト・タイミング・リ
カバリ・ウインドウ、9は再生クロツク、10は
システムクロツク、11は再生データ、12はユ
ニークワード検出器、13はユニークワードパタ
ーン一致数を表す信号、14はサンプリング・タ
イミング信号、15はカウンタ回路である。なお
、図中、同一符号は同一または相当部分を示す。

Claims (1)

    【実用新案登録請求の範囲】
  1. 外部より入力される再生クロツクが第1の入力
    端子に入力される位相検波器、上記検波器の出力
    端に接続されるサンプル・ホールド回路、上記サ
    ンプル・ホールド回路の出力端に接続される低減
    通過フイルタ、上記フイルタの出力端に接続され
    る第1の増幅器、上記増幅器の出力端に制御端子
    が接続される電圧制御発振器、上記発振器のクロ
    ツク出力の一部をシステムクロツクとして外部に
    出力し、一部を上記検波器の第2の入力端子に帰
    還させる第2の増幅器、外部より入力される再生
    データとユニークワードパターンとを比較し一致
    したビツト数を計数するユニークワード検出器、
    上記ユニークワード検出器が出力するユニークワ
    ードパターン一致数をプリセツト入力値とし、外
    部より入力されるビツト・タイミング・リカバリ
    ・ウインドウがイネーブル端子及びプリセツト端
    子に入力されるカウンタ回路、上記カウンタ回路
    が出力するキヤリー・アウト信号を上記サンプル
    ・ホールド回路のサンプリング・タイミング信号
    として出力する遅延回路とを備えたことを特徴と
    するシステムクロツク同期回路。
JP845887U 1987-01-23 1987-01-23 Pending JPS63117131U (ja)

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JP845887U JPS63117131U (ja) 1987-01-23 1987-01-23

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JP845887U JPS63117131U (ja) 1987-01-23 1987-01-23

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JPS63117131U true JPS63117131U (ja) 1988-07-28

Family

ID=30792852

Family Applications (1)

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JP845887U Pending JPS63117131U (ja) 1987-01-23 1987-01-23

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