JPS63113652A - I/o device - Google Patents
I/o deviceInfo
- Publication number
- JPS63113652A JPS63113652A JP25706486A JP25706486A JPS63113652A JP S63113652 A JPS63113652 A JP S63113652A JP 25706486 A JP25706486 A JP 25706486A JP 25706486 A JP25706486 A JP 25706486A JP S63113652 A JPS63113652 A JP S63113652A
- Authority
- JP
- Japan
- Prior art keywords
- port
- cpu
- initialization
- rom
- sequence
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000005540 biological transmission Effects 0.000 abstract description 2
- 101100087530 Caenorhabditis elegans rom-1 gene Proteins 0.000 abstract 3
- 101100305983 Mus musculus Rom1 gene Proteins 0.000 abstract 3
- 230000002457 bidirectional effect Effects 0.000 description 5
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- 230000000694 effects Effects 0.000 description 2
Abstract
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はROM (マスクROM、EPROM等)を用
いて初期設定を行なうIlo (Inputloutp
ut)デバイスに関するものである。[Detailed Description of the Invention] [Industrial Application Field] The present invention is an Ilo (Input Loud Memory) system that performs initial settings using a ROM (mask ROM, EPROM, etc.).
ut) device.
従来この種のI10デバイスは、電源投入後、ある特定
の状態を保持し、cpuからの次の命令を待つという動
作をするものであった。Conventionally, this type of I10 device operated by maintaining a certain state after power-on and waiting for the next command from the CPU.
したがって、任意の動作モードを得るには(これを初期
設定と呼ぶことにする。) 、CPUからのプログラム
に基づく命令によるしかなかった。ゆえに、初期設定(
たとえば人出力の方向に指定、あるいは割り込み要求の
指定等)を行なうために、cpuはFetch −Ex
ecuteの動作を行なわなければならず、システム全
体のシーケンスを複雑にしてしまう。Therefore, the only way to obtain an arbitrary operating mode (this will be referred to as initial setting) is through instructions based on a program from the CPU. Therefore, the initial setting (
For example, to specify the direction of human output or to specify an interrupt request, the CPU uses Fetch-Ex
ecute operation, which complicates the sequence of the entire system.
本発明の目的は以上のような問題を解消したI10デバ
イスを提供することにある。An object of the present invention is to provide an I10 device that solves the above problems.
(問題点を解決するための手段)
本発明はI/Oポートと、I/Oポートを制御する制御
情報を記憶した記憶手段と、電源投入時に記憶手段内記
憶情報に基づいて、I/Oポートを所定の状態に設定す
る手段とを具える。(Means for Solving Problems) The present invention includes an I/O port, a storage means that stores control information for controlling the I/O port, and an I/O and means for setting the port to a predetermined state.
本発明によれば、電源投入時に記憶手段からのI/Oポ
ート制御情報に基づいてI/Oポートを所定の状態に設
定する。According to the present invention, when the power is turned on, the I/O port is set to a predetermined state based on the I/O port control information from the storage means.
(実施例) 第1図は本発明の一実施例を示す。(Example) FIG. 1 shows an embodiment of the invention.
1は初期設定時に使われるROM、3はI/Oポートで
ある。2はI/Oポート3の各種動作モードを制御する
為の制御用レジスタであって、ROMI内に記憶された
データによフて直接プリセット・リセットされる。4は
(例えば計算機内部の) cpuとレジスタ2およびI
/Oポートを接続する双方向バス、5は外部インターフ
ェースとI10ポート3とを接続するデータバスである
。1 is a ROM used during initial settings, and 3 is an I/O port. Reference numeral 2 denotes a control register for controlling various operation modes of the I/O port 3, which is directly preset and reset by data stored in the ROMI. 4 is the CPU (for example inside the computer), register 2 and I
A bidirectional bus 5 connects the /O port, and a data bus 5 connects the external interface and the I10 port 3.
以上のような構成によれば、電源投入後、ROMI内に
記憶されたデータにより制御用レジスタ2を直接プリセ
ット・リセットする。これによって初期設定が行なわれ
る。According to the above configuration, after the power is turned on, the control register 2 is directly preset/reset using the data stored in the ROMI. Initial settings are performed by this.
第2図は本発明の他の実施例を示す。FIG. 2 shows another embodiment of the invention.
1は初期設定時に使用するROM、3はI/Oポート、
2はI/Oポートの各種動作モードを制御するための制
御用レジスタ、4はCPUとレジスタ2およびI/Oポ
ート3とを接続する双方向バス、5は外部インターフェ
ースとI/Oポート3とを接続するデータバス、6はR
OMIを制御するための制御回路である。1 is the ROM used during initial settings, 3 is the I/O port,
2 is a control register for controlling various operation modes of the I/O port, 4 is a bidirectional bus that connects the CPU with register 2 and I/O port 3, and 5 is an external interface and I/O port 3. 6 is R
This is a control circuit for controlling OMI.
ROMIからの出力データは双方向バス4に出力される
。Output data from ROMI is output to bidirectional bus 4.
以上のような構成によれば、電源投入後、制御回路6に
よってROMIを制御して、RO1内に記憶されたデー
タを双方向バス4に出力し、この双方向バス4を介して
制御用レジスタ2をプリセット・リセットする。このよ
うにして初期設定か行なわれる。なお、ROMI内のデ
ータ送信タイミングは例えばCPUによるプログラムに
基づいた初期設定を行なう時の一連のシーケンスに準す
る。According to the above configuration, after power is turned on, the control circuit 6 controls the ROMI, outputs the data stored in the RO1 to the bidirectional bus 4, and outputs the data stored in the bidirectional bus 4 to the control register. Preset/reset 2. Initial settings are performed in this way. Note that the data transmission timing in the ROMI conforms to a series of sequences when performing initial settings based on a program by the CPU, for example.
以上のように、CPUは、初期設定のための一連のプロ
グラム実行から開放される。したがって、システム全体
のシーケンスを簡略化させることができる。これはI1
0デバイス使用者の負担を軽減することになる。As described above, the CPU is freed from executing a series of programs for initialization. Therefore, the sequence of the entire system can be simplified. This is I1
0 This will reduce the burden on device users.
また、CPUは初期設定に必要な時間を別の処理に使う
ことができる。初期設定のプログラムをROMIにより
行なうので初期設定を高速に処理することかできる。そ
して、ROMIはマスクROMもしくはEPROMとす
ることによって、RO旧に記憶させるデータを必要に応
じて変更させることができ、I10デバイスに汎用性を
持たせることができる。Furthermore, the CPU can use the time required for initialization for other processing. Since the initial setting program is performed by ROMI, the initial setting can be processed at high speed. By making the ROMI a mask ROM or EPROM, the data stored in the RO can be changed as necessary, making the I10 device more versatile.
第一図に示す構成によれば、I/Oポートの制御用レジ
スタ2を構成するフリップフリップをROMIの内容に
より直接セット・リセットさせるので、プログラムによ
ってCPUが初期設定を行なう時に比べ、実行時間を減
らすことができる。According to the configuration shown in Figure 1, since the flip-flops constituting the control register 2 of the I/O port are directly set and reset by the contents of ROMI, the execution time is shorter than when the CPU performs initial settings using a program. can be reduced.
(発明の効果〕
以上説明したように本発明によれば、本体内等のCPU
を使用せずに初期設定を高速に行なうことができる。(Effects of the Invention) As explained above, according to the present invention, the CPU inside the main body, etc.
Initial settings can be performed quickly without using .
S1図は本発明の一実施例を示すブロック図、 第2図は本発明の他の実施例を示すブロック図である。 1・・・ll0M 。 2・・・制御用レジスタ、 3・・司70ポート、 4・・・双方向バス、 5・・・データバス、 6・・・制御回路。 Figure S1 is a block diagram showing an embodiment of the present invention; FIG. 2 is a block diagram showing another embodiment of the invention. 1...ll0M. 2...control register, 3. Tsukasa 70 port, 4...Two-way bus, 5...data bus, 6...Control circuit.
Claims (1)
記憶した記憶手段と、電源投入時に前記記憶手段内記憶
情報に基づいて、前記I/Oポートを所定の状態に設定
する手段とを具えたことを特徴とするI/Oデバイス。an I/O port, a storage means for storing control information for controlling the I/O port, and means for setting the I/O port to a predetermined state based on the information stored in the storage means when power is turned on. An I/O device characterized by comprising:
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP25706486A JPS63113652A (en) | 1986-10-30 | 1986-10-30 | I/o device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP25706486A JPS63113652A (en) | 1986-10-30 | 1986-10-30 | I/o device |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS63113652A true JPS63113652A (en) | 1988-05-18 |
Family
ID=17301238
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP25706486A Pending JPS63113652A (en) | 1986-10-30 | 1986-10-30 | I/o device |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS63113652A (en) |
Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS58176725A (en) * | 1982-04-08 | 1983-10-17 | Sony Corp | Integrated circuit |
-
1986
- 1986-10-30 JP JP25706486A patent/JPS63113652A/en active Pending
Patent Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS58176725A (en) * | 1982-04-08 | 1983-10-17 | Sony Corp | Integrated circuit |
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