JPS63113633A

JPS63113633A - 非同期マイクロマシン／インタ−フエイス

Info

Publication number: JPS63113633A
Application number: JP62213191A
Authority: JP
Inventors: スーザン・イー・キヤリイ
Original assignee: Sun Microsystems Inc
Current assignee: Sun Microsystems Inc
Priority date: 1986-08-29
Filing date: 1987-08-28
Publication date: 1988-05-18
Anticipated expiration: 2012-09-10
Also published as: GB8717108D0; DE3728495C2; SG61291G; GB2194657A; FR2603400A1; DE3728495A1; GB2194657B; JP2652640B2; FR2603400B1; CA1290858C

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明はマイクロ符号化されたマシン（マイクロマシン
）に関するものであり、更に詳しくいえば、それらのマ
シンがインターフェイスさせられる装置から非同期で実
行するマイクロマシンに関するものである。

〔従来の技術および発明が解決すべき問題点〕インター
フェイスさせられる装置から非同期でクロックされる（
す々わち、マイクロマシンのクロックが位相はずれであ
る、または、マイクロマシンがインターフェイスさせら
れる装置を動作させるクロックの周期とは異なる周期を
有する）マイクロマシンを用いる従来のコンピュータ装
置においては、待ち時間（マイクロマシンに対する入来
命令の発生時刻と命令終了時刻との間の遅れ時間）が重
要で、面倒な問題である。説明のために、「マイクロマ
シン」すなわち非同期マイクロマシンという用語を、マ
イクロ格納記憶装置から読出された指令によりクロツク
サイクルごとに更新され、入来命令を実行するために用
いられる計算用コンピュータとして定義する。それらの
指令は制御信号およびデータで構成されるのが普通であ
る。

マイクロマシンがそれの命令を受けるＣＰＵとは非同期
で動作するマイクロマシンにおいて起る待ち時間の問題
を解決するために、従来の装置は、主ＣＰＵと非同期マ
イクロマシンの間に種々の同期インターフェイスを採用
している。そのような従来の同期インターフェイスはＣ
ＰＵにより発生された入来命令を一般に保持し、その命
令をマイクロマシンのクロックに同期し、同期過程が終
ると、命令が待っていることをマイクロマシンに知らせ
るフラッグビットをセットする。それからマイクロマシ
ンは、いまは同期されている入来命令に一致するルーチ
ンへ制御（アドレス変更）を転送する。そのような従来
の同期化インターフェイスの２つの主な例が「ＦＩＦＯ
Ｊと共用される記憶装置である。

しかし、全てのそのような従来の同期化装置では、入来
命令の同期と、マイクロマシンによる制御の命令への転
送とはほぼ連続して起るから、入来命令を同期させるた
めに要する時間の長さと、マイクロマシンが制御を命令
に対応するルーチンへ転送するために要する時間の長さ
は累積される。

更に、マイクロマシンによる制御の転送が行われるまで
、その命令に対するオペレーション（アクション）は行
われない。したがって、待ち時間は単に短くされるだけ
であって、最短にはされない。

そのために、非同期マイクロ符号化されたマシンを採用
する全ての従来装置においては、待ち時間は重要で、解
決されない問題として残る。

〔問題点を解決するための手段〕

先行技術の障害および欠点は、クロックを基にして動作
する中央処理装置（ＣＰＵ）に応答する、前記クロック
とは非同期であるクロックを基にして動作する非同期マ
イクロマシンにおいて、入来命令を受け、その入来命令
に関連する諸オペレーションを実行するデータ路素子手
段と、入来命令を実行する命令実行手段と、前記入来命
令の実行前に、および前記マイクロマシン／インターフ
エイスによる、入来命令に関連するルーチンへの制御の
転送中に、前記データ路素子手段内のオペレーションを
実行する手段と、を備える非同期マイクロマシン／イン
ターフェイスにより解消される。

入来命令が前記ＣＰＵにより２回のアクセスで送られ、
前記入来命令の前記第２のアクセスが同期されている間
に命令実行手段が入来命令の第１のアクセスを実行する
ように、同期化手段は入来命令の第１のアクセスと第２
のアクセスを同期して、入来命令の第１のアクセスの実
行の終了後に命令実行手段が第２のアクセスの実行を開
始するようＫする、本発明のマイクロマシン／インター
フェイスの第２の実施例も得られる。

マイクロマシン／インターフェイスが入来命令を実行し
ている間に次の命令を捕えて、その入来命令を送るため
の次の命令ラッチ手段を更に備え、次の命令ラッチ手段
は、ＣＰＵとマイクロマシン／インターフェイスの間に
結合される複数のラッチを備え、それら複数のラッチは
命令実行助力手段へも結合され、受信の少し後で、次の
命令ラッチ手段において、命令実行助力手段が複数のラ
ッチの可能化を実行に移すことを止めることにより、次
の命令ラッチ手段を閉じて次の命令を捕えるように、複
数のラッチは命令実行助力手段へも結合されて、その命
令実行助力手段により制御される非同期マイクロマシン
／インターフェイスの第３の実施例も得られる。

本発明を完全に理解できるようにするために、以下の説
明においては、ビット、論理クロック、タイミング関係
等のような特定の事項の詳細について数多く述べである
。しかし、そのような特定の詳細事項なしに本発明を実
施できることが尚業者には明らかであろう。その他の場
合には、本発明を不必要に詳しく説明して本発明をらい
まいしないようにするために、周知の回路および装置ブ
ロック図で示す。

〔実施例〕

以下、図面を参照して本発明の詳細な説明する。

第１図には本発明のマイクロマシン／インターフェイス
９の第１の実施例の全体的なブロック図が示されている
。

第２図には、第１図のマイクロマシン／インターフェイ
スの動作中に送られ、または実行に移されるある種の信
号を示すタイミング図である。この第２図を参照して、
第１図に示されているマイクロマシン・インターフェイ
スの動作を説明する。

しかし、第２図は、入来命令が到達した時にマイクロマ
シン／インターフェイス９が以前の命令を実行していな
いような条件の下において、ある特定の命令の実行の例
示的なタイミング図のみを示すものである。マイクロマ
シン／インターフェイス９の動作については、入来命令
が到達した時に以前の命令が実行されているような状況
において後で説明することにする。

第１図のマイクロマシン／インターフェイス９の第１の
実施例の動作を示すために用いられるこの実施例の構造
においては、入来命令は、第２図のクロックサイクルＡ
−Ｂの間のある時にＣＰＵＩＱにより実行に移される。

ここで例として用いられる特定の入来命令は、入来命令
中に含まれているオペランドと、データ路素子４０のレ
ジスタファイル４０Ａのレジスタ１の内容とを加えるこ
とを要する。ここで例としている命令中の入来命令はオ
ペラントド、ｏｐ符号と、ユーザー・レジスタアドレス
とを含む。しかし、マイクロマシン／インターフェイス
９は他の多くの部類の命令（たとえばベクトルの加算、
減算等）を実行でき、たとえば加算命令のみの実行に限
定されるものではない。

この明細書で説明する特定の命令はマイクロマシン／イ
ンターフェイス９の動作を説明するためのものにすぎな
い。

あらゆる命令が終ると指令レジスタ５５が「アイドル状
態」に入る。この明細６においては、「アイドル状態」
を、指令レジスタ５５が入来命令のルーチンを実行して
いない期間として定義する（すなわち、指令レジスタ５
５が凍結され、入来命令に関連するルーチンの指令でク
ロッキングしていない期間）。ここで説明している実施
例においては、まずここで説明する動作においては第゛
２図のクロックＡの前に以前の命令が終っているから、
入来命令が到達した時には指令レジスタ５５はアイドル
状態にある（指令レジスタ５５のアイドル状態について
は後で詳しく説明する。）更に１マイクロマシン／イン
ターフエイス９のクロックとＣＰＵＴＯのクロックは互
いに非同期であるから、ＣＰＵｌ０のりじツクとマイク
ロマシン／インターフェイス９のクロックの位相関係は
既知でない。したがって、入来命令の到達を示す命令制
御信号（第２図）が到達してから１′または２′クロツ
ク・サイクル後まで、入来命令はマイクロマシン／イン
ターフェイス９のクロックに同期させられない。入来命
令の同期の１クロツクサイクル後に指令レジスタ５５は
アイドル状態を脱し、入来命令の実行を開始する（すな
わち、入来命令のルーチンの指令のクロッキングを開始
する）。

したがって、とこで説明している実施例においては、入
来命令はクロックサイクルＡ−Ｈの間に到達するから、
第２図のクロックＤまで指令レジスタ５５はアイドル状
態にある。

先に述べたように、従来の非同期マイクロマンンにおい
ては入来命令の同期化と、入来命令のルーチンへの制御
の転送とは、命令に対する何らかのオペレーションが行
われる前に起らなければならない。これとは対照的に、
本発明のマイクロマシン／インターフェイス９は命令の
実行開始前（すなわち、指令レジスタ５５が入来命令の
ルーチンの指令のクロッキングを開始する前）および入
来命令のルーチンへの制御の転送中に開始する。

上記のことは、多くのオペレーションが非常ニ多くの命
令に共通であるという事実を新規に具体化することによ
り（すなわち、算術装置へのオペランドのチャネリング
、レジスタファイルへのレジスタファイルアドレスのチ
ャネリング等）により可能とされている。

後で詳しく説明するように、これは、あらゆる命令が終
った時に指令レジスタ５５ヘロードされ、集って、ここ
で「アイドル状態指令」と呼ぶ、１つの指令を構成する
種々の制御信号により部分的に達成される。後で詳しく
説明するように、入来命令の実行の前、および入来命令
のルーチンへの制御の転送中に起るオペレーションは、
同期化／同期化助力回路６０によっても達成される。そ
の同期化／同期化助力回路６０はそれらのオペレーショ
ンがいつ起るかを決定する。アイドル状態指令が構成さ
れる上記制御信号が、マイクロ格納装置５０の記憶場所
のうち、指令レジスタ５５がアイドル状態にある時にマ
イクロマシン／インターフェイス９の動作に関連する記
憶場所に格納される。ある命令が終ると、その記憶場所
への全てのルーチン転送およびアイドル状態指令がそれ
に格納される。指令レジスタ５５がアイドル状態にある
間に指令レジスタ５５はアイドル状態指令の制御信号を
実行に移すから、入来命令のルーチンにより指定された
指令の実行の前、およびそのルーチンへの制御の転送中
に、その指令レジスタ５５はほとんどの入来命令に共通
のオペレーションを実行させることにより、待ち時間を
大幅に短縮する。それらの制御信号は５つの主な群に分
けられる。以下、第１図および第３図を参照してそれら
の制御信号群について説明する。アイドル状態指令の制
御信号のいくつかは、アイドル状態にない時（すなわち
、入来命令を実行している時）の指令レジスタ５５によ
って実行に移されることもあることに注目することは重
要である。大きな差異は、指令レジスタ５５がアイドル
状態を脱した後でその指令レジスタにロードされた信号
が、入来命令に関連するルーチンの一部であるのに対し
て、アイドル状態（である指令レジスタにより実行に移
された制御信号はそうではないことである。

アイドル状態にある指令レジスタ５５が実行に移す制御
信号の第１の群をここでは「アイドル信号」と呼ぶ。そ
れらのアイドル信号を指令レジスタ５５は同期化／同期
化助力回路６６へ送る。それらのアイドル信号、指令レ
ジスタがアイドル状態にあることを同期化／同期化助力
回路６０へ知らせるとともに、同期化／同期化助力回路
６０を通じて命令ラッチ２０とパラメータラッチ３０（
第１図）へ与えられ、そこにおいてアサートされた時に
１それらのラッチ２０．３０を開いて、指令レジスタ５
５がアイドル状態にある時にそれらのラッチが開かれて
いるモード（すなわち、それらのラッチを通って信号が
流れる）ようにする。

指令レジスタ５５がアイドル状態を脱すると（ここで説
明している実施例においてはクロックＤにおいて）、ア
イドル信号は実行をデアサート（停止）される（ｄｅａ
ｓａ＠ｒｔｅｄ）。指令レジスタ５５によりアイドル信
号のデアサートされるとラッチ２０．３０が閉じられ、
それらのラッチを流れている情報を捕えるようにし、し
たがって、入来命令の実行が終了した時にラッチ２Ｑ、
３Ｑがアイドル信号のりアサートにより開かれるまで情
報はそれらのラッチのそれぞれの出力により継続される
。

５つの制御信号群のうち、アイドル状態にある指令レジ
スタ５５が送る第２の群は、データ路素子４０へ送られ
る入来命令情報を多重化する信号であって、ここでは「
データ路多重化制御信号ｊと呼ぶことにする。指令レジ
スタ５５がアイドル状態にある時にそれらの信号の所定
のセットがアサートされる。

ここで説明している実施例においては、入来命令が到達
した時には命令ラッチ２０は開かれている（信号が流れ
る）モードにあるから（すなわち、第２図に示すように
クロックサイクルＡとＢの間のある時、以後「到達」と
する）入来命令のオペランドは命令ラッチ２０を通って
データ路素子４０へ流れ、アイドル状態にある指令レジ
スタ５５により発生されたデータ路多重化制御信号が、
入来命令のオペランドを、到達時で、クロックＤの前に
、データ路素子４ａの算術装置４０Ｂへ通す。

また、到達すると、入来命令は命令翻訳器１５０入力端
子においてアサートされる。ここで説明している実施例
においては、命令翻訳器１５はマツピングＲＡＭ１５Ａ
と命令復号器１５Ｂを有する。

命令翻訳器１５の命令復号器１５Ｂは、入来命令中で指
定されているユーザーレジスタアドレスを受け、そのユ
ーザーレジスタアドレスをレジスタファイル４０Ａ（こ
こで説明している実施例においては、レジスタ１）のレ
ジスタファイルアドレスに翻訳する。レジスタファイル
アドレスは、ここで説明している実施例においては、到
達のある時間後およびクロックＤのある時間前に、命令
翻訳器１５の命令復号器１５Ｂにより、パラメータレジ
スタバイパス２６に沿ってデータ路素子４０とパラメー
タレジスタ３５へ送られる。パラメータレジスタバイパ
ス２６に沿って送られるレジスタファイルアドレスは対
応するデータ多重化制御信号により送られる。それらの
データ多重化制御信号は、指令レジスタ５５がアイドル
状態にある時は指令レジスタ５５によりデータ路素子４
０へ送られ、到達とクロックＤの間のある時にはデータ
路素子４０のレジスタファイル４０Ａのアドレス入力端
子へ指令レジスタ５５により送られる。レジスタファイ
ル４０Ａのアドレス入力端子へ送られるレジスタファイ
ルアドレスはアドレスされたレジスタの読出しを開始し
、したがってレジスタ（ここで説明している実施例にお
いては、レジスタファイル４０Ａのレジスタ１）の内容
の出力を開始する。

パラメータレジスタ３５に関して、パラメータレジスタ
３５のローディングは、同期化／同期化助力回路６０に
よりパラメータレジスタ３５ヘアサートされるロード可
能化信号により制御され、指令レジスタ５５がアイドル
状態を脱するまではそれらの信号はアサートされない。

したがって、ここで説明している命令の例においては、
上記レジスタファイルアドレスはパラメータレジスタ３
５内にクロック制御されて入れられることはないから、
レジスタファイルアドレスはクロックＤの後まではパラ
メータレジスタ３５の出力端子において妥当ではない。

ここで説明している実施例におけるオペレーションにお
いては、指令レジスタ５５はクロックＤにおいてアイド
ル信号をデアサートシ、シたがってラッチ２０．３０は
クロックＤにおいて閉じられるから、クロックＤよシ前
は命令ラッチ２０を流れていたオペランドはそのために
命令ラッチ２０により捕えられ、入来命令のルーチンが
終った時に前記アイドル信号がリアサートされるまで、
命令ラッチ２０の出力端子において妥当なま壕である。

クロックＤにおいて命令ラッチ２０により捕えられ、か
つ命令ラッチ２０の出力端子において妥当であるオペラ
ンドは、誤シが起きた時にルーチン全体にわたって再び
使用できることがわかるであろう。

入来命令のアドレスフィールド（ここで説明している実
施例における入来命令においてはそのアドレスフィール
ドは命令ｏｐ符号およびユーザーレジスタアドレスで構
成される）はマツピングＲＡＭｆ５Ａのアドレス入力端
子へ送られ、どの種類のオペレーション（すなわち、加
算、乗算等）およびどの靜類のオペランド（すなわち、
単精度、倍精度等）が入来命令に関連させられるかを指
定する命令制御ビットの出力をマツピングＲＡＭ１５Ａ
により行わせる。それらの命令制御ビットは、到達のい
くらか後、およびクロック０より前にマツピングＲＡＭ
Ｉ　ＳＡにより出力され、パラメータラッチ３０を通じ
てデータ路素子４０へ送られる。

どの種類のオペランドが入来命令中に含まれるかを指定
する命令制御ビットが、指令レジスタ５５がアイドル状
態にある間に指令レジスタ５５によリデータ路素子４０
へ送られる対応するデータ多重化制御信号により算術装
置４０Ｂへ送られる。後で説明するように、入来命令に
よりどのｓ類のオペレーションが求められているかを指
定する命令ｆｌｌ１１　御ビットは、指令レジスタ５５
がアイドル状態脱するまでデータ路素子４０内で利用さ
れない。

ここで説明しているオペレーションの例においては、入
来命令によりどの種類のオペレーションが求められてい
るかを指定する前記命令制御ビットはそれによってパラ
メータラッチ３０によジ捕見られ、かつ指令レジスタ５
５がアイドル信号をリアサートするまでパラメータラッ
チ３０の出力端子において常にアサートされるように、
パラメータレジスタ３０はクロックＤにおいて閉じられ
る。

入来命令によりどの種類のオペレーションが求められて
いるかを指定する命令制御ビットは、指令レジスタ５５
により出力され、入来命令のルーチンの一部である指令
により、クロックＤの後で算術装置４０Ｂへ送られ、そ
れにより算術装置４０８がどの種類のオペレーションを
実行せねばなら々いかを算術装置４０Ｂに命令する。多
くの命令（たとえば加算、減算等）は、どの種類のオペ
レーションが求められているかを指定する各命令に関連
する制御ビットの値だけが互いに異なることに注目する
ことが重要である。

従来の装置においては、それらの制御ビットは、各ルー
チンに対して異なる指令セットでマイクロ格納器に格納
される。本発明においては、それらの制御ビットは命令
復号器１５Ｂにより入来命令から取出され、マイクロ記
憶装置５０には格納されないから、多くの種類の命令に
対して同じルーチンを使用でき、それにより指令の格納
器に要するマイクロ格納器のスペースを最小にする。

以上の説明から、本発明の、入来命令によりどの種類の
オペレーションが求められているかを指定し、どの種類
のオペランドがそれに含まれているかを指定する制御ビ
ットを、上記結果（すなわち、指令を格納するために必
要なマイクロ格納器の空間を最小にする）が生じてから
主ＣＰＵと同期している（すなわち、マイクロマシンの
クロックとＣＰＵのクロックが互いに同相である）マイ
クロマシンで効果的に使用することもできるような本発
明の面を、本発明のその面が採用された場合に同期マイ
クロマシンおよび非同期マイクロマシンにおいて実施で
きることがわかるであろう。

前記のようにマツピングＲＡＭ１５Ａのアドレス線へ送
られる入来命令のアドレスフィールドは、マツピングＲ
ＡＭ１５Ａ内の記憶場所のうち、入来命令に関連スるル
ーチンスタートアドレスを含む記憶場所の指定も行う。

到達と第２図のクロックＤの間のある時刻に、マツピン
グＲＡＭ１５Ａは命令ルーチンスタートアドレスを次の
アドレス発生器４５の入力端子４１へ送る。先に述べた
ように、ここで述べるオベレー・ジョンの例においては
、指令レジスタ５５はクロックＤまではアイドル状態に
あるから、前記５つの制御信号群の第３の群、ここでは
「次のアドレス制御信号」と呼ぶ、の所定の値が、クロ
ックＤよシ先のある時刻に次のアドレス発生器４５の入
力端子４３においてアサートされる。それら次のアドレ
ス制御信号は次のアドレス発生器４５に命令ルーチンス
タートアドレスを送ることを命令する。その命令ルーチ
ンスタートアドレスは次のアドレス発生器４５の入力端
子４１へ送られたものであって、その次のアドレス発生
器４５を通ってマイクロ格納器５０のアドレス入力端子
へ送られる。クロックＤの後で、入来命令のルーチンに
より指定される次のアドレス制御信号が次のアドレス発
生器４５の入力端子４２においてアサートされ、入来命
令のルーチンスタートアドレスを無視することを次のア
ドレス発生器４５に指令し、かつ入来命令（すなわち、
逐次アドレッシング、飛越し、呼出し、もどり等）のル
ーチンに関連する残りのマイクロ格納器アドレスをどの
ようにして発生するかを次のアドレス発生器４５に指令
する。

指令レジスタ５５によりアサートされ、入来命令のルー
チンにより指定される次のアドレス制御信号が、入来命
令のルーチンの残りの指令が格納されるマイクロ格納器
５０内の対応する記憶場所を決定する。

入来命令の命令ルーチンスタートアドレスが、到達のあ
る時間後、およびクロック０より前にｉイクロ格納器５
０のアドレス入力端子においてアサートされ、入来命令
のルーチンの第１の指令を含むマイクロ格納器５０内の
記憶場所を指定する。

マイクロ格納器５０は指令レジスタ５５の入力端子５１
において第１の指令をアサートする。先に説明したよう
に、ここで説明している実施例においては、指令レジス
タ５５はアイドル状態にあり、クロックＤまでそのアイ
ドル状態に凍結される。

したがって、ここで説明している実施例においては、到
達とクロックＤの間のある時刻に指令レジスタ５５の入
力端子においてアサートされる入来命令の第１の指令は
、指令レジスタ５５がクロックＤにおいてアイドル状態
から脱するまでは指令レジスタ５５を通ってクロックさ
れない。指令レジスタ５５のクロッ牛ングについては第
３図を参照して後で説明する。

次に、第１〜３図を参照して同期化／同期化助力回路６
０の動作を詳しく説明する。第３図には同期化／同期化
助力回路６００部品の分解ブロック図が示されている。

命令制御信号が、ここで説明している実施例においては
、第２図のクロックサイクルＡ−Ｂの間で、ＣＰＵｌ０
により同期化／同期化助力回路６０の命令復号器６２へ
送られる。

それらの命令制御信号は、第１図を参照して先に説明し
た入来命令の到達を示す。

命令復号器６２はＣＰＵｌ０により妥当なアクセスが求
められたか否かを判定し、妥当なアクセスが求められた
とすると、７リンプ７０ツブ６４の入力をアサートする
。そのフリップ７０ツブ６４はマイクロマシン／インタ
ーフェイス９のクロックによりクロックされ、したがっ
て、クロックＢにおいては同期１信号がフリップフロッ
プ６４のＱ出力端子とフリップフロップ６６の入力端子
りにおいてアサートされる。同期１信号が第２図に示さ
れている。フリップ７０ツブ６６はマイクロマシンのク
ロックへも結合されるから、サイクルＣにおいてはフリ
ップフロップ６２のＱ出力端子において同期２信号がア
サートされる。同期２信号は第２図に示されている。ク
リップ７０ツブ６６により出力された同期２信号は指令
レジスタクロック制御器６９の入力端子６１と、共用さ
れる制御信号の復号器７２の入力端子６５と、確認応答
信号復号器８０の入力端子８２と、レジスタおよびラッ
チ制御器８日の入力端子７６とにおいてアサートされる
。また、第１図の指令レジスタ５５の出力端子５３から
種々の制御信号を受けるために、第３図に示すように、
レジスタクロック制御器６９の入力端子６３と、共用さ
れる制御信号の復号器Ｔ２の入力端子６７．７３と、確
認応答信号復号器８０の入力端子８１と、レジスタおよ
びラッチ制御器８８の入力端子７７．７８とが指令レジ
スタ５５の出力端子５３へ結合される。共用される制御
信号の復号器７２はデータ路素子４０へ結合され、デー
タ路素子４０内で入来命令のための動作を開始させる共
用される制御信号を７サートする。

指令レジスタ５５がアイドル状態にある時にアサートす
る第４の制御信号群をここでは「共用される制御信号に
対応する信号」と呼ぶことにする。

（それらの信号は全ての命令の一部としても送られるこ
とに注目されたい。）また、先に述べたように、アイド
ル状態にある指令レジスタ５５により送られる全ての制
御信号は、アイドル状態指令が格納されているマイクロ
格納器５０の記憶場所から取出されること、およびアイ
ドル状態にない指令レジスタ５５がアサートする全ての
制御信号は、ルーチンを構成する指令が格納されている
マイクロ格納器５０の記憶場所から取出されることにも
注目されたい。

（１）希望する特定の共用される制御信号に対応する制
御信号が指令レジスタ５５により入力端子６７において
アサートされ、アイドル信号（それらのアイドル信号も
指令レジスタ５５により送られる）が入力端子７３にお
いてデアサートされた時、または（１１）希望する特定
の共用される制御信号に対応する制御信号が入力端子６
７においてアサートされ、アイドル信号が入力端子γ３
に対してアサートされ、同期信号２が入力端子６５に対
してアサートされた時に、特定の共用される制御信号が
共用される制御信号Ｔ２の復号により常にアサートされ
る。先に述べたように、指令レジスタ５５がアイドル状
態にある時は、共用される制御信号に対応する所定の信
号を指令レジスタ５５はアサートする。したがって、第
１図を参照して先に述べた命令の例においては、クロッ
クＤの前のある時刻に第１の所定の共用される制御信号
（第２図に示されている）が、共用される制御信号の復
号器７２によりデータ路素子４０の算術装置４０Ｂに対
してアサートされる。その第１の共用される制御信号は
クロックＤにおける算術装置４０Ｂへの入来命令のオペ
ランドのローディングをトリガする。

指令レジスタクロック制御器６９（第３図）は指令レジ
スタ５５のクロック可能化入力端子５２と、マイクロマ
シン／インターフェイス９のクロックへ結合される。同
期２信号とアイドル信号がそれぞれ入力端子６１と６３
においてアサートされる時刻の１クロツクサイクル後（
すなわち、ここで説明しているオペランドの例において
はクロックｒ））で、指令レジスタクロツタ制御器６９
は指令レジスタ５５のクロックを可能状態にするから、
指令レジスタ５５はアイドル状態を脱し、指令レジスタ
５５の入力端子５１において以前にアサートされている
入来命令のルーチンスタートアドレスにより指定された
第１の指令をクロックする。

その後で、入来命令のルーチンの残りの間に、指令レジ
スタ５５のクロックは、指令レジスタ５５が指令レジス
タクロック制御器６９の入力端子６３において前記アイ
ドル信号を再びアサートすることにより入来命令が終っ
たことを指令レジスタクロック制御器６９へ示すまで、
指令レジスタ５５のクロックは指令レジスタクロツタ制
御器６９によ少可能状態にされ続ける。指令レジスタク
ロック制御器６９により可能状態にされた後で、第１図
を参照して説明したように、次のアドレス発生器４５が
マイクロ格納器５０の記憶場所を常にシーケンスして、
マイクロ格納器５０がルーチンの残りの指令を指令レジ
スタ５５０入力端子５１へ常に出力するように、指令レ
ジスタ５５はルーチンにより指定されている次のアドレ
ス制御信号を次のアドレス発生器４５の入力端子４３に
おいて常にアサートする。

確認応答信号復号器８０の入力端子８１において指令゛
／レジスタイドル信号がアサートされ、確認応答信号復
号器の入力端子８２において同期２信号がアサートされ
た後で、クロックの次の立上シ部において確認応答信号
復号器８０は確認応答信号をＣＰＵｌ０へ出力する。入
来命令は命令ラッチ２５と、パラメータラッチ３０およ
びパラメータレジスタ３５（第１図）に捕えられている
から、第１図を参照して述べたように、指令レジスタ５
５がアイドル状態を脱した時には、クロックＤの後では
ＣＰＵによる入来命令の伝送はもはや求められない、第３図のレジスタおよびラッチ制御器８８を参照して、
そのレジスタおよびラッチ制御器の出力端子９４は命令
ラッチ２０の可能化入力端子へ結合され、出力端子９６
はパラメータラッチ３０の可能化入力端子へ結合され、
出力端子９８はパラメータレジスタ３５のロード制御入
力端子／カウント制御入力端子／保持制御入力端子へ結
合される。

レジスタおよびラッチ制御器８８はアイドル信号を出力
端子９４．９６に生ずる。それらのアイドル信号は、指
令レジスタアイドル信号が入力端子７７においてアサー
トされた時に、命令ラッチ２０とパラメータラッチ３０
を常に開く。第１図を参照して述べたように、それらの
アイドル信号が入力端子７７において指令レジスタ５５
によりデアサートされると、命令ラッチ２０とパラメー
タラッチ３０は閉じられるようになる。

指令レジスタ５５がアイドル状態にある時に送る第５の
制御信号群のことを「パラメータラッチ、り制御信号」
と呼ぶことにする。パラメータレジスタ制御信号は指令
レジスタ５５によりレジスタおよびラッチ制御器８８の
入力端子７８へ与えられる。それらのパラメータレジス
タ制御信号は、レジスタおよびラッチ制御器８８により
出力されるロード信号／保持信号／カウント信号の出力
において次のような役割を演する。１．）アイドル信号
が入力端子７Ｔにおいてアサート、同期２信号が入力端
子７６においてアサートされたとすると、マイクロマシ
ン／インターフェイスのクロックの次の遷移においてレ
ジスタはロードされる。２．）命令の実行中（すなわち
、アイドル信号は入力端子７７においてアサートされな
い）同期２信号は無視され、入力端子７６において指令
レジスタ５５によりアサートされたパラメータラッチ制
御信号はパラメータレジスタ３５へ直接送られる。

これまでは、マイクロマシン／インターフェイス９があ
る命令（オペランドをレジスタ１の内容に加え合わせる
こと）を実行する場合のマイクロマシン／インターフェ
イス９はたとえばベクトルの加算、減算等のようなもつ
と複雑なあらゆる範囲の命令を実行できる。入来命令に
よりベクトル加算が求められた場合には、その命令の実
行中に、第３図を参照して説明したようにして、いくつ
かのクロックサイクルにわたって可能状態にされ、パラ
メータラッチ３５に格納されているレジスタファイルア
ドレスを増加または減少させる。入来命令の翻訳されて
いない直接の部分に対してレジスタの動作を行わせるた
めに、パラメータレジスタ３５と同様にして、本発明の
マイクロマシン／インターフェイス９に付加レジスタを
採用できることもわかるであろう。

ここで説明しているオペレーションの例においては、指
令レジスタ５５はアイドル状態を脱した後で、レジスタ
ファイル４０Ａのレジスタ１から読出された情報の内容
を算術装置４０Ｂ（第１図）へ送るデータ路素子４０へ
のデータ多重化信号をアサートする。また、指令レジス
タ５５は、第２の共用される信号に対応する信号を同期
化／同期化助力回路６０へ送る。この同期化／同期化助
力回路は、データ路素子４０へ与えられて、算術装置４
０Ａへのレジスタファイル４０Ｂのレジスタ１の内容の
ローディングを開始させ、かつ（第１の共用される制御
信号により算術装置４０Ｂに以前にロードされている）
オペランドと、レジスタ１から読出された情報との算術
装ｆ４０Ａへの加算を開始させる第２の共用される制御
信号アサートする。

第２の共用される制御信号のアサートにより開始された
加算オペレーションは、第２図のクロックサイクルＥか
らｎまでの間のある時刻まで続けられる。したがって、
クロックＥの後のある時刻に加算は終らされ、指令レジ
スタ５５は、算術装置の出力をレジスタファイル４０Ａ
へ送るルーチンにより指定された別の指令を送り、オペ
ランドとレジスタ１の内容の加算中に誤りが生じなかっ
たことを確認し、レジスタファイルアドレス（先ニ述べ
たように、そのレジスタファイルアドレスはクロックＤ
　−ｎの間はパラメータラッチ３５の出力端子において
妥当である）をレジスタファイル４０Ｂのアドレス入力
端子へ送り、加算オペランドの結果をそれのレジスタ１
に書込む。

マイクロマシン／インターフェイス９の上記のオペラン
ドの例は、クロックサイクルＡとＢの間のめる時刻に到
達した入来命令と以前の命令がクロックサイクルＡとＢ
の間ではマイクロマシン／インターフェイス９により実
行されず、入来命令が到達した時に指令レジスタ５５が
アイドル状態にあるような状況において生じたものであ
る。

新しい入来命令が到達した時にマイクロマシン／インタ
ーフェイス９が以前の命令を終り、たとえば指令レジス
タ５５がクロックｎに以前の命令を終る状況においては
、指令レジスタ５５はクロックｎの時にアイドル状態に
入シ、１クロツクサイクル後に新しい命令の実行を開始
する。この状況においてはクロックｎにおいてはクロッ
クｎにおいて指令レジスタ５５はアイドル状態にあシ、
アイドル状態にある時に指令レジスタ５５が送る５つの
制御信号群により　ｌ−ＩＪガされた前記動作が行われ
る。また、新しい入来命令が到達したことを同期化／同
期化助力回路６０が認めるから、従来のマイクロマシン
／インターフェイスの全ての指令レジスタのように、新
しい命令が到達したか否かを判定するために（第１〜３
図を参照して先に説明したように）、指令レジスタはマ
イクロ格納器の空間からフェッチされてきた指令を実行
することを求められない。したがって、新しい入来命令
が到達した時に以前の命令が実行されている状況におい
ても、待ち時間は大幅に短くされることがわかるであろ
う。

また、第１図に示すように、以前の命令が実行されてい
る間に、命令翻訳器１５のマツピングＲＡＭ１５Ａによ
り次のアドレス発生器４５（第１図）へ出力された新し
い入来命令のルーチンスタートアドレスは、指令レジス
タ５５がそれのアイドル状態に入って、次のアドレス発
生器４５の入力端子４３において適切な次のアドレス制
御信号をアサートとして、ルーチンスタートアドレスを
次のアドレス発生器４５を通ってマイクロ格納器５０ヘ
シーケンスするまで、マイクロ格納器５０へ送られない
。

第１図および第２図のマイクロマシン／インターフェイ
ス９は単一のアクセス命令を実行するように構成される
（すなわち、命令アドレスフィールドが主ＣＰＵのアド
レスバスよシ大きくなく、入来命令のデータフィールド
が主ＣＰＵのデータバスより大きくない時）。命令アド
レスフィールドが主ＣＰＵのアドレスバスより大きく、
データフィールドが主ＣＰＵのデータバスよシ大きいよ
うな命令は、２回のアクセスでマイクロマシン／インタ
ーフェイス９へ送らなければならないことがわかるであ
ろう。

第４図に同期化／同期化助力回路６０Ａの分解されたブ
ロック図が示されているこの同期化／同期化助力回路６
０Ａは、第１図および第３図の同期化／同期化助力回路
６０の代りに用いられると、２アクセス命令を実行する
ためのマイクロマシン／インターフェイス９の第２の実
施例を構成するものである。

第４図に示す２アクセス命令のための同期化／同期化助
力回路６０Ａは、更に２つのフリップフロップ９５．９
７を有する点が、第３図の同期化／同期化助力回路６０
とは異なる。フリップフロップ６４．６６と同様に、フ
リップ７０ツブ９５゜９７は命令復号器６２の出力端子
と、指令レジスタクロック制御器６９の入力端子８９と
、共用される信号の復号器７２と、確認応答信号復号器
８゜と、ラッチ制御器８８とに結合される。

２アクセス命令においては、第１命令制御信号と第２の
命令制御信号がＣＰＵｌ０により命令復号器６２におい
てそれぞれアサートされる。２アクセス命令の初めの半
分がマイクロマシン／インターフェイス９へ送られた時
に第１の命令制御信号はアサートされ、２アクセス命令
の第２の半分がＣＰＵｌ０により送られた時に第２の命
令制御信号が送られる。

第１の命令制御信号がアサートされて、２アクセス命令
の第１のアクセスの到達を示すと指令レジスタ５５は第
１のアイドル状態にあると仮定すると、ルーチンのうち
２アクセス命令の第１のアクセスに関連する部分が終っ
た時に指令レジスタ５５が第２のアイドル状態に入シ、
その第２のアイドル状態に関連する指令を送ることを除
き、第１〜３図を参照して先に述べた動作が行われる。

そうすると、後で述べるように、同期化／同期化助力回
路６０Ａは、２アクセス命令の第２のアクセスが同期さ
れるまで、指令レジスタ５５のクロックを不能状態にす
る。第１のアイドル状態とは異勺、２アクセス命令にお
いては、指令レジスタが第２のアイドル状態にある時に
その指令レジスタにより出力された指令は２アクセス命
令のルーチンの一部である。第２のアイドル状態および
それに関連するアイドル状態についても後で説明する。

２アクセス命令の第１のアクセスが受ケラレ、確認応答
信号復号器８０により出力された第１の確認応答信号を
、第３図を参照して説明したようにして、　ＣＰＵが受
けた後で、ＣＰＵは第２のアクセスおよびそれに関連す
る第２の命令制御信号を送る。

第２の命令制御信号は命令復号器６２においてアサート
され、１クロツクサイクル後で同期ＩＡ倍信号フリップ
７０ツブ９５の出力端子Ｑとフリップフロップ９７の入
力端子りにおいてアサートされるように、その命令復号
器はフリップフロップ９５の入力端子りをアサートする
。同期ＩＡ倍信号アサートの１クロツクサイクル後に、
同期２入信号がフリップフロップ９７の出力端子Ｑにし
たがって指令レジスタクロツタ制御器６９の入力端子８
９と、共用されている信号の復号器７２の入力端子９２
と、確認応答信号復号器８０の入力端子９０と、レジス
タおよびラッチ制御器８８の入力端子９３とにおいてア
サートされる。同期２入信号は、同期２信号が入来する
２アクセス命令の最初の半分の実行において演する役割
と同じ役割を、２アクセス命令の第２の半分の実行にお
いて演する。したがって、同期２入信号のアサートおよ
びアイドル信号のアサートの１クロツクサイクル後にク
ロック指令レジスタ５５が可能状態にされ、指令レジス
タ５５は第２のアイドル状態を脱して第２の確認応答信
号がＣＰＵｌ０へ送られる。

第２の実施例においては、第２のアクセスにおいてはル
ーチンスタートアドレスはアサートされないから、第２
のアクセスにおいてはそれは採用されない。

第４図に示す２アクセス命令実施例においては、第１の
アイドル状態と第２のアイドル状態の間に指令レジスタ
５５により発生される２つのアイドル信号群がある。第
１のアイドル信号群のアサーションとデアサーションは
、レジスタおよびラッチ制御器８８の出力端子９４．９
６に命令ラッチ可能化信号およびパラメータラッチ可能
化信号が出力されることをトリガする。それらの命令ラ
ッチ可能化信号とパラメータラッチ可能化信号は命令ラ
ッチ２０およびパラメータラッチ２５の第１の複数のラ
ッチを、第１図および第３図を参照して説明したように
して、それぞれ開き、および閉じる。命令ラッチ２０お
よびパラメータラッチ２５の第１の複数のラッチは２ア
クセス入来命令の第１のアクセスの部分を捕える。

命令ラッチ２０とパラメータラッチ２５の第２の複数の
ラッチは２アクセス入来命令の第２のアクセスの部分を
送り、捕える。第２の複数のラッチが第１のアイドル信
号群のアサーションから開かれ、その第１のアイドル信
号群のデアサーションから第２のアイドル信号群のデア
サーションまで開かれるように、命令ラッチ可能化信号
とパラメータラッチ可能化信号がレジスタおよびラッチ
制御器８８によ！ｌｌ第２の複数のラッチに対してアサ
ートされる。

同様に、第４図のパラメータレジスタ３５を参照して、
パラメータレジスタ３５の第１の複数のパラメータレジ
スタは２アクセス入来命令の第１のアクセスの部分を捕
え、送る。指令レジスタが第１のアイドル状態を脱した
時に、第１の複数のパラメータレジスタは、レジスタお
よびラッチ制御器８８の出力端子９８に出力されたロー
ド信号によりトリガされて、２アクセス命令の第１のア
クセスの部分をロードする。指令レジスタが第２のアイ
ドル状態を脱した時に、パラメータラッチ３５の第２の
複数のレジスタが２アクセス入来命令の第２のアクセス
の部分を捕え、それを送ることにより、レジスタおよび
ラッチ制御器８８をトリガして適切なロード信号を第２
の複数のレジスタへ出力する。

２アクセス命令の第１のアクセスが終った後で、指令レ
ジスタ５５が第２のアイドル状態に入ると、指令レジス
タにより制御信号がアサートされる。

その指令レジスタは同期化／同期化助力回路６０Ａとと
もに、それの実行の前に、第２のアクセスに関連する動
作を行う。それらの第２のアイドル状態動作は、第１〜
３図を参照して先に説明したアイドル状態動作と同様に
して開始される。

更に、マイクロマシン／インターフェイス９の第２の実
施例においては、指令レジスタ５５は、第２のアクセス
が到達したかどうかを判定するためにどのような命令も
実行する必要はないから、２アクセス命令の第１の半分
が２アクセス命令の第２のアクセスの到達前に始まる。

第５図には本発明の第３の実施例を示す。このＭ３の実
施例は、以前の命令を実行している間にマイクロマシン
／インターフェイス９が入来命令を保持し、かつその入
来命令を翻訳および同期できるように、入来命令パイプ
ラインを有する。

「ハイプライン」マイクロマシン／インターフェイス９
のこの第３の実施例は、次の命令ラッチ８と、異なる同
期化／同期化助力回路６０Ｂを有する点が、第１図に示
されているマイクロマシン／インターフェイスの第１の
実施例とは異々ることかわかるであろう。

マイクロマシン／インターフェイス９のこの第３の実施
例の動作を説明するために、入来命令が到達した時にマ
イクロマシン／インターフェイス９が以前の命令を実行
していない状況におけるマイクロマシン／インターフェ
イス９の動作を説明することにする。そのような状況に
おいては、次の命令ラッチ８と、命令ラッチ２０と、パ
ラメータラッチ３０とは開かれている。したがって、Ｃ
ＰＵｌ０により入来命令が送られると、次の命令ラッチ
８が入来命令をマイクロマシン／インターフェイス９の
残シヘ送り、入来命令についての動作を、第１図を参照
して説明したようにして、開始する。しかし、入来命令
の到達後まもなく同期化／同期化助力回路６０Ｂは次の
命令ラッチ８の可能化をデアサートすることによル次の
命令ラッチ８を閉じて、入来命令の到達後まもなく入来
命令が次の命令ラッチ８に捕えられる。それから、同期
化／同期化助力回路６０Ｂは確認応答信号をＣＰＵ１０
へ送って、入来命令がＣＰＵｌ０によりもはや送られな
いようにし、そうすると、ＣＰＵｌ０　は別の入来命令
を自由に送ることができる。その後で、第１図を参照し
て先に説明した動作が行われ、前記のように命令ラッチ
２０とパラメータラッチ３０が閉じられる。命令ラッチ
２０とパラメータラッチ３０が閉じられた後で、同期化
／同期化助力回路６０Ｂは次の命令ラッチ８の可能化を
再びアサートシ、それにより次の命令ラッチ８を開いて
、次の命令ラッチ８が新しい第２の入来命令を受け、捕
えることができるようにする。

したがって、第２の入来命令が到達してからまもなく次
の命令ラッチ８は再び閉じられて、第２の入来命令が次
の命令ラッチ８により捕えられ、ＣＰＵ＋０が同期化／
同期化助力回路６０Ｂにより送られた別の確認応答信号
を受けるようにする。次の命令ラッチ８が閉じられて入
来命令を捕えるから、その入来命令は次の命令ラッチ８
の出力端子において妥当であシ、第１図を参照して先に
説明したように、マイクロマシン／インターフェイス９
により使用するためにその入来命令を利用できる。

第６図には、第５図に示されているパイプラインマイク
ロマシン／インターフェイス９の同期化／同期化助力回
路６０Ｂの分解ブロック図が示されている。

第６図に示すように、命令復号器６２が、復号確認応答
信号復号器８０により出力された確認応答信号を受ける
。入来命令が命令復号器６２の入力端子における命令制
御信号により示されると、命令復号器６２は次の命令ラ
ッチ８の可能化をデアサートすることによりその次の命
令ラッチ８を閉じ、次の命令ラッチ８を流れる入来命令
を捕える。次の命令ラッチが閉じられた後で、確認応答
信号復号器８０が確認応答信号をＣＰＵｌ０へ送る。

〔注：命令は次の命令ラッチ（レジスタではなく）８に
より捕えられるから、第５図に示されている次の命令ラ
ッチで構成されているパイプラインにより待ち時間が長
くなることはない。〕確認応答信号復号器８０によプ出
力された確認応答信号を受けた後で、命令復号器６２は
次の命令ラッチ８の可能化をアサートすることにより、
次の命令ラッチ８を開いて、それに格納されている命令
を放出させ、第１図を参照して説明したようにして命令
を実行する。この時点において、次の命令ラッチ８は、
第５図を参照して説明したようにして第２の入来命令を
受け、捕える用意ができている。

マイクロマシンを動作させるクロックがＣＰＵを動作さ
せるクロックと同相である場合にも本発明を採用できる
ことがわかるであろう。その場合には、本発明は先行技
術よりはるかに優れた性能を発揮し、前記動作（す々わ
ち、データの送り等）が、入来命令のルーチンへの制御
の転送の前に行われる。マイクロマシンとＣＰＵが互い
に非同期で動作する状況においては、ラッチの動作が同
期の場合には求められないから、第１図のパラメータラ
ッチと命令ラッチの代シにレジスタが用いられることが
当業者はわかるであろう。

第４〜６図に示されている実施例を参照して説明した全
ての機能を実行するために、第４〜６図に示されている
実施例を１つのマイクロマシン／インターフェイスとし
て組合わすことができることが当業者にはわかるであろ
う。

【図面の簡単な説明】

第１図は本発明のマイクロマシン／インターフェイスの
第１の実施例のブロック図、第２図は第１図に示されて
いるマイクロマシン／インターフェイスの典型的な動作
中に送られ、またはアサートされるある信号を示すタイ
ミング図、第３図は第１図の同期化／同期化助力回路の
分解ブロック図、第４図は本発明のマイクロマシン／イ
ンターフェイスの第２の実施例の同期化／同期化助力回
路の分解ブロック図、第５図は本発明のマイクロマシン
／インターフェイスの第３の実施例のブロック図、第６
図は第５図のマイクロマシン／インターフェイスの同期
化／同期化助力回路の分解ブロック図である。８・・・・次の命令ラッチ、９・・・・命令ラッチ、１
０・・・・ＣＰＵ、１５・・・・命令翻訳器、３０・・
・・パラメータラッチ、３５・・・・パラメータレジス
タ、４０・・・・データ路素子、４５・・・・次のアド
レス発生手段、５０・・・・マイクロ格納器、５５・・
・・指令レジスタ、６０・・・・同期化／同期化助力回
路、６２・・・・命令復号器、６４．６５・・・・フリ
ップ７０ツブ、６９・・・・レジスタクロック制御器、
７２・・・・共用される制御信号の復号器、８０・・・
・確認応答信号復号器、８８・・・・レジスタおよびラ
ッチ制御器。

Claims

【特許請求の範囲】

（１）クロックを基にして動作する中央処理装置（ＣＰ
Ｕ）に応答する、前記クロックとは非同期であるクロッ
クを基にして動作する非同期マイクロマシン／インター
フェイスにおいて、入来命令を受け、その入来命令に関連する諸オペレーシ
ョンを実行するデータ路素子手段と、入来命令を実行す
る命令実行手段と、前記入来命令を前記マイクロマシン／インターフェイス
のクロックに同期させ、前記入来命令の実行前に、前記
マイクロマシン／インターフェイスによる、前記入来命
令に関連するルーチンへの制御の転送中に、前記データ
路素子手段内でのオペレーションを実行する手段と、を備えることを特徴とする非同期マイクロマシン／イン
ターフェイス。
（２）特許請求の範囲第１項記載の非同期マイクロマシ
ン／インターフェイスであって、前記入来命令を前記マ
イクロマシン／インターフェイスのクロックに同期させ
、オペレーションを実行する前記手段は、前記ＣＰＵに応答してアイドル状態指令、および前記ル
ーチンの一部である複数の指令を格納および出力するマ
イクロ格納手段と、前記アイドル状態指令を受けて、そのアイドル状態指令
を出力する指令レジスタにして、この指令レジスタは、
活動状態とアイドル状態を有し、前記指令レジスタは前
記マイクロ格納手段と前記データ路素子手段へ結合され
、前記指令レジスタは、あらゆる命令の実行が終った時
に前記アイドル状態に入って、前記アイドル状態指令を
出力し、前記入来命令より前の命令が終った時に前記指
令レジスタ手段が前記入来命令の実行より先に前記アイ
ドル状態指令を前記データ路素子手段へ送るように、前
記指令レジスタはあらゆる命令の実行が終った時に前記
アイドル状態指令を受ける前記指令レジスタと、を備えることを特徴とする非同期マイクロマシン／イン
ターフェイス。
（３）特許請求の範囲第２項記載の非同期マイクロマシ
ン／インターフェイスであって、前記命令実行手段は、前記マイクロ格納手段が前記複数の指令のうちの第１の
指令を前記指令レジスタへ出力するように前記マイクロ
格納手段と通信し、そのマイクロ格納手段へ前記入来命
令の前記ルーチンのルーチンスタートアドレスを送る、
前記入来命令を翻訳して、翻訳された入来命令を出力す
る命令翻訳手段と、前記データ路素子手段と前記指令レジスタ手段の出力端
子へ結合され、前記入来命令の同期と実行を助ける同期
化助力手段と、を備え、前記指令レジスタ手段が前記アイドル状態にあ
る時に、前記入来命令の後で、前記指令レジスタ手段が
前記第１の指令を前記データ路素子手段へ出力し、その
後で、前記ルーチンにより指定された残りの指令を前記
データ路素子手段へ出力するように、前記同期化手段は
前記指令レジスタ手段を可能状態にし、前記同期化助力手段は、前記アイドル状態指令に応答し
て第１の共用される制御信号を出力し、かつ前記複数の
指令に応答して前記同期化手段／前記同期化助力手段は
第２の共用される制御信号を前記データ路素子手段へ出
力するように、前記指令レジスタ手段は前記アイドル状
態指令を前記同期化助力手段へ出力し、前記第１の共用される制御信号は像データ路素子内で所
定数の前記オペレーションを行い、前記第２の共用され
る制御信号は前記命令の所定部分を実行することを特徴
とする非同期マイクロマシン／インターフェイス。
（４）特許請求の範囲第３項記載の非同期マイクロマシ
ン／インターフェイスであって、前記命令実行手段は、前記マイクロ格納手段に結合され、前記ルーチンアドレ
ス手段をそれへ向ける、前記命令翻訳手段により出力さ
れた前記ルーチンスタートアドレスを受ける次のアドレ
ス発生手段、を更に備えることを特徴とする非同期マイクロマシン／
インターフェイス。
（５）特許請求の範囲第３項記載の非同期マイクロマシ
ン／インターフェイスであって、前記命令翻訳手段は前
記データ路素子手段に通じて制御ビットを出力し、それ
らの制御ビットは、前記データ路素子手段により受けら
れた時に、前記入来命令に関する情報を前記データ路素
子手段へ伝えることを特徴とする非同期マイクロマシン
／インターフェイス。
（６）特許請求の範囲第５項記載の非同期マイクロマシ
ン／インターフェイスであって、前記入来命令に関する
前記情報は、前記入来命令によりどのような種類のオペ
レーションが求められているかを指定することを特徴と
する非同期マイクロマシン／インターフェイス。
（７）特許請求の範囲第６項記載の非同期マイクロマシ
ン／インターフェイスであって、前記入来命令に関する
前記情報は、前記入来命令にどのような種類のオペラン
ドが含まれているかを指定することを特徴とする非同期
マイクロマシン／インターフェイス。
（８）特許請求の範囲第４項記載の非同期マイクロマシ
ン／インターフェイスであって、前記命令実行手段は、前記ＣＰＵと、前記データ路素子手段と、前記同期化助
力手段とに結合され、前記入来命令の第１の所定部分を
送り、かつ捕える第１のラッチ手段と、前記命令翻訳手段と、前記データ路素子手段と、前記同
期化助力手段とに結合され、前記翻訳された命令の第２
の所定部分を送り、かつ捕える第２のラッチ手段と、前記命令翻訳手段と前記データ路素子手段へ結合され、
前記入来命令の第３の所定部分を捕え、かつ送る第１の
ラッチ手段と、前記命令翻訳手段と前記データ路素子手段の間に結合さ
れ、前記命令の前記第３の所定部分を送るレジスタバイ
パス手段と、を更に備え、前記指令レジスタ手段が前記アイドル状態
にある時に前記第１のラッチ手段が開かれ、前記指令レ
ジスタ手段が前記活動状態にある時に前記第１のラッチ
手段が閉じられて前記入来命令の前記第１の所定部分を
捕えるように、前記同期化助力手段は前記ラッチ可能化
信号を前記第１のラッチ手段へ送り、前記指令レジスタ手段が前記アイドル状態にある時に前
記第２のラッチ手段が開かれ、前記指令レジスタ手段が
前記活動状態にある時に前記第２のラッチ手段が閉じら
れて前記入来命令の前記第２の所定部分を捕えるように
、前記同期化助力手段は前記ラッチ可能化信号を前記第
２のラッチ手段へ送り、前記レジスタ制御信号が実行に移された時に、前記レジ
スタ手段が前記翻訳された命令の前記第３の所定部分を
捕えるように、前記同期化助力手段はレジスタ制御信号
を前記レジスタ手段へ送ることを特徴とする非同期マイ
クロマシン／インターフェイス。
（９）特許請求の範囲第５項記載の非同期マイクロマシ
ン／インターフェイスであって、前記同期化助力手段に
より発生される前記レジスタ制御信号は前記入来命令の
前記第３の所定部分を増加させ、および減少させること
を特徴とする非同期マイクロマシン／インターフェイス
。
（１０）特許請求の範囲第２項記載の非同期マイクロマ
シン／インターフェイスであって、前記指令レジスタ手
段が前記アイドル状態を脱した時に、前記ＣＰＵが次の
命令を自由に発生するように、前記同期化助力手段は確
認応答信号を送ることを特徴とする非同期マイクロマシ
ン／インターフェイス。
（１１）特許請求の範囲第１項記載の非同期マイクロマ
シン／インターフェイスであって、前記ＣＰＵは命令制
御信号を前記同期化助力手段へ出し、前記命令制御信号
は前記入来命令の送信および前記入来命令の同期の始ま
りを指示することを特徴とする非同期マイクロマシン／
インターフェイス。
（１２）特許請求の範囲第９項記載の非同期マイクロマ
シン／インターフェイスであって、前記同期化手段は、少くとも１つのフリップフロップを備え、この少くとも
１つのフリップフロップにおいて前記命令制御信号を受
けた後の少くとも１つのマイクロマシン／インターフェ
イス・クロックサイクルにおいて、前記同期化助力手段
内に少くとも１つの同期化レベルが起きて、前記指令レ
ジスタ手段が前記アイドル状態にあり、前記少くとも１
つの同期化レベルが生じた時に、前記同期化手段が指令
レジスタ可能化信号を発生することにより、前記指令レ
ジスタが前記活動状態に入るように、前記少くとも１つ
のフリップフロップは前記マイクロマシン／インターフ
ェイスのクロックへ結合されることを特徴とする非同期
マイクロマシン／インターフェイス。
（１３）特許請求の範囲第１項記載の非同期マイクロマ
シン／インターフェイスであって、前記マイクロマシン
／インターフェイスが前記入来命令を実行している間に
次の命令を捕えて、その入来命令を送るための次の命令
保持手段を更に備え、前記次の命令保持手段は、前記Ｃ
ＰＵと前記マイクロマシン／インターフェイスの間に結
合される複数のラッチを備え、それら複数のラッチは前
記同期化助力手段へも結合され、受信の少し後で、前記
次の命令ラッチ手段において、前記同期化助力手段が前
記複数のラッチの可能化を実行に移すことを止めること
により、前記次の命令ラッチ手段を閉じて前記次の命令
を捕えるように、前記複数のラッチは前記同期化助力手
段へも結合されて、その同期化助力手段により制御され
ることを特徴とする非同期マイクロマシン／インターフ
ェイス。
（１４）特許請求の範囲第１３項記載の非同期マイクロ
マシン／インターフェイスであって、前記入来命令が前
記同期化手段により同期されている間に、前記同期化助
力手段は前記複数のラッチを閉じることにより、前記入
来命令の前記同期化中に前記次の命令を捕えることを特
徴とする非同期マイクロマシン／インターフェイス。
（１５）特許請求の範囲第１項記載の非同期マイクロマ
シン／インターフェイスであって、前記入来命令は前記
ＣＰＵにより２回のアクセスで送られ、前記入来命令の
前記第２のアクセスが同期されている間に前記命令実行
手段が前記入来命令の前記第１のアクセスを実行するよ
うに、前記同期化手段は前記入来命令の前記第１のアク
セスと前記第２のアクセスを同期して、前記入来命令の
前記第１のアクセスの実行の終了後に前記命令実行手段
が第２のアクセスの実行を開始するようにすることを特
徴とする非同期マイクロマシン／インターフェイス。
（１６）特許請求の範囲第１３項記載の非同期マイクロ
マシン／インターフェイスであって、前記入来命令を同
期し、前記データ路素子手段内でオペレーションを実行
する前記手段は、前記第２のアクセスの実行前に、前記
第２のアクセスに関連する前記データ路素子によりオペ
レーションを実行することを特徴とする非同期マイクロ
マシン／インターフェイス。
（１７）特許請求の範囲第１６項記載のマイクロマシン
であって、前記入来命令に関する前記情報は前記入来命
令にどのような種類のオペランドが含まれるかについて
前記データ路手段に命令することを特徴とするマイクロ
マシン。
（１８）ＣＰＵにより送られた入来命令を翻訳し、前記
入来命令についての情報を伝える制御ビットをその入来
命令から取出す命令翻訳手段と、前記制御ビットを受けるデータ路手段と、を備え、前記命令翻訳手段は前記データ路手段と交信す
ることにより前記データ路手段へ前記入来命令に関する
前記情報を伝えることを特徴とするＣＰＵにより送られ
た入来命令を実行するマイクロマシン。
（１９）特許請求の範囲第１８項記載のマイクロマシン
であって、前記入来命令に関する前記情報は前記入来命
令によりどのような種類の動作が要求されるかについて
前記データ路手段に命令することを特徴とするマイクロ
マシン。
（２０）クロックを基にして動作する中央処理装置（Ｃ
ＰＵ）に応答する、前記クロックとは非同期であるクロ
ックを基にして動作する非同期マイクロマシンにおいて
、前記ＣＰＵに結合され、入来命令を受け、その入来命令
を翻訳し、翻訳された命令を出力する命令翻訳手段と、活動状態とアイドル状態を有する指令レジスタ手段にし
て、前記活動状態は、入来命令のルーチンの一部である
指令を前記指令レジスタ手段が出力する期間として定め
られるような、前記指令レジスタ手段と、前記ルーチンの指令を格納し、前記指令レジスタが前記
アイドル状態にある時にマイクロマシン／インターフェ
イスの動作に関連させられるアイドル状態指令を格納す
るマイクロ格納手段と、前記ＣＰＵと前記指令レジスタ
手段の出力端子へ結合され、前記入来命令を前記マイク
ロマシン／インターフェイスのクロックに同期させ、複
数の共用される制御信号を発生する同期化手段／同期化
助力手段と、前記ＣＰＵへ結合され、前記同期化手段／同期化助力手
段により発生されたラッチ制御信号に応答して前記入来
命令の第１の所定部分を送り、かつ捕える第１のラッチ
手段と、前記命令翻訳手段へ結合され、前記同期化手段／同期化
助力手段により発生された前記ラッチ制御信号に応答し
て前記翻訳された命令の第２の所定部分を送り、かつ捕
えるレジスタ手段と、前記命令翻訳手段へ結合され、前
記同期化手段／同期化助力手段により発生されたレジス
タ制御信号に応答して前記翻訳された命令の第３の所定
部分を送り、かつ捕える第２のラッチ手段と、前記命令
翻訳手段へ結合され、前記入来命令の前記第３の所定部
分を送るレジスタバイパス手段と、前記マイクロ格納手段の記憶場所のうち、前記アイドル
状態指令および前記複数の指令が格納される記憶場所を
決定する次のアドレス発生手段と、前記命令翻訳手段に
より送られた前記入来命令の前記第３の所定部分を受け
るように、前記ＣＰＵと、前記指令レジスタ手段と、前
記レジスタバイパス手段と、前記同期化手段／同期化助
力手段と、前記命令翻訳手段と、前記第１のラッチ手段
と、前記第２のラッチ手段と、前記レジスタ手段とに結
合され、前記入来命令に関連し、かつ前記入来命令によ
り指定されるオペレーションを実行するデータ路素子手
段と、を備え、前記指令レジスタ手段は前記アイドル状態指令
を前記同期化手段／同期化助力手段と、前記データ路素
子手段と、前記次のアドレス発生手段とに出し、前記ア
イドル状態指令は前記次のアドレス発生手段に対して、
前記マイクロ格納手段への翻訳された命令を打消すこと
を命令し、それにより前記マイクロ格納手段による前記
複数の指令の第１の指令の発生を開始し、前記データ路
素子手段内の動作を開始し、かつ前記データ路素子手段
へ前記共用された制御信号の所定の値を出すことを前記
同期化手段／同期化助力手段に命令することにより前記
データ路素子手段内での別のオペレーションを開始させ
、前記指令レジスタ手段がアイドル状態にあり、前記入来
命令が同期されている時は、前記同期化手段／同期化助
力手段は前記第１のラッチ手段と前記第２のラッチ手段
を閉じ、それにより前記入来命令の前記第１の所定部分
と前記第２の所定部分を捕え、前記レジスタ手段を可能
状態にすることにより、前記入来命令の前記第３の所定
部分を格納し、指令レジスタ可能化信号を前記指令レジ
スタ手段へ出すことにより、前記マイクロ格納手段によ
り出力された前記複数の指令によりクロッキングするこ
とを特徴とする非同期マイクロマシン／インターフェイ
ス。
（２１）クロックを基にして動作する中央処理装置（Ｃ
ＰＵ）に応答する、前記クロックとは非同期であるクロ
ックを基にして動作する非同期マイクロマシンにおいて
、前記ＣＰＵに結合され、入来命令を受け、その入来命令
を翻訳し、翻訳された命令を出力する命令翻訳手段と、活動状態とアイドル状態を有する指令レジスタ手段にし
て、前記活動状態は、入来命令のルーチンにより指定さ
れた指令を前記指令レジスタ手段が出力する期間として
定められるような、前記指令レジスタ手段と、前記ルーチンの指令を格納し、前記指令レジスタが前記
アイドル状態にある時にマイクロマシン／インターフェ
イスの動作に関連させられるアイドル状態指令を格納す
るマイクロ格納手段と、前記ＣＰＵと前記指令レジスタ
手段の出力端子へ結合され、前記入来命令を前記マイク
ロマシン／インターフェイスのクロックに同期させ、複
数の共用される制御信号を発生する同期化手段／同期化
助力手段と、前記ＣＰＵへ結合され、前記同期化手段／同期化助力手
段により発生されたラッチ制御信号に応答して前記入来
命令の第１の所定部分を送り、かつ捕える第１のラッチ
手段と、前記命令翻訳手段へ結合され、前記同期化手段／同期化
助力手段により発生された前記ラッチ制御信号に応答し
て前記翻訳された命令の第２の所定部分を送り、かつ捕
える第２のラッチ手段と、前記命令翻訳手段へ結合され
、前記同期化手段／同期化助力手段により発生された第
１のレジスタ制御信号に応答して前記翻訳された命令の
第３の所定部分を送り、かつ捕える第１のレジスタ手段
と、前記命令翻訳手段へ結合され、前記翻訳された命令の前
記第３の所定部分を送る第１のレジスタバイパス手段と
、前記ＣＰＵへ結合され、前記同期化手段／同期化助力手
段により発生された第２のレジスタ制御信号に応答して
前記入来命令の第４の所定部分を送り、かつ捕える第２
のレジスタ手段と、前記ＣＰＵへ結合され、前記同期化手段／同期化助力手
段により発生された第２のレジスタ制御信号に応答して
前記入来命令の第４の所定部分を送る第２のレジスタバ
イパス手段と、前記マイクロ格納手段の記憶場所のうち、前記アイドル
状態指令および前記複数の指令が格納される記憶場所を
決定する次のアドレス発生手段と、前記命令翻訳手段に
より送られた前記入来命令の前記第３の所定部分を受け
るように、前記ＣＰＵと、前記指令レジスタ手段と、前
記レジスタバイパス手段と、前記同期化手段／同期化助
力手段と、前記命令翻訳手段と、前記第１のラッチ手段
と、前記第２のラッチ手段と、前記レジスタ手段とに結
合され、前記入来命令に関連し、かつ前記入来命令によ
り指定されるオペレーションを実行するデータ路素子手
段と、を備え、前記指令レジスタ手段は前記アイドル状態指令
を前記同期化手段／同期化助力手段と、前記データ路素
子手段と、前記次のアドレス発生手段とに出し、前記ア
イドル状態指令は前記次のアドレス発生手段に対して、
前記マイクロ格納手段への翻訳された命令を打消すこと
を命令し、それにより前記マイクロ格納手段による前記
複数の指令の第１の指令の発生を開始し、前記データ路
素子手段内のオペレーションを開始し、かつ前記データ
路素子手段へ前記共用された制御信号の所定の値を出す
ことを前記同期化手段／同期化助力手段に命令すること
により前記データ路素子手段内での別のオペレーション
を開始させ、前記指令レジスタ手段がアイドル状態にあり、前記入来
命令が同期されている時は、前記同期化手段／同期化助
力手段は前記第１のラッチ手段と前記第２のラッチ手段
を閉じ、それにより前記入来命令の前記第１の所定部分
と前記第２の所定部分を捕え、前記第１のレジスタ手段
と前記第２のレジスタ手段を可能状態にすることにより
、前記第３の所定部分と前記第４の所定部分を格納し、
指令レジスタ可能化信号を前記指令レジスタ手段へ出す
ことにより、前記マイクロ格納手段により出力された前
記複数の指令によりクロッキングすることを特徴とする
非同期マイクロマシン／インターフェイス。
（２２）中央処理装置（ＣＰＵ）に応答するマイクロマ
シン／インターフェイスにおいて、入来命令を受け、その入来命令に関連する諸オペレーシ
ョンを実行するデータ路素子手段と、入来命令を実行す
る命令実行手段と、前記入来命令の実行前に、および前記マイクロマシン／
インターフェイスによる、入来命令に関連するルーチン
への制御の転送中に、前記データ路素子手段内のオペレ
ーションを実行する手段と、を備えることを特徴とする
マイクロマシン／インターフェイス。
（２３）特許請求の範囲第２２項記載のマイクロマシン
／インターフェイスであって、前記入来命令を前記マイ
クロマシン／インターフェイスのクロックに同期させ、
オペレーションを実行する前記手段は、前記ＣＰＵに応答してアイドル状態指令、および前記ル
ーチンの一部である複数の指令を格納および出力するマ
イクロ格納手段と、前記アイドル状態指令を受けて、そのアイドル状態指令
を出力する指令レジスタにして、この指令レジスタは、
活動状態とアイドル状態を有し、前記指令レジスタは前
記マイクロ格納手段と前記データ路素子手段へ結合され
、前記指令レジスタは、あらゆる命令の実行が終った時
に前記アイドル状態に入って、前記アイドル状態指令を
出力し、前記入来命令より前の命令が終った時に前記指
令レジスタ手段が前記入来命令の実行より先に前記アイ
ドル状態指令を前記データ路素子手段へ送るように、前
記指令レジスタはあらゆる命令の実行が終った時に前記
アイドル状態指令を受ける前記指令レジスタと、を備え
ることを特徴とするマイクロマシン／インターフェイス
。
（２４）特許請求の範囲第２３項記載のマイクロマシン
／インターフェイスであって、前記命令実行手段は、前記マイクロ格納手段が前記複数の指令のうちの第１の
指令を前記指令レジスタへ出力するように前記マイクロ
格納手段と通信し、そのマイクロ格納手段へ前記入来命
令の前記ルーチンのルーチンスタートアドレスを送る、
前記入来命令を翻訳して、翻訳された入来命令を出力す
る命令翻訳手段と、前記データ路素子手段と前記指令レジスタ手段の出力端
子へ結合され、前記入来命令の同期と実行を助ける命令
実行助力手段と、を備え、前記指令レジスタ手段が前記アイドル状態にあ
る時に、前記入来命令の後で、前記指令レジスタ手段が
前記第１の指令を前記データ路素子手段へ出力し、その
後で、前記ルーチンにより指定された残りの指令を前記
データ路素子手段へ出力するように、前記命令実行手段
は前記指令レジスタ手段を可能状態にし、前記命令実行助力手段は、前記アイドル状態指令に応答
して第１の共用される制御信号を出力し、かつ前記複数
の指令に応答して前記命令実行助力手段は第２の共用さ
れる制御信号を前記データ路素子手段へ出力するように
、前記指令レジスタ手段は前記アイドル状態指令を前記
命令実行助力手段へ出力し、前記第１の共用される制御信号は像データ路素子内で所
定数の前記オペレーションを行い、前記第２の共用され
る制御信号は前記命令の所定部分を実行することを特徴
とするマイクロマシン／インターフェイス。
（２５）特許請求の範囲第２４項記載のマイクロマシン
／インターフェイスであって、前記命令実行手段は、前記マイクロ格納手段に結合され、前記ルーチンアドレ
ス手段をそれへ向ける、前記命令翻訳手段により出力さ
れた前記ルーチンスタートアドレスを受ける次のアドレ
ス発生手段、を更に備えることを特徴とするマイクロマシン／インタ
ーフェイス。
（２６）特許請求の範囲第２４項記載のマイクロマシン
／インターフェイスであって、前記命令翻訳手段は前記
データ路素子手段に通じて制御ビットを出力し、それら
の制御ビットは、前記データ路素子手段により受けられ
た時に、前記入来命令に関する情報を前記データ路素子
手段へ伝えることを特徴とするマイクロマシン／インタ
ーフェイス。
（２７）特許請求の範囲第２６項記載のマイクロマシン
／インターフェイスであって、前記入来命令に関する前
記情報は、前記入来命令によりどのような種類のオペレ
ーションが求められているかを指定することを特徴とす
るマイクロマシン／インターフェイス。
（２８）特許請求の範囲第２７項記載のマイクロマシン
／インターフェイスであって、前記入来命令に関する前
記情報は、前記入来命令にどのような種類のオペランド
が含まれているかを指定することを特徴とするマイクロ
マシン／インターフェイス。
（２９）特許請求の範囲第２４項記載のマイクロマシン
／インターフェイスであって、前記命令実行手段は、前記命令翻訳手段と前記データ路素子手段へ結合され、
前記入来命令の所定部分を捕え、かつ送るレジスタラッ
チ手段と、前記命令翻訳手段と前記データ路手段へ結合され、前記
命令の前記所定部分を送るレジスタバイパス手段と、を更に備え、前記レジスタ制御信号が実行に移された時
に、前記レジスタ手段が前記翻訳された命令の前記所定
部分を捕えるように、前記命令実行助力手段はレジスタ
制御信号を前記レジスタ手段へ送ることを特徴とするマ
イクロマシン／インターフェイス。
（３０）特許請求の範囲第２２項記載のマイクロマシン
／インターフェイスであって、前記ＣＰＵは命令制御信
号を前記命令実行助力手段へ出し、前記命令制御信号は
前記入来命令の送信および前記動作の実行の始まりを指
示することを特徴とするマイクロマシン／インターフェ
イス。
（３１）特許請求の範囲第２２項記載のマイクロマシン
／インターフェイスであって、前記マイクロマシン／イ
ンターフェイスが前記入来命令を実行している間に次の
命令を捕えて、その入来命令を送るための次の命令ラッ
チ手段を更に備え、前記次の命令ラッチ手段は、前記Ｃ
ＰＵと前記マイクロマシン／インターフェイスの間に結
合される複数のラッチを備え、それら複数のラッチは前
記命令実行助力手段へも結合され、受信の少し後で、前
記次の命令ラッチ手段において、前記命令実行助力手段
が前記複数のラッチの可能化を実行に移すことを止める
ことにより、前記次の命令ラッチ手段を閉じて前記次の
命令を捕えるように、前記複数のラッチは前記命令実行
助力手段へも結合されて、その命令実行助力手段により
制御されることを特徴とするマイクロマシン／インター
フェイス。
（３２）特許請求の範囲第２２項記載のマイクロマシン
／インターフェイスであって、前記入来命令は前記ＣＰ
Ｕにより２回のアクセスで送られ、前記入来命令の前記
第２のアクセスが同期されている間に前記命令実行手段
が前記入来命令の前記第１のアクセスを実行するように
、前記同期化手段は前記入来命令の前記第１のアクセス
と前記第２のアクセスを同期して、前記入来命令の前記
第１のアクセスの実行の終了後に前記命令実行手段が第
２のアクセスの実行を開始するようにすることを特徴と
するマイクロマシン／インターフェイス。
（３３）特許請求の範囲第３１項記載のマイクロマシン
／インターフェイスであって、前記第２のアクセスの実
行前に、オペレーションを実行する前記手段は、前記第
２のアクセスの実行前に、前記第２のアクセスに関連す
る前記データ路素子によりオペレーションを実行するこ
とを特徴とするマイクロマシン／インターフェイス。