JPS63110815A - ゲ−トタ−ンオフ型サイリスタの直接並列接続回路 - Google Patents

ゲ−トタ−ンオフ型サイリスタの直接並列接続回路

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JPS63110815A
JPS63110815A JP25571186A JP25571186A JPS63110815A JP S63110815 A JPS63110815 A JP S63110815A JP 25571186 A JP25571186 A JP 25571186A JP 25571186 A JP25571186 A JP 25571186A JP S63110815 A JPS63110815 A JP S63110815A
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JP
Japan
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turn
gate
current
gtos
gto
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Pending
Application number
JP25571186A
Other languages
English (en)
Inventor
Katsunori Senda
千田 克則
Shigeo Tomita
富田 滋男
Eiji Harada
原田 英次
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Hitachi Ltd
Original Assignee
Hitachi Ltd
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Publication date
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  • Thyristor Switches And Gates (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、ゲートターンオフ型サイリスタ(以下GTO
と略記)の直接並列接続回路に係り、特に各々電流容量
が異なって設計されたGTOを直接並列接続し、ターン
オン、ターンオフを同時に行わせることによって任意の
容量の電流を処理できるようにしたGTOの直接並列接
続回路に関する。
〔従来の技術〕
GTOを直接並列接続することは従来より行われており
、特開昭59−17862号公報でもその新たな構成が
提案されている。
第2図(a)は上記特許公開公報に示された発明をより
具体化して等価回路で示している。a’i’。
1.2が並列接続され、そのゲート、カソードが補助ゲ
ート線Ga、補助カソード線に&により接続され、ター
ンオン用電源3とターンオフ用1!源4を直列接続し、
また、トランジスタ5.抵抗6゜リアクトル7、サイリ
スタ8を電源3,4間に直列に接続し、抵抗6とリアク
トル7の中点をGTOl、2のゲートGに接続し、電源
3,4の中点を補助カソード線Kaに接続している。A
、には、GTOI、2が接続されるアノード、カソード
の主端子である。
この従来技術の特徴点は補、助ゲート線Gap補助カソ
ードiKaを設けていることである。
トランジスタ5に信号が入力されると、ゲート端子Gに
オンゲート電流が流れ、同電流容量のGTOI、2はタ
ーンオンする。一方サイリスタ8に信号が入力されると
、ゲート端子Gにオフゲート電流が流れ、GTOI、2
はターンオフする。
各々GTOI、2の静・過渡特性がほぼ一致していれば
、補助ゲート線Gay補助カソード線Kaの働きにより
第2図(b)の如<GTo1,2を流れる電流i^1.
i/lはバランスする。従ってこの場合の電流容量は最
大1個々のGTOの直接並列接続数倍数れることとなる
。(実際、素子特性のばらつきによるディレーティング
から、電流容量は直接並列接続数倍に近い容量となる。
)尚、第2図(b)でVAKはGTOI、2のアノード
A−カソードに間型圧s l aos 1 * l O
ON Z ei GOFFI 、 i oorpzは各
GT○1,2に流れるターンオン、ターンオフゲート電
流である。
し 〔発明が解決とようとする問題点〕 上記従来のGT○直接並列接続方式では、並列接続され
たGToを良好にオン、オフさせるために各GTOの電
流容量は揃っていなげれなばならなかった。このため、
例えば、電流容量200A。
300A(7)GTO,が2個ずつ存在する時、45゜
Aの電流をオンオフ処理したい場合、200AGTo2
個を用いたのでは450Aをオン、オフすることは不可
能であり、また、300A GTO2個を用いたのでは
、余裕がありすぎて無駄が多く、コスト上、有利ではな
かった。
さりとて、電流容量225AのGToを新たに設計開発
し、製作することは長時間を必要とし、当座の解決には
ならない。
従って本発明の目的は、任意の電流をできるだけ少ない
無駄の範囲でオンオフ処理することができる簡単な構成
でモジュールとして組み込みが容易なGToの直接並列
接続回路を提供することにある。
〔問題点を解決するための手段〕
本発明では、少なくとも2個の電流容量の異なるGTo
を並列接続し、各GT○の各ゲートに抵抗、リアクトル
を介してターンオン用ゲート電流を、また、リアクトル
を介してターンオフ用のゲート電流を流し、各抵抗、リ
アクトルを各G T○をターンオン、ターンオフさせる
に必要なゲート電流を流す値としている。
〔作用〕
従来のGTOの直接並列接続構成では各G T Oに同
容量のゲート信号が、印加されていた。本発明では、G
TOの電流容量に応じたゲート電流を印加することで、
電流容量の異なるGTOをほぼ同時に、ターンオンさせ
、あるいはターンオフさせる。
GToは通常、pnpn半感体基板のn型カソードエミ
ツタ層が短冊状とされ、電流容量に応じて、短冊状カソ
ードエミツタ層の個数が決められている。各短冊状カソ
ードエミツタ層を取囲むようにその周囲にはゲート電極
膜が設けられた構成となっている。そして、各短冊状カ
ソードエミツタ層を中心としたユニットGTOが短冊状
カソードエミツタ層の個数分だけ半導体基板内に複合化
されたものと考え、またそのように取扱われている。G
Toの電流容量が異なると云うことは、ユニットGTO
の個数が異なると云うことである。
第3図は、GToのターンオンゲート電流上昇率dia
/dt  に対するターンオンゲート電流尖頭値Iap
が一定の時のターンオン時間の関係を表わしたもので、
GTOの電流容量でその特性も異なる。この特性の異な
る理由は、上記の如く各々GTOのユニットGTO数が
異なる為で、Icp−定で各々GTOのターンオン時間
を揃えたい場合には、各々GTOに流れ込むターンオン
ゲート電流のdio/dt  を変える必要がある。
従って、ターンオン時間が一定となるようなdio/d
t  を選択すれば、各々電流容量の異なるGTOの直
接並列接続時、一方のGTOに電流集中することなく、
−様にターンオンできる。
しかしながら、各々GTOのdia/dt の選択は、
ユニットGTO数から算出できないことが、測定から得
られ、第3図の如く特性を取らなければならない。
オン定常時には、各GT○のユニットGT○の電流密度
が一定となる様に、即ち、GTOのオン電圧が一定とな
るように電流が各GTOに分担される。この時の電流分
担比率は、各GTOにおけるカソードエミツタ層の面積
比に一致する。
第4図は、ユニットGTOをターンオフさせるに必要な
オフゲート電流尖頭値1aaの0.IIGQケ とO,rIaeの間の平均変化d IOQ/ d tと
ターンオフ時間の関係を示している。特定のユニットG
TOに電流集中させることなく均一にターンオフさせる
ためには各ユニットGT○のdIoe/dtを等しくす
る必要がある。このことは、電流容量の異なるGTOの
間でも云えることである。
従って、電流容量の異なるGTOを同時にターンオフさ
せるためには、ターンオフゲインを等しいものとして、
GTOの電流容量、即ち、カソードエミツタ層の面積比
に一致したdIaci/dtの比となるようにすれば、
各ユニットGT○のdIo。
/dtは等しくなり、各GTOは同時にターンオフし、
特定のGTOに電流が集中して、ターンオフ失敗を起す
ことがないようになる。
〔実施例〕
以下、本発明の一実施例を第1図(a)(b)により説
明する。
第1図(a)で第2図(a)に示すものと同一物、相当
物には同一符号を付けている。
第1図(a)で特徴的なことは、GTOI、2中電流容
量が異なることである。また、各GT○1.2のゲート
にはリアクトル10.11の一端が接続され、他端は互
いに接続されて抵抗6とリアクトルの中点に接続されて
いる。
トランジスタ5に信号が入力されると、オンゲート電流
iat+ iazが抵抗6.リアクトル10゜11を通
って流れる。この時、i at、 i axのピーク値
は抵抗6で抑えられ、d iax/ d t 、 d 
iaz/dtはリアクトル10.11で制限されるター
ンオン用型源3の電圧をEaos 、抵抗6をR,リア
クトル10.11のインダクタンスを各々Ll。
L2とすると I opz= I apx= EOON/ R・・・(
1)d iat/ d t = E(ION/ LX 
      ”12)d ioz/ d t =Eoo
s/ Lx       −(3)となる。従って各々
GT○1,2のターンオンタイムが一定となる様なd 
iax/ d t 、 d iaz/dtを選択、すな
わち、Ll、Lxの値を選択することで、電流容量の異
なるGTOI、2の直接並列接続時の同時ターンオン動
作が可能となる。
一方、サイリスタ8に信号が入力されると、オフゲート
電流−1att   iaxがリアクトル10゜11.
7を介して流れ両GTOI、2はターンオフする。ター
ンオフ動作に関しては、各々GTO1,2のオフゲート
電流上昇率diaes/dt+d i QQ2/ d 
tをユニットGTOの最適diao/dtの各々GTO
に対して、ユニットGTo数倍になるように回路条件を
選択すればよい、即ち。
ターンオフ用Wi源4の電圧をE GOFF、リアクト
ル7のインダクタンスをLoとすると dioez/dt=EaorF/(Lz+Lo)  −
(4)d 1oez/ d t = EOOFF/ (
L!+ LG)  ・・・(5)という関係から、例え
ば200A級、300A級GTOを直接並列接続する場
合、ユニットGTO数は 200ARGTO: 300A級GTO=2: 3から d 1aex/d t : d 1oez/d t=2
 : 3となるよう、Llt LX + Loの値を選
択すれば、電流容量の異なるGTO1,2の直接並列接
続時の同時ターンオフ動作が可能となる。
以上から5電流容量の異なるGTOの直接並列接続動作
が可能となる。
又、各々GTOのゲート端子間を短絡するのは、各々G
T○の特性の相違による過渡時の電流アンバランスを緩
和する為のものである。
ターンオン時、一方のGTOが先にターンオンすると、
主電流によってゲート・カソード間の電位が上昇(主電
流のd i / d tによって、わずかなカソードイ
ンダクタンスにも電位が生じるのも含む)し、先にター
ンオンし九〇TOに流れ込んでいたゲート電流がゲート
・ゲート短絡線を通って遅れてターンオンするGT、O
に流れ込み、Iaptdio/dt  が上昇、よって
−様にターンオンする傾向となる。
ターンオフ時、一方のGTOが先にターンオフするとゲ
ート・カソード間の接合が回復する為ゲート・カソード
間のインピーダンスが増加し、ゲート電流が流れなくな
る。遅れてターンオフするGTOは、このゲート・ゲー
ト短絡線を通って。
先にターンオフしたGTOのオフゲート回路にゲート電
流が流れ込み、diaQ/dtが上昇の方向となり、−
様にターンオフする傾向となるものである。
以上、実施例では2個のGTOを示したが、3個以上の
GTOを直接並列接続したい時にも本発明は適用可能で
ある。
尚、並列接続されるGTOとしては、上記の条件の他、
同一電流密度における順電圧降下、定格電圧が揃ってい
れば、構造、特性等、その他の点が異なっていても支障
はない。
また、電源3,4. トランジスタ5.サイリスタ8等
によるターンオン、ターンオフ信号の与え方は他の電源
やスイッチ手段に代えることができる。
〔発明の効果〕
以上説明したように、本発明によれば、任意の電流を異
なる定格電流のGTOを並列接続することによりできる
だけ少ない無駄の範囲でオンオフ処理することができる
また、ゲート回路が簡単であり、モジュールに組み込む
ことが容易である。
【図面の簡単な説明】
第1図(a)は本発明の一実施例を示すゲートターンオ
フ型サイリスタの直接並列接続回路図、第1IJ!J(
b)は第1図(、)の実例における電圧。 電流波形を示す図、第2図(a)は従来のゲートターン
オフ型サイリスタの直接並列接続回路図。 第2図(b)は第2図(a)の実例における電圧。 電流波形を示す図、第3図はゲートターンオフ型サイリ
スタのターンオン時間とターンオン電流の上昇率dia
/dt  の関係を示す図、第4図は同じくユニットG
TOのターンオフ時間の上昇率diae/dtとターン
オフ時間の関係を示す図である。 1.2・・・GTO13,4・・・電源、5・・・トラ
ンジスタ、6・・・抵抗、7,10,11・・・リアク
トル、8・・・サイリスタ、G&・・・補助ゲート線、
Ka・・・補助ゲート線。

Claims (1)

    【特許請求の範囲】
  1. 1、電流容量の異なる少なくとも2個のゲートターンオ
    フ型サイリスタを並列接続し、該サイリスタのゲート、
    カソード同志を補助ゲート線、補助カソード線で各々接
    続し、上記各サイリスタのゲートに各サイリスタ用のリ
    アクトルの一端を接続し、各リアクトルの他端を互いに
    接続して抵抗を介してターンオン用電源の正極に接続し
    、該電源の負極は上記補助カソード線に接続して該電源
    からターンオン電流を流し、上記補助カソード線とター
    ンオフ用電源を接続するとともに上記各リアクトルの互
    いに接続された他端を更にリアクトルを介してターンオ
    フ用電源の負極に接続しターンオフ電流を流すことを特
    徴とするゲートターンオフ型サイリスタの直接並列接続
    回路。
JP25571186A 1986-10-29 1986-10-29 ゲ−トタ−ンオフ型サイリスタの直接並列接続回路 Pending JPS63110815A (ja)

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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0416933A2 (en) * 1989-09-08 1991-03-13 Toyo Denki Seizo Kabushiki Kaisha Driver circuit for a large capacity switching element

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
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