JPS63107067A - 薄膜トランジスタ - Google Patents
薄膜トランジスタInfo
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- JPS63107067A JPS63107067A JP25163286A JP25163286A JPS63107067A JP S63107067 A JPS63107067 A JP S63107067A JP 25163286 A JP25163286 A JP 25163286A JP 25163286 A JP25163286 A JP 25163286A JP S63107067 A JPS63107067 A JP S63107067A
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- thin film
- film
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- Pending
Links
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- 239000004065 semiconductor Substances 0.000 claims abstract description 30
- 239000010408 film Substances 0.000 claims abstract description 21
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- BLRPTPMANUNPDV-UHFFFAOYSA-N Silane Chemical compound [SiH4] BLRPTPMANUNPDV-UHFFFAOYSA-N 0.000 abstract 1
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は薄膜トランジスタに係り、特に、アクディプマ
トリクスディスプレイ用のスイッチングトランジスタに
好適な薄膜トランジスタに関する。
トリクスディスプレイ用のスイッチングトランジスタに
好適な薄膜トランジスタに関する。
従来の薄膜トランジスタは、特開昭６０−１７４７９号
に記載のごとく、薄膜半導体中で発生する光電流による
オフ電流の増加は、薄膜トランジスタ上部に遮光膜パタ
ーンを形成することにより防止していた。しかし、この
方式では、薄膜トランジスタ形成後、新たに遮光膜パタ
ーンを形成する工程が必要であった。また遮光しても、
光の散乱等によって半導体に光がもれ込みオフ電流が増
加する場合があった。
に記載のごとく、薄膜半導体中で発生する光電流による
オフ電流の増加は、薄膜トランジスタ上部に遮光膜パタ
ーンを形成することにより防止していた。しかし、この
方式では、薄膜トランジスタ形成後、新たに遮光膜パタ
ーンを形成する工程が必要であった。また遮光しても、
光の散乱等によって半導体に光がもれ込みオフ電流が増
加する場合があった。
上記従来技術はプロセスコストの点について配慮がされ
ておらず、工程数が増加するという問題があった。
ておらず、工程数が増加するという問題があった。
本発明の目的は、光照射によるオフ電流の増加の少ない
薄膜トランジスタ（ＴＰＴ）を提供することにある。
薄膜トランジスタ（ＴＰＴ）を提供することにある。
上記目的は、薄膜半導体層を２層とし、良好なオン特性
を得るために、充分、荷電坦体の移動度とライフタイム
の積（以下、μτ積と略す）の大きい半導体層をオン時
のチャンネル層の厚さの厚み分だけ堆積し、その上に、
荷電坦体の移動度とライフタイムの積の小さい半導体を
積層することにより、達成される。
を得るために、充分、荷電坦体の移動度とライフタイム
の積（以下、μτ積と略す）の大きい半導体層をオン時
のチャンネル層の厚さの厚み分だけ堆積し、その上に、
荷電坦体の移動度とライフタイムの積の小さい半導体を
積層することにより、達成される。
ａ−８ｉのごとく、ｎ形で電子が荷電坦体となる半導体
層を使用したＴＰＴでは、オン時には第２図（ａ）のエ
ネルギーバンド図に示すごとくＴＰＴのオン時にはゲー
ト電極１に正の電圧が印加されａ −Ｓ ｉ ３はゲー
ト絶縁膜２近傍が下に曲り、電子１０がチャネル中を流
れる。一方、オフ時には第２図（ｂ）に示すごとく、Ｔ
ＰＴがオフの時にはゲート電極は負の電圧が印加される
ため。
層を使用したＴＰＴでは、オン時には第２図（ａ）のエ
ネルギーバンド図に示すごとくＴＰＴのオン時にはゲー
ト電極１に正の電圧が印加されａ −Ｓ ｉ ３はゲー
ト絶縁膜２近傍が下に曲り、電子１０がチャネル中を流
れる。一方、オフ時には第２図（ｂ）に示すごとく、Ｔ
ＰＴがオフの時にはゲート電極は負の電圧が印加される
ため。
チャンネルがはね上がる。そのためオフ電流は主として
チャネル部以外を流れることとなる。ここで、光照射さ
れると光電流が流れるが、チャンネル中で発生した電子
はチャンネル外に掃き出されることとなり、やはりチャ
ネル外を流れる。これに対し正孔はチャネル部を流れる
が、この程度は極めて低いため、光電流としての寄与は
少い。
チャネル部以外を流れることとなる。ここで、光照射さ
れると光電流が流れるが、チャンネル中で発生した電子
はチャンネル外に掃き出されることとなり、やはりチャ
ネル外を流れる。これに対し正孔はチャネル部を流れる
が、この程度は極めて低いため、光電流としての寄与は
少い。
本発明によるエネルギーバンド構造を第３図に示す、こ
こで、チャンネル部上には、従来のμτ積の大きい半導
体層４を形成し、その上に（第３図では右側）μτ積の
小さい半導体層５を積層している。この場合オン時には
、第３図（ａ）にソース電極部の断面にあたるバンドモ
デルを示すごとく、チャンネル部の電流は、μτ積の大
きい部分を流れるため、従来に比して劣化することがな
い、しかしながら、チャンネル部の電子は、オン時には
ソース電極７から供給されなくてはならない、この場合
、ソース電極から半導体層の伝導体に電子を供給するた
めに、ｎ中層６を形成するのが一般的である。ソース電
極からｎ中層を介してμτ積の小さい半導体層に注入さ
れた電子はこの層の再結合中心８で再結合することなく
μτ積の大きい半導体層に注入されなくしてはならない
。
こで、チャンネル部上には、従来のμτ積の大きい半導
体層４を形成し、その上に（第３図では右側）μτ積の
小さい半導体層５を積層している。この場合オン時には
、第３図（ａ）にソース電極部の断面にあたるバンドモ
デルを示すごとく、チャンネル部の電流は、μτ積の大
きい部分を流れるため、従来に比して劣化することがな
い、しかしながら、チャンネル部の電子は、オン時には
ソース電極７から供給されなくてはならない、この場合
、ソース電極から半導体層の伝導体に電子を供給するた
めに、ｎ中層６を形成するのが一般的である。ソース電
極からｎ中層を介してμτ積の小さい半導体層に注入さ
れた電子はこの層の再結合中心８で再結合することなく
μτ積の大きい半導体層に注入されなくしてはならない
。
したがって、μτ積の小さい半導体層の膜厚ｄには上限
が存在する。その値は、この層の厚さ方向に印加される
電圧をＥｘ とするとｄくμτＥｘでなくてはならない
。
が存在する。その値は、この層の厚さ方向に印加される
電圧をＥｘ とするとｄくμτＥｘでなくてはならない
。
一方、オフ時には第３図（ｂ）にソース・ドレインの間
隙部のモデルを示すごとく先に述べた原理に従って電流
はμτ積の小さい層を紙面の垂直方向に主として流れる
こととなるが、これが再結合中心で再結合して光電流低
減に実効を示すためには、ソース・ドレイン電極間に印
加されている電界をＥｘとし、ソース・ドレイン間隔を
ΩとするとμτＥ ｚ ＜ Ｑであることが必要である
。今。
隙部のモデルを示すごとく先に述べた原理に従って電流
はμτ積の小さい層を紙面の垂直方向に主として流れる
こととなるが、これが再結合中心で再結合して光電流低
減に実効を示すためには、ソース・ドレイン電極間に印
加されている電界をＥｘとし、ソース・ドレイン間隔を
ΩとするとμτＥ ｚ ＜ Ｑであることが必要である
。今。
ここで、ソース・ドレイン間電圧をＶｓｏとしオン時に
はチャンネル部の抵抗は充分低いと考えるとＥｘはｖｓ
Ｄ／（２・ｄ）となる、また、Ｑ／ｄ＝５０とした場合 Ｑ／Ｅｘ＞μτ＞ ｄ ／ Ｅ １ は、 Ｖｓｏ Ｖｇ。
はチャンネル部の抵抗は充分低いと考えるとＥｘはｖｓ
Ｄ／（２・ｄ）となる、また、Ｑ／ｄ＝５０とした場合 Ｑ／Ｅｘ＞μτ＞ ｄ ／ Ｅ １ は、 Ｖｓｏ Ｖｇ。
となる、オーミックコンタクトする光導電体では光電流
はμτに比例するから、μτ岬２ ｄ ”／ Ｖｓ。
はμτに比例するから、μτ岬２ ｄ ”／ Ｖｓ。
なる材料を選んだ場合約３桁、光電流を低減できる。
以下１本１発明の実施例を第１図により説明する。
透明ガラス基板９上に、Ｃｒ、Ｍｏ、Ａｆｉ等よりなる
ゲート電極１．さらに、ＳｉＮ、５ｉＯｚ等よりなるゲ
ート絶縁膜２を形成し、その上に第１のａ−８ｉ膜４を
厚さ１００〜５００人の厚さに、通常のプラズマＣＶＤ
法により堆積した。その後。
ゲート電極１．さらに、ＳｉＮ、５ｉＯｚ等よりなるゲ
ート絶縁膜２を形成し、その上に第１のａ−８ｉ膜４を
厚さ１００〜５００人の厚さに、通常のプラズマＣＶＤ
法により堆積した。その後。
ａ−８ｉを主体とした第１のａ−５ｉ膜よりμτ積の小
さい半導体層５を厚さ５００〜３０００人の厚さに堆積
した。ここで、μτ積の小さい半導体層としては、５ｉ
ＨａにＣＨａを２０〜４０％混入したガスを使ってプラ
ズマＣＶＤ法により堆積した膜又は５ｉＨａにＧｅＨ番
を１０〜４０％混入したガスを使った膜を使用した。こ
の他にも、ＮＨａの混入やＳ ｎ ＣＱ ａの混入によ
りμτ積を低下することが可能である。
さい半導体層５を厚さ５００〜３０００人の厚さに堆積
した。ここで、μτ積の小さい半導体層としては、５ｉ
ＨａにＣＨａを２０〜４０％混入したガスを使ってプラ
ズマＣＶＤ法により堆積した膜又は５ｉＨａにＧｅＨ番
を１０〜４０％混入したガスを使った膜を使用した。こ
の他にも、ＮＨａの混入やＳ ｎ ＣＱ ａの混入によ
りμτ積を低下することが可能である。
その上にｐｔｔｏ、２％程度ドープしたａ−Ｓｉ膜をｎ
中層６として形成し、さらに、ソース７・ドレイン１１
を電極をＣｒ、Ｍｏ、ＡΩ等もしくはそれらの積層によ
り形成し、さらに、ＳｉＮよりなるパッシベーション膜
１２を形成した。
中層６として形成し、さらに、ソース７・ドレイン１１
を電極をＣｒ、Ｍｏ、ＡΩ等もしくはそれらの積層によ
り形成し、さらに、ＳｉＮよりなるパッシベーション膜
１２を形成した。
このＴＰＴは、光感度は従来に比較して３〜４桁低下し
た。
た。
この発感度の低下により、オン・オフ比は１００００Ｑ
ｘの照射光下で４〜５桁となり、従来より大幅に改善さ
れた。
ｘの照射光下で４〜５桁となり、従来より大幅に改善さ
れた。
なお、このＴＰＴは、光感度の低下はあるが、完全に零
になるわけではない、したがって、アクティブマトリク
スディスプレイに対するオフ電流値の制約が厳しい場合
には、その上にさらに遮光膜を重ねてもよい、この場合
でも、光のまわり込み等による影響を受けにくくなるた
め、やはり、有効であることは言う迄もない。
になるわけではない、したがって、アクティブマトリク
スディスプレイに対するオフ電流値の制約が厳しい場合
には、その上にさらに遮光膜を重ねてもよい、この場合
でも、光のまわり込み等による影響を受けにくくなるた
め、やはり、有効であることは言う迄もない。
遮光膜を省略できる場合には、プロセスコストの低減、
歩留の増加が可能であり、プロセスコストは約２０％低
減できる。
歩留の増加が可能であり、プロセスコストは約２０％低
減できる。
本発明によれば、薄膜トランジスタの光照射によるオフ
時の電流の増加を防止できる。
時の電流の増加を防止できる。
第１図は１本発明の素子断面図である。第２図は、従来
構造での特性を説明するエネルギーバンド図、第３図、
は、本発明による素子の特性を説明するエネルギーバン
ド図である。 １・・・ゲート電極、２・・・ゲート絶縁膜、４・・・
μτ積の大きい半導体膜、５・・・μτ積の小さい半導
体膜。 ｆ ｌ 団 ／ ゲートを序さ ２ リ′−ト宸色縁り（ ４ヴ℃噂重の欠きい子４＄ｐ灸 ５１Ａにｑの小さし＼１（■）イ＆Ｓ爽第 ２ 口
漬ち う 口（α） （α） 第２０ 第３図 （し）（１）ン
構造での特性を説明するエネルギーバンド図、第３図、
は、本発明による素子の特性を説明するエネルギーバン
ド図である。 １・・・ゲート電極、２・・・ゲート絶縁膜、４・・・
μτ積の大きい半導体膜、５・・・μτ積の小さい半導
体膜。 ｆ ｌ 団 ／ ゲートを序さ ２ リ′−ト宸色縁り（ ４ヴ℃噂重の欠きい子４＄ｐ灸 ５１Ａにｑの小さし＼１（■）イ＆Ｓ爽第 ２ 口
漬ち う 口（α） （α） 第２０ 第３図 （し）（１）ン
Claims (1)
- １ 基板と、該基板上に設けられたゲート電極と該ゲー
ト電極を被覆するゲート絶縁膜上に第１の半導体層を形
成し、該第１の薄膜半導体層上に移動度とライフタイム
の積が該第１の薄膜半導体層より小さい第２の半導体層
を積層し該第２の半導体層に電気的に接続されたソース
・ドレイン電極を形成したことを特徴とする薄膜トラン
ジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25163286A JPS63107067A (ja) | 1986-10-24 | 1986-10-24 | 薄膜トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25163286A JPS63107067A (ja) | 1986-10-24 | 1986-10-24 | 薄膜トランジスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63107067A true JPS63107067A (ja) | 1988-05-12 |
Family
ID=17225708
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25163286A Pending JPS63107067A (ja) | 1986-10-24 | 1986-10-24 | 薄膜トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63107067A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5221631A (en) * | 1989-02-17 | 1993-06-22 | International Business Machines Corporation | Method of fabricating a thin film transistor having a silicon carbide buffer layer |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60117781A (ja) * | 1983-11-30 | 1985-06-25 | Matsushita Electric Ind Co Ltd | 薄膜素子 |
-
1986
- 1986-10-24 JP JP25163286A patent/JPS63107067A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60117781A (ja) * | 1983-11-30 | 1985-06-25 | Matsushita Electric Ind Co Ltd | 薄膜素子 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5221631A (en) * | 1989-02-17 | 1993-06-22 | International Business Machines Corporation | Method of fabricating a thin film transistor having a silicon carbide buffer layer |
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