JPS63107057A - 単結晶基板 - Google Patents
単結晶基板Info
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- JPS63107057A JPS63107057A JP25163686A JP25163686A JPS63107057A JP S63107057 A JPS63107057 A JP S63107057A JP 25163686 A JP25163686 A JP 25163686A JP 25163686 A JP25163686 A JP 25163686A JP S63107057 A JPS63107057 A JP S63107057A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
Landscapes
- Measurement Of Radiation (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体回路基板に係り、特に複数の基板を積層
して高密度に実装するのに好適な単結晶基板に関する。
して高密度に実装するのに好適な単結晶基板に関する。
Ｓｉ等の半導体回路基板を積層して高密度に実装するた
めには、基板の一面に形成された回路からの信号を基板
の裏面側に引き出すための貫通導体部を形成する必要が
ある。そのための技術として、Ｓｉ基板の厚さ方向にＡ
Ｑをマイグレーション（Ｍｉｇｒａｔｉｏｎ）によって
ドープした構造が雑誌［コンピュータ（ＣＯＭＰＵＴＥ
Ｒ）Ｊ、 １９８４年１月号＋ ＰＰ６９−８１におい
て論じられている。
めには、基板の一面に形成された回路からの信号を基板
の裏面側に引き出すための貫通導体部を形成する必要が
ある。そのための技術として、Ｓｉ基板の厚さ方向にＡ
Ｑをマイグレーション（Ｍｉｇｒａｔｉｏｎ）によって
ドープした構造が雑誌［コンピュータ（ＣＯＭＰＵＴＥ
Ｒ）Ｊ、 １９８４年１月号＋ ＰＰ６９−８１におい
て論じられている。
上記の従来技術では、Ａｌのマイグレーションの指向性
が温度勾配に依存するため、裏面に貫通した位置の配列
精度が基板の厚さに比例して劣ること、また、貫通可能
な基板の厚さに制約があること、更に、ＡＱがドープさ
れた導電部の抵抗値が高いこと、などの問題があった。
が温度勾配に依存するため、裏面に貫通した位置の配列
精度が基板の厚さに比例して劣ること、また、貫通可能
な基板の厚さに制約があること、更に、ＡＱがドープさ
れた導電部の抵抗値が高いこと、などの問題があった。
本発明の目的は、上記の諸問題を解決し、（１）基板の
厚さに制約が無く、高い配列位置精度で貫通導体を持つ
基板を得ること、および、（２）基板の材料および、導
体部の材料に選択の可能性を与え、十分に小さい抵抗値
を持つ貫通導体部を基板と絶縁した状態で形成すること
を可能にすることにある。
厚さに制約が無く、高い配列位置精度で貫通導体を持つ
基板を得ること、および、（２）基板の材料および、導
体部の材料に選択の可能性を与え、十分に小さい抵抗値
を持つ貫通導体部を基板と絶縁した状態で形成すること
を可能にすることにある。
上記の目的は１貫通導体部の断面に相当する面を複数の
単結晶基板の表面に形成し、これらを積層して接合し、
しかる後、接合面と交わる平面でスライスして基板とす
ることにより達成される。
単結晶基板の表面に形成し、これらを積層して接合し、
しかる後、接合面と交わる平面でスライスして基板とす
ることにより達成される。
貫通導体部の断面は、素材となる基板表面の上で平面的
にバターニングできるので１貫通する厚さに関する制約
は実質的に無くなる。また、導体と基板とを絶縁するこ
とに関しても、基板表面へ異種の材料を重ねて成膜する
ことができるので、材料的な制約が少なく、低抵抗の導
体層を基板から容易に絶縁できる。更に、積層・接合し
た後の基板の切り出しに関しては、厚さを任意に選べる
。
にバターニングできるので１貫通する厚さに関する制約
は実質的に無くなる。また、導体と基板とを絶縁するこ
とに関しても、基板表面へ異種の材料を重ねて成膜する
ことができるので、材料的な制約が少なく、低抵抗の導
体層を基板から容易に絶縁できる。更に、積層・接合し
た後の基板の切り出しに関しては、厚さを任意に選べる
。
またこの際、どのような厚さに切り出しても、その切り
口には高い位置精度に配列した貫通導体の端面が得られ
る。
口には高い位置精度に配列した貫通導体の端面が得られ
る。
〔実施例〕
以下に本発明の一実施例を第１図および第２図によって
説明する。
説明する。
本実施例では、厚さ０ 、６ ｒｒｍ 、面方位が（１
００）の単結晶Ｓｉウェハに、ウェハを貫通する信号・
給電線を０．５ｍピッチで配列する例を述べる。
００）の単結晶Ｓｉウェハに、ウェハを貫通する信号・
給電線を０．５ｍピッチで配列する例を述べる。
素材としては、厚さ０．５−の（０１１）Ｓｉウェハを
用いる。第２図（ａ）に示すようにウェハ１の表面に、
＜１００＞方向に走る溝２を０．５膿ピツチで平行して
形成する。溝幅は５０μｍ。
用いる。第２図（ａ）に示すようにウェハ１の表面に、
＜１００＞方向に走る溝２を０．５膿ピツチで平行して
形成する。溝幅は５０μｍ。
溝深さは約２０μｍであり、これらはフォトエツチング
の手法を用い、ＨＮＯａ、ＫＯＨ等のエツチング液によ
って形成される１次いで、溝の内面に絶縁被膜として５
ｉＯｚ３を約３μｍの厚さに形成する（第２図（ｂ））
、これは、熱酸化あるいはスパッタで形成することがで
きる８次いで貫通用の導体として、第２図（Ｑ）の如＜
Ａｕ４を溝の内部に蒸着し、さらにメッキで１５μｍの
厚さに成長させるａ Ｓ ｘ Ｏｘ膜とＡｕとの密着性
を得るため、Ａｕの蒸着膜の下地として、Ｃｒ、あるい
はＴ ｉ ／ Ｎ ｉ等の金属を５００人程程度め蒸着
することは、必要に応じて選択し得る。
の手法を用い、ＨＮＯａ、ＫＯＨ等のエツチング液によ
って形成される１次いで、溝の内面に絶縁被膜として５
ｉＯｚ３を約３μｍの厚さに形成する（第２図（ｂ））
、これは、熱酸化あるいはスパッタで形成することがで
きる８次いで貫通用の導体として、第２図（Ｑ）の如＜
Ａｕ４を溝の内部に蒸着し、さらにメッキで１５μｍの
厚さに成長させるａ Ｓ ｘ Ｏｘ膜とＡｕとの密着性
を得るため、Ａｕの蒸着膜の下地として、Ｃｒ、あるい
はＴ ｉ ／ Ｎ ｉ等の金属を５００人程程度め蒸着
することは、必要に応じて選択し得る。
次いで導体層としてのＡｕの上部に５ｉＯｚ５をスパッ
タして、導体層を絶縁体で完全に含み込み、更に基板表
面の溝以外の部分の５ｉＯｚを除去し、基板表面全面を
平坦化するためにドライエツチングを施す（第２図（ｄ
））。
タして、導体層を絶縁体で完全に含み込み、更に基板表
面の溝以外の部分の５ｉＯｚを除去し、基板表面全面を
平坦化するためにドライエツチングを施す（第２図（ｄ
））。
このようにして得た基板を積層し、第１図（ａ）に示す
ように重ねて接合する。接合にあたっては、各基板を同
相で強固に接合するため、拡散接合等の手段をとること
が望ましい６次いで第１図（ａ）のブロックをｘｙ平面
に平行に０．６閣の厚さにスライスすれば、第１図（ｂ
）のような貫通導体部６を有する単結晶ウェハが得られ
る。なお、このウェハの面方位は（１００）であること
は、素材の面方位との幾何学的関係から明白である。
ように重ねて接合する。接合にあたっては、各基板を同
相で強固に接合するため、拡散接合等の手段をとること
が望ましい６次いで第１図（ａ）のブロックをｘｙ平面
に平行に０．６閣の厚さにスライスすれば、第１図（ｂ
）のような貫通導体部６を有する単結晶ウェハが得られ
る。なお、このウェハの面方位は（１００）であること
は、素材の面方位との幾何学的関係から明白である。
なお、これらの貫通導体を有する単結晶ウェハでは、素
子領域を形成する必要に応じて、第１図に示す如く貫通
導体を有しない適当な厚さの単結晶７を間にはさんで積
層・接合できることは当然である。
子領域を形成する必要に応じて、第１図に示す如く貫通
導体を有しない適当な厚さの単結晶７を間にはさんで積
層・接合できることは当然である。
また、貫通導体として上記の実施例では、Ａｕを用いた
が、これ以外にもＮｉ、ＡＱ等の金属が使えるほか、不
純物をドープしたＳｊ等の半導体も使えることは明らか
である。
が、これ以外にもＮｉ、ＡＱ等の金属が使えるほか、不
純物をドープしたＳｊ等の半導体も使えることは明らか
である。
また、本発明ではＳｉ単結晶を対象としたが。
ＧａＡｓ等の他の半導体材料についても同様の方法によ
って１貫通導体を形成することができる。
って１貫通導体を形成することができる。
なお、本発明によって得られた単結晶基板の上に電子回
路を形成するさいには、貫通導体材料による表面の汚染
を防ぐため１貫通穴を含む基板表面を、Ｓ ｉ Ｏｘ等
の被膜で覆っておくことが効果がある。すなわち、第３
図に示すように１貫通導体を施けた基板の上下面を被膜
８によって完全に覆った状態で、電子回路を形成すれば
よい。第４図はこのようにして形成した基板内の回路９
ならびに絶縁膜上の回路１０を示している。被膜８なら
びに回路１０の材料はＣＶ Ｉ）法によって積Ｍされる
０回路を形成した後、貫通導体上面の被膜を除去し、配
線層１１をパターニングすれば、貫通導体材料により基
板表面を汚染することなく回路９．１０が形成され、こ
れらの回路から出た信号を貫通導体を経由して基板の裏
面に導くことができる、第４図はＳｉウェハを積み重ね
て構成した３次元回路の実装形態を示すものであり、第
１の基板１の裏面に達した信号は、第２の基板１２へ、
低融点はんだ１３を介して送られる。
路を形成するさいには、貫通導体材料による表面の汚染
を防ぐため１貫通穴を含む基板表面を、Ｓ ｉ Ｏｘ等
の被膜で覆っておくことが効果がある。すなわち、第３
図に示すように１貫通導体を施けた基板の上下面を被膜
８によって完全に覆った状態で、電子回路を形成すれば
よい。第４図はこのようにして形成した基板内の回路９
ならびに絶縁膜上の回路１０を示している。被膜８なら
びに回路１０の材料はＣＶ Ｉ）法によって積Ｍされる
０回路を形成した後、貫通導体上面の被膜を除去し、配
線層１１をパターニングすれば、貫通導体材料により基
板表面を汚染することなく回路９．１０が形成され、こ
れらの回路から出た信号を貫通導体を経由して基板の裏
面に導くことができる、第４図はＳｉウェハを積み重ね
て構成した３次元回路の実装形態を示すものであり、第
１の基板１の裏面に達した信号は、第２の基板１２へ、
低融点はんだ１３を介して送られる。
以上に述べたように、本発明は電子回路の３次元実装に
好適な単結晶基板を提供するものであり、上記の第４図
の実装形態に加えて、第５図、第６図のような実装形態
をも可能にする。これらの実施例では、貫通孔の内部に
予め導体層を形成することなく、第２図（ａ）の状態の
基板素材をそのまま図（ａ）の如く積層・接合し、第１
図（ｂ）の如くスライスした基板を用いる。第５図の実
施例ではこのようにして形成したスルーホールを有する
２枚の基板１４．１５を金属ビン１６および低融点はん
だ１７で接続した例を示している。また第６図は、第１
の基板１８の上にある発光索子１９から出た光の信号２
０を、反射面２１および。
好適な単結晶基板を提供するものであり、上記の第４図
の実装形態に加えて、第５図、第６図のような実装形態
をも可能にする。これらの実施例では、貫通孔の内部に
予め導体層を形成することなく、第２図（ａ）の状態の
基板素材をそのまま図（ａ）の如く積層・接合し、第１
図（ｂ）の如くスライスした基板を用いる。第５図の実
施例ではこのようにして形成したスルーホールを有する
２枚の基板１４．１５を金属ビン１６および低融点はん
だ１７で接続した例を示している。また第６図は、第１
の基板１８の上にある発光索子１９から出た光の信号２
０を、反射面２１および。
本発明によるスルーホール２２を介して、第２の基板２
３の受光素子２４に伝達する実装系を示している。また
、この他にも１本発明のスルーホールに光ファイバを通
じることも可能である。
３の受光素子２４に伝達する実装系を示している。また
、この他にも１本発明のスルーホールに光ファイバを通
じることも可能である。
以上に述べた実施例から明らかなように、本発明によれ
ば、以下の効果が得られる。
ば、以下の効果が得られる。
（１）基板の厚さとは無関係に、基板を貫通する信号・
給電線を形成することができる。
給電線を形成することができる。
（２）基板が厚くても、上記の信号・給電線の配列の位
置精度は劣化しない。
置精度は劣化しない。
（３）基板・貫通導体およびその周囲の絶縁体などの材
料は積層できるので、材料の選択の余地が大きく、十分
に低抵抗の貫通導体線を形成できる。
料は積層できるので、材料の選択の余地が大きく、十分
に低抵抗の貫通導体線を形成できる。
（４）貫通穴のピッチを基板の厚さとは無関係に小さく
することができる。
することができる。
第１図は、本発明の単結晶基板を形成する最終プロセス
を示す概観図、第２図は貫通用導体を形成するための前
工程を示す断面図、第３図は貫通導体の上下面を一時的
に被膜した本発明の単結晶基板の断面図、第４図〜第６
図は本発明の慎結晶基板を用いた半導体回路基板の３次
元実装形態の例を示す断面図である。 １．７・・・単結晶基板素材、３，５・・・絶縁体膜、
４・・・導体、８・・・絶縁被膜、９，１０・・・半導
体回路、１６・・・金属ビン、２０・・・信号光、２２
・・・スルーホール。 浩／ａ ＜Ｃ） 嘉３Ｉ！１ 第４−因 ２２ スルー水−ル
を示す概観図、第２図は貫通用導体を形成するための前
工程を示す断面図、第３図は貫通導体の上下面を一時的
に被膜した本発明の単結晶基板の断面図、第４図〜第６
図は本発明の慎結晶基板を用いた半導体回路基板の３次
元実装形態の例を示す断面図である。 １．７・・・単結晶基板素材、３，５・・・絶縁体膜、
４・・・導体、８・・・絶縁被膜、９，１０・・・半導
体回路、１６・・・金属ビン、２０・・・信号光、２２
・・・スルーホール。 浩／ａ ＜Ｃ） 嘉３Ｉ！１ 第４−因 ２２ スルー水−ル
Claims (1)
- 【特許請求の範囲】 １ 表面に溝を有する基板を含む複数枚の単結晶基板を
積層・接合した後、積層面と交わる平面で改めて切断し
て得ることを特徴とする単結晶基板。 ２ 特許請求の範囲１の単結晶基板において、貫通穴の
内面に絶縁体と導電体を層状に形成して成ることを特徴
とする、貫通導電線路を有する単結晶基板。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25163686A JPS63107057A (ja) | 1986-10-24 | 1986-10-24 | 単結晶基板 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25163686A JPS63107057A (ja) | 1986-10-24 | 1986-10-24 | 単結晶基板 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63107057A true JPS63107057A (ja) | 1988-05-12 |
Family
ID=17225766
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25163686A Pending JPS63107057A (ja) | 1986-10-24 | 1986-10-24 | 単結晶基板 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63107057A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2002030561A3 (en) * | 2000-10-10 | 2003-05-22 | Biotrove Inc | Apparatus for assay, synthesis and storage, and methods of manufacture, use, and manipulation thereof |
| WO2003072257A1 (en) * | 2002-02-25 | 2003-09-04 | Diversa Corporation | A device for effecting heat transfer with a solution held in a through-hole well of a holding tray |
| US9314764B2 (en) | 2000-10-10 | 2016-04-19 | Life Technologies Corporation | Apparatus for assay, synthesis and storage, and methods of manufacture, use, and manipulation thereof |
| US10065189B2 (en) | 2004-03-12 | 2018-09-04 | Life Technologies Corporation | Nanoliter array loading |
| US10227644B2 (en) | 2000-02-18 | 2019-03-12 | The Board Of Trustees Of The Leland Stanford Junior University | Apparatus and methods for parallel processing of microvolume liquid reactions |
-
1986
- 1986-10-24 JP JP25163686A patent/JPS63107057A/ja active Pending
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US10227644B2 (en) | 2000-02-18 | 2019-03-12 | The Board Of Trustees Of The Leland Stanford Junior University | Apparatus and methods for parallel processing of microvolume liquid reactions |
| US10378049B2 (en) | 2000-02-18 | 2019-08-13 | The Board Of Trustees Of The Leland Stanford Junior University | Apparatus and methods for parallel processing of microvolume liquid reactions |
| WO2002030561A3 (en) * | 2000-10-10 | 2003-05-22 | Biotrove Inc | Apparatus for assay, synthesis and storage, and methods of manufacture, use, and manipulation thereof |
| US6716629B2 (en) | 2000-10-10 | 2004-04-06 | Biotrove, Inc. | Apparatus for assay, synthesis and storage, and methods of manufacture, use, and manipulation thereof |
| JP2009080106A (ja) * | 2000-10-10 | 2009-04-16 | Biotrove Inc | アッセイ、合成、および保存用の器具、ならびに、その作製、使用、および操作の方法 |
| US9314764B2 (en) | 2000-10-10 | 2016-04-19 | Life Technologies Corporation | Apparatus for assay, synthesis and storage, and methods of manufacture, use, and manipulation thereof |
| US9968903B2 (en) | 2000-10-10 | 2018-05-15 | Life Technologies Corporation | Apparatus for assay, synthesis and storage, and methods of manufacture, use, and manipulation thereof |
| WO2003072257A1 (en) * | 2002-02-25 | 2003-09-04 | Diversa Corporation | A device for effecting heat transfer with a solution held in a through-hole well of a holding tray |
| US10065189B2 (en) | 2004-03-12 | 2018-09-04 | Life Technologies Corporation | Nanoliter array loading |
| US10974247B2 (en) | 2004-03-12 | 2021-04-13 | Life Technologies Corporation | Nanoliter array loading |
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