JPS63104373A - Semiconductor memory device - Google Patents
Semiconductor memory deviceInfo
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- JPS63104373A JPS63104373A JP61250113A JP25011386A JPS63104373A JP S63104373 A JPS63104373 A JP S63104373A JP 61250113 A JP61250113 A JP 61250113A JP 25011386 A JP25011386 A JP 25011386A JP S63104373 A JPS63104373 A JP S63104373A
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- 239000004065 semiconductor Substances 0.000 title claims description 24
- 230000005540 biological transmission Effects 0.000 claims abstract description 15
- 230000003068 static effect Effects 0.000 claims abstract description 13
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 22
- 229910021417 amorphous silicon Inorganic materials 0.000 claims description 5
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 abstract description 12
- 229910052710 silicon Inorganic materials 0.000 abstract description 12
- 239000010703 silicon Substances 0.000 abstract description 12
- 230000010354 integration Effects 0.000 abstract description 7
- 238000002955 isolation Methods 0.000 abstract description 4
- 238000002161 passivation Methods 0.000 abstract description 3
- 238000000280 densification Methods 0.000 abstract 1
- 239000000758 substrate Substances 0.000 description 14
- 238000009792 diffusion process Methods 0.000 description 4
- 238000005468 ion implantation Methods 0.000 description 2
- 239000000470 constituent Substances 0.000 description 1
- 238000002425 crystallisation Methods 0.000 description 1
- 230000008025 crystallization Effects 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B10/00—Static random access memory [SRAM] devices
Abstract
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、半導体記憶装置に関し、さらに詳しくは、
高抵抗負荷素子と駆動用トランジスタとの直列接続によ
る一組のインバータを、伝送用トランジスタによりフリ
ップフロップ構成に接続したメモリセルからなるスタテ
ィック型の半導体記憶装置の改良された高密度化構造に
係るものである。[Detailed Description of the Invention] [Industrial Application Field] The present invention relates to a semiconductor memory device, and more specifically,
This invention relates to an improved high-density structure of a static semiconductor memory device consisting of a memory cell in which a set of inverters are connected in series with a high-resistance load element and a driving transistor, and are connected in a flip-flop configuration using a transmission transistor. It is.
従来例でのこの種の半導体記憶装置におけるスタティッ
クメモリセル（いわゆる、高抵抗負荷型メモリセル）の
等価回路を第２図（ａ）に示し、また、同上メモリセル
でのＸ、Ｙ方向に対応した模式的な断面構造を同図（ｂ
）に示しである。An equivalent circuit of a static memory cell (so-called high resistance load type memory cell) in a conventional semiconductor memory device of this type is shown in FIG. The schematic cross-sectional structure is shown in the same figure (b
) is shown.
すなわち、まず、第２図（ａ）に示す従来例回路におい
て、符号Ｒ１は一組の高抵抗負荷素子、１１１２はこれ
らの各高抵抗負荷素子に直列接続されてインバータを構
成する一組の駆動用トランジスタ、Ｍ３はこれらのイン
バータをフリップフロップ構成に接続する一組の伝送用
トランジスタ、Ｗ、Ｌはワードライン、Ｂ、Ｌはビット
ライン、ＧＮＤは接地である。That is, first, in the conventional circuit shown in FIG. 2(a), reference numeral R1 is a set of high resistance load elements, and reference numeral 1112 is a set of drives that are connected in series to each of these high resistance load elements to form an inverter. M3 is a set of transmission transistors connecting these inverters in a flip-flop configuration, W and L are word lines, B and L are bit lines, and GND is ground.
また、第２図（ｂ）に示す従来例構造において、符号１
はシリコン半導体基板、２，２ａはこの基板上に拡散形
成されたそれぞれ拡散層で、その２ａは記憶メート、３
は素子間分離用絶縁膜、４ａ 、 ５ａおよび４ｂ、５
ｂはそれぞれゲート絶縁膜、および多結晶シリコンゲー
ト電極で、その４ａ 、 ５ａは駆動用トランジスタ、
その４ｂ、５ｂは伝送用トランジスタ、６は絶縁膜、７
ａ、７ｂは多結晶シリコン配線部で、その７ｂは電源線
、８はこの電源線の一部を高抵抗値化して形成した高抵
抗負荷素子としての高抵抗部である。Furthermore, in the conventional structure shown in FIG. 2(b), reference numeral 1
2 is a silicon semiconductor substrate, 2 and 2a are diffusion layers formed on this substrate, 2a is a memory mate, and 3 is a diffusion layer.
are insulating films for element isolation, 4a, 5a and 4b, 5
b are a gate insulating film and a polycrystalline silicon gate electrode, respectively, 4a and 5a are driving transistors,
4b and 5b are transmission transistors, 6 is an insulating film, and 7
Numerals a and 7b are polycrystalline silicon wiring parts, 7b is a power supply line, and 8 is a high resistance part as a high resistance load element formed by increasing the resistance of a part of this power supply line.
しかして、前記従来例構成の場合、ビットラインＢ、Ｌ
、およびワードラインＷ、Ｌによって選択されたメモリ
セルは、駆動用トランジスタＭ２がオンとなり、高抵抗
負荷素子Ｒ１と伝送用トランジスタＭ３とからなるフリ
ップフロップ回路が動作して、所定のデータをラッチし
、また、データの読、み出しは、ワードライン讐ルによ
って駆動用トランジスタＭ２をオンとし、ビットライン
Ｂル上にラッチされているデータを、それぞれに引き出
して行なうのである。However, in the case of the conventional configuration, the bit lines B, L
, and the word lines W and L, the driving transistor M2 is turned on, and the flip-flop circuit consisting of the high resistance load element R1 and the transmission transistor M3 operates to latch predetermined data. Furthermore, data reading and reading is carried out by turning on the driving transistor M2 by the word line line and drawing out the data latched on the bit line B.
こ−で、前記したように従来例構成でのスタティック型
半導体記憶装置においては、一つのメモリセル構成のた
めに、少なくとも４個のトランジスタと、他に２個の高
抵抗負荷素子との各構成要素を具備しなければならず、
このために半導体基板上で比較的広い面積を必要として
おり、装置の高集積化、高密度化を妨げると云う問題点
があった。Therefore, as described above, in a static semiconductor memory device with a conventional configuration, each configuration of at least four transistors and two other high resistance load elements is required for one memory cell configuration. Must have the following elements:
This requires a relatively large area on the semiconductor substrate, which poses the problem of hindering higher integration and higher density of the device.
この発明は、従来例装置におけるこのような問題点を改
善するためになされたもので、その目的とするところは
、高集積化、高密度化に適した。This invention was made to improve such problems in the conventional device, and its purpose is to be suitable for high integration and high density.
この種のスタティック型半導体記憶装置を提供すること
である。An object of the present invention is to provide a static type semiconductor memory device of this type.
前記目的を達成するために、この発明に係る半導体記憶
装置は、スタティックメモリセルを構成する個々一組づ
ゝの高抵抗負荷素子、駆動用トランジスタ、および伝送
用トランジスタの各構成要素のうちの少なくとも一組を
、半導体基板上ではなく、絶縁膜上に堆積された多結晶
シリコン層。In order to achieve the above object, a semiconductor memory device according to the present invention includes at least one set of each of the components of a high resistance load element, a driving transistor, and a transmission transistor constituting a static memory cell. A set of polycrystalline silicon layers deposited on an insulating film rather than on a semiconductor substrate.
非晶質シリコン層、またはこれらの単結晶化層上に、二
層構造で形成したものである。It is formed in a two-layer structure on an amorphous silicon layer or a single crystallized layer thereof.
すなわち、この発明では、スタティックメモリセルを構
成する個々−組づ〜の高抵抗負荷素子。That is, in the present invention, high resistance load elements are individually assembled and constitute a static memory cell.
駆動用トランジスタ、および伝送用トランジスタの各構
成要素のうちの少なくとも一組を、絶縁膜上に堆積され
た二層構造としての多結晶シリコン層、非晶質シリコン
層、またはこれらのＩｉ結晶化層上に形成するために、
装置の高集積化、高密度化を大きく向上し得るのである
。At least one set of each of the components of the driving transistor and the transmission transistor is formed of a polycrystalline silicon layer, an amorphous silicon layer, or an Ii crystallized layer thereof as a two-layer structure deposited on an insulating film. to form on
This can greatly improve the integration and density of devices.
以下、この発明に係る半導体記憶装置の一実施例につき
、第１図を参照して詳細に説明する。Hereinafter, one embodiment of a semiconductor memory device according to the present invention will be described in detail with reference to FIG.
第１図はこの実施例を適用したスタティックメモリセル
の概要構造を示す断面図であり、この第１図実施例構造
において、前記第２図（ａ）、（ｂ）従来例構造と同一
符号は同一または相当部分を示している。FIG. 1 is a cross-sectional view showing the general structure of a static memory cell to which this embodiment is applied. In the structure of the embodiment shown in FIG. Indicates the same or equivalent part.
この実施例構造においても、符号１はシリコン半導体基
板、２．２ａはこの基板上に拡散形成されたそれぞれ拡
散層で、その２ａは記憶ノード、３は素子間分離用絶縁
膜、４ａ、５ａおよび４ｂ、５ｂはそれぞれゲート絶縁
膜、多結晶シリコンゲート電極であって、その４ａ 、
５ａは駆動用トランジスタを示し、また、その４ｂ、
５ｂは絶縁膜６を介して堆積された多結晶シリコン層１
０Ｅの一部に形成される伝送用トランジスタであり、こ
れらの各トランジスタはこのように二層構造とされる。In the structure of this embodiment as well, reference numeral 1 is a silicon semiconductor substrate, 2.2a is a diffusion layer formed on this substrate, 2a is a storage node, 3 is an insulating film for isolation between elements, 4a, 5a, and 4b and 5b are a gate insulating film and a polycrystalline silicon gate electrode, respectively, and 4a,
5a indicates a driving transistor, and 4b,
5b is a polycrystalline silicon layer 1 deposited via an insulating film 6.
This is a transmission transistor formed in a part of 0E, and each of these transistors has a two-layer structure as described above.
そしてまた、同多結晶シリコン層１０の所定部分には、
配線部７ａ、電源線７ｂ、それに高抵抗値化した高抵抗
負荷素子としての高抵抗部８を形成すると共に、接地Ｇ
ＮＤを兼ねさせており、さらに、これらの上にパッシベ
ーション膜１１を形成し、このようにして所期のスタテ
ィックメモリセルを得るのである。Furthermore, in a predetermined portion of the polycrystalline silicon layer 10,
A wiring part 7a, a power supply line 7b, and a high resistance part 8 as a high resistance load element with a high resistance value are formed thereon, and a ground G
Furthermore, a passivation film 11 is formed on these, and in this way, the desired static memory cell is obtained.
こ＼で、前記高抵抗負荷素子としての高抵抗部８につい
ては、例えば、イオン注入によって形成すればよく、ま
た、前記多結晶シリコン層１０」二の伝送用トランジス
タＭ３も、その多結晶シリコンゲートをマスクにして、
イオン注入により自己整合的に形成するソース−ドレイ
ン領域を有し、さらに、前記多結晶シリコン層１ｏにつ
いては、その洩れ電流を低減させるために、レーザービ
ームなどで再結晶化してもよい。Here, the high resistance portion 8 as the high resistance load element may be formed by, for example, ion implantation, and the transmission transistor M3 of the polycrystalline silicon layer 10'2 also has a polycrystalline silicon gate. as a mask,
It has a source-drain region formed in a self-aligned manner by ion implantation, and furthermore, the polycrystalline silicon layer 1o may be recrystallized by a laser beam or the like in order to reduce its leakage current.
すなわち、この実施例構造においては、前記したように
、各駆動用トランジスタＭ２を、シリコン半導体基板１
上に形成させ、また、各高抵抗負荷素子Ｒ１，および各
伝送用トランジスタＭ３のフリップフロップ回路を、シ
リコン半導体基板１に絶縁膜を介して堆積させた二層目
の多結晶シリコン層１０上に形成させ、これらを二層構
造としてあり、また、その動作については、従来例の場
合と全く同様である。That is, in this embodiment structure, as described above, each driving transistor M2 is connected to the silicon semiconductor substrate 1.
Furthermore, the flip-flop circuits of each high resistance load element R1 and each transmission transistor M3 are formed on the second polycrystalline silicon layer 10 deposited on the silicon semiconductor substrate 1 with an insulating film interposed therebetween. These are formed into a two-layer structure, and its operation is exactly the same as that of the conventional example.
従って、この実施例構造の場合には、フリップフロップ
回路を、シリコン半導体基板ｌ上ではなく、二層目の多
結晶シリコン層１０上に形成させるために、装置構成と
しての集積度を大きく向上し得るのである。そして、二
層目の多結晶シリコン層１０とシリコン半導体基板１と
のＰｉ統には、埋め込みコンタクトを採用することで、
より一層の高集積化が可能になる。Therefore, in the case of this embodiment structure, since the flip-flop circuit is formed not on the silicon semiconductor substrate l but on the second layer polycrystalline silicon layer 10, the degree of integration as a device configuration is greatly improved. You get it. By employing a buried contact in the Pi connection between the second polycrystalline silicon layer 10 and the silicon semiconductor substrate 1,
Even higher integration becomes possible.
なお、前記実施例構成においては、駆動用トランジヌタ
を、シリコン半導体基板上に形成させ、また、各高抵抗
負荷素子、および各伝送用トランジスタのフリ−７ブフ
ロツプ回路を、二層目の多結晶シリコン層上に形成させ
ているが、これを反対にしてもよく、要は各構成要素の
少なくとも一つを二層目の多結晶シリコン層上に形成さ
せるようにすればよい。In the configuration of the above embodiment, the driving transistor is formed on the silicon semiconductor substrate, and the free-seven flop circuit of each high resistance load element and each transmission transistor is formed on the second layer of polycrystalline silicon. Although they are formed on the second polycrystalline silicon layer, this may be reversed.In short, at least one of the constituent elements may be formed on the second polycrystalline silicon layer.
また、前記実施例での二層目基板としては、多結晶シリ
コン層、非晶質シリコン層、またはこれらの単結晶化層
であってもよく、さらに、こ−ではｎ−チャンネルＭＯ
３型の半導体記憶装置について述べたが、ＣＭＯＳ型の
半導体記憶装置などにも適用できることは勿論である。Further, the second layer substrate in the above embodiment may be a polycrystalline silicon layer, an amorphous silicon layer, or a single crystallized layer thereof, and furthermore, in this case, an n-channel MO
Although a 3-type semiconductor memory device has been described, it goes without saying that the present invention can also be applied to a CMOS-type semiconductor memory device.
以上詳述したように、この発明によれば、スタティック
メモリセルを構成する個々−組づ〜の高抵抗負荷素子、
駆動用トランジスタ、および伝送用トランジスタの各構
成要素のうちの少なくとも一組を、半導体基板上ではな
く、絶縁膜上に堆積された多結晶シリコン層、非晶質シ
リコン層、またはこれらの単結晶化層上に、二層構造で
形成するために、この種の装置の高集積化、高密度化を
大きく向上し得るのであり、また、構造自体も比較的簡
単で容易に実施できるなどの優れた特長を有するもので
ある。As detailed above, according to the present invention, the individual and assembled high resistance load elements constituting the static memory cell,
At least one of the components of the driving transistor and the transmission transistor is formed by forming a polycrystalline silicon layer, an amorphous silicon layer, or a single crystallization layer of these deposited on an insulating film instead of on a semiconductor substrate. Because it is formed in a two-layer structure, it is possible to greatly improve the integration and density of this type of device, and the structure itself is relatively simple and easy to implement. It has certain characteristics.
【図面の簡単な説明】
第１図はこの発明に係る半導体記憶装置の一実施例を適
用したスタティックメモリセルの概要構造を示す断面図
であり、また第２図（ａ）、（ｂ）は従来例による同上
装置のスタティックメモリセルの等価回路図、および同
上概要構造を模式的に示す断面図である。
Ｒ１・・・・高抵抗負荷素子、Ｍ２・・・・駆動用トラ
ンジスタ、Ｍ３・・・・伝送用トランジスタ。
１・・・・シリコン半導体基板、 ２，２ａ・・・・拡
散層、３・・・・素子間分離絶縁膜、４ａ、４ｂ・・・
・ゲート絶縁膜、５ａ、５ｂ・・・・ゲート電極、６・
・・・絶縁膜、７ａおよび７ｂ・・・・多結晶シリコン
配線部、および多結晶シリコン電源線、８・・・・高抵
抗部、ｌＯ・・・・多結晶シリコン層、１１・・・・パ
ッシベーション膜。BRIEF DESCRIPTION OF THE DRAWINGS FIG. 1 is a sectional view showing the general structure of a static memory cell to which an embodiment of the semiconductor memory device according to the present invention is applied, and FIGS. 2(a) and 2(b) are FIG. 6 is an equivalent circuit diagram of a static memory cell of the device according to the prior art, and a sectional view schematically showing the general structure of the device. R1...High resistance load element, M2...Drive transistor, M3...Transmission transistor. DESCRIPTION OF SYMBOLS 1... Silicon semiconductor substrate, 2, 2a... Diffusion layer, 3... Inter-element isolation insulating film, 4a, 4b...
・Gate insulating film, 5a, 5b...gate electrode, 6.
...Insulating film, 7a and 7b...Polycrystalline silicon wiring part and polycrystalline silicon power supply line, 8...High resistance part, lO...Polycrystalline silicon layer, 11... passivation film.
Claims (1)
による一組のインバータを、伝送用トランジスタにより
フリップフロップ構成に接続したメモリセルからなるス
タティック型半導体記憶装置において、前記個々一組づ
ゝの高抵抗負荷素子、駆動用トランジスタ、および伝送
用トランジスタの各構成要素のうちの少なくとも一組を
、絶縁膜上に堆積された多結晶シリコン層、非晶質シリ
コン層、またはこれらの単結晶化層上に形成したことを
特徴とする半導体記憶装置。In a static semiconductor memory device consisting of a memory cell in which a set of inverters each consisting of a series connection of a high resistance load element and a driving transistor are connected in a flip-flop configuration using a transmission transistor, each set of high resistance load elements is , the driving transistor, and the transmission transistor are formed on a polycrystalline silicon layer, an amorphous silicon layer, or a single crystallized layer thereof deposited on an insulating film. A semiconductor memory device characterized by:
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61250113A JPS63104373A (en) | 1986-10-20 | 1986-10-20 | Semiconductor memory device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61250113A JPS63104373A (en) | 1986-10-20 | 1986-10-20 | Semiconductor memory device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63104373A true JPS63104373A (en) | 1988-05-09 |
Family
ID=17203021
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61250113A Pending JPS63104373A (en) | 1986-10-20 | 1986-10-20 | Semiconductor memory device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63104373A (en) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0426174A2 (en) * | 1989-11-02 | 1991-05-08 | Seiko Epson Corporation | Semiconductor integrated circuit |
| JPH0547793A (en) * | 1991-08-08 | 1993-02-26 | Mitsubishi Electric Corp | Semiconductor device and fabrication thereof |
| US5859444A (en) * | 1991-08-08 | 1999-01-12 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device |
-
1986
- 1986-10-20 JP JP61250113A patent/JPS63104373A/en active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0426174A2 (en) * | 1989-11-02 | 1991-05-08 | Seiko Epson Corporation | Semiconductor integrated circuit |
| JPH0547793A (en) * | 1991-08-08 | 1993-02-26 | Mitsubishi Electric Corp | Semiconductor device and fabrication thereof |
| US5859444A (en) * | 1991-08-08 | 1999-01-12 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device |
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