JPH0677435A - Semiconductor device - Google Patents
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- JPH0677435A JPH0677435A JP4036617A JP3661792A JPH0677435A JP H0677435 A JPH0677435 A JP H0677435A JP 4036617 A JP4036617 A JP 4036617A JP 3661792 A JP3661792 A JP 3661792A JP H0677435 A JPH0677435 A JP H0677435A
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- polycrystalline
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明はＣＭＯＳ（相補型ＭＯＳ
トランジスタ）を用いた半導体ＲＡＭ（ランダム・アク
セス・メモリ）に関するものである。BACKGROUND OF THE INVENTION The present invention relates to a CMOS (complementary MOS
The present invention relates to a semiconductor RAM (random access memory) using a transistor.
【０００２】[0002]
【従来の技術】従来ＣＭＯＳＲＡＭに用いられているメ
モリのセルを図１に示す。Ｐチャネルトランジスタ３，
４、及びＮチャネルトランジスタ５，６より成るインバ
ータのループ接続によるフリップフロップに対しアドレ
ス線ＡＤＲによりＯＮ−ＯＦＦを制御させるＮチャネル
トランジスタ（トランスファゲート）１，２を介してデ
ータの入力線であるＢＩＴ、及び2. Description of the Related Art A memory cell conventionally used in a CMOS RAM is shown in FIG. P-channel transistor 3,
BIT, which is a data input line through N-channel transistors (transfer gates) 1 and 2 for controlling ON-OFF by an address line ADR for a flip-flop formed by a loop connection of an inverter composed of 4 and N-channel transistors 5 and 6. ,as well as
【０００３】[0003]
【数１】 [Equation 1]
【０００４】に接続されている。メモリセルのリード状
態ではフリップフロップからデータ線へ、又ライト状態
の時はデータ線からフリップフロップへ信号がトランス
ファゲートがＯＮした時伝達する。このＣＭＯＳメモリ
セルの特徴としてはフリップフロップを構成するインバ
ータは安定状態では、ＣＭＯＳであることによりパワー
は微少しか必要とせず、従ってメモリに格納されている
データの保持には殆ど電力が消費されないことと、又動
作状態においても、Ｎ−ＭＯＳに比しパワーの消費が少
ないことであり、低電力動作ということでかなり多方面
に活用されている。Is connected to. A signal is transmitted from the flip-flop to the data line in the read state of the memory cell, and from the data line to the flip-flop in the write state when the transfer gate is turned on. A feature of this CMOS memory cell is that the inverter that constitutes the flip-flop requires little power in the stable state because it is a CMOS, and therefore little power is consumed to hold the data stored in the memory. In addition, it consumes less power than the N-MOS even in the operating state, and is used in various fields because of low power operation.
【０００５】[0005]
【発明が解決しようとする課題】一方このＣＭＯＳメモ
リの欠点としてはそのセルサイズが大きく、従ってＮ−
ＭＯＳのＲＡＭに比し同じチップサイズに格納されるメ
モリの容量が小さく、大容量化がむずかしいことにあ
る。この根本原因はＣＭＯＳであるために平面的にＰチ
ャネルトランジスタを作成するスペース、及びＮチャネ
ルを絶縁しかつ基板となるＰ- ウェルを作成、分離する
スペースが必要となることにある。On the other hand, a drawback of this CMOS memory is that its cell size is large and therefore N-
It is difficult to increase the capacity because the capacity of the memory stored in the same chip size is smaller than that of the MOS RAM. Since this is a CMOS, the root cause is that a space for forming a P-channel transistor in a plane and a space for forming and separating a P - well that insulates the N-channel and serves as a substrate are required.
【０００６】本発明は上記の欠点を除去するものであ
り、Ｐチャネルトランジスタを、それと同等の働きをす
る多結晶シリコン膜を用いた薄膜トランジスタで置き換
えることによりメモリセルのサイズを大幅に低減化する
ことを目的とする。The present invention eliminates the above-mentioned drawbacks, and greatly reduces the size of a memory cell by replacing the P-channel transistor with a thin-film transistor using a polycrystalline silicon film which functions similarly to the P-channel transistor. With the goal.
【０００７】[0007]
【課題を解決するための手段】本発明は、ＣＭＯＳイン
バータを相互接続しフリップフロップを構成するＣＭＯ
Ｓメモリセルにおいて、基板上方に一方の導電型の薄膜
トランジスタを、基板表面に他方の導電型のトランジス
タを作成し、前記の各々のトランジスタのドレイン同士
を接続したＣＭＯＳインバータより構成されることを特
徴とする。SUMMARY OF THE INVENTION The present invention is a CMO in which CMOS inverters are interconnected to form flip-flops.
In the S memory cell, one conductivity type thin film transistor is formed above the substrate, and the other conductivity type transistor is formed on the substrate surface, and the drains of the respective transistors are connected to each other to form a CMOS inverter. To do.
【０００８】[0008]
【実施例】図２（ａ）は本発明によるメモリセルの平面
パターン図例、（ｂ）にはＡＢの断面図を示す。選択酸
化マスクの境界１８内にソース・ドレイン領域となる部
分が存在する。選択酸化によるフィールド膜形成後にゲ
ート酸化膜を成長させてから第１層目の多結晶シリコン
と基板３０の接続をするためのコンタクトホール１０，
１１の開孔をした後に第１層目の多結晶シリコン１９，
２０，２１，２７（斜線部のパターン）をデポジション
した後に全面にＰイオンを打ち込んでソース・ドレイン
３１，３２，３３を形成する。この後第２フィールド膜
３６をデポジション、ゲートとなる多結晶シリコン１
９，２０上の第２フィールド膜を除去し、前記多結晶シ
リコン１９，２０上を熱酸化して薄膜トランジスタのゲ
ート絶縁膜を形成する。その後第１層と第２層目の多結
晶シリコンを接続するコンタクトホール１２，１３，１
４を開孔し薄膜トランジスタのチャネル、及びソース・
ドレインを形成する第２層目の多結晶シリコン層２２，
２３（点部のパターン）をデポジションし選択的にＰ+
拡散をする。更に第３フィールド膜３５をデポジション
した後にコンタクトホール１５，１６を開孔後Ａｌ−Ｓ
ｉ層２４，２５，２６を形成する。この結果Ｎ+ 拡散層
３１を（−）電源ＶSSに接続されたソース、３２をドレ
イン、多結晶シリコン２０をゲートとするＮチャネルト
ランジスタと、多結晶シリコン層２２において（＋）電
源ＶDDに接続されたソース５５、チャネル５４、ドレイ
ン５６、多結晶シリコン２０をゲートとするＰチャネル
トランジスタが形成され、各々のドレインがダイオード
を介して接続されるＣＭＯＳのインバータが構成でき
る。DESCRIPTION OF THE PREFERRED EMBODIMENTS FIG. 2 (a) is an example of a plan view of a memory cell according to the present invention, and FIG. 2 (b) is a sectional view of AB. Within the boundary 18 of the selective oxidation mask, there are portions to be the source / drain regions. A contact hole 10 for connecting the first-layer polycrystalline silicon to the substrate 30 after growing a gate oxide film after forming a field film by selective oxidation,
After opening 11 holes, the first-layer polycrystalline silicon 19,
After depositing 20, 21, and 27 (the pattern of the shaded portion), P ions are implanted on the entire surface to form the source / drain 31, 32, and 33. After that, the second field film 36 is deposited, and the polycrystalline silicon 1 serving as a gate is formed.
The second field film on 9 and 20 is removed, and the polycrystalline silicon 19 and 20 are thermally oxidized to form a gate insulating film of a thin film transistor. After that, contact holes 12, 13, 1 for connecting the first-layer and the second-layer polycrystalline silicon
4 is opened to form a thin film transistor channel and source.
A second-layer polycrystalline silicon layer 22 forming a drain,
23 (dot pattern) is deposited and selectively P +
Spread. Further, after the third field film 35 is deposited, contact holes 15 and 16 are opened and then Al-S is formed.
The i layers 24, 25, 26 are formed. As a result, the N + diffusion layer 31 is an N-channel transistor having a source connected to the (−) power supply V SS , a drain 32, and a gate of the polycrystalline silicon 20, and a (+) power supply V DD in the polycrystalline silicon layer 22. A P-channel transistor having the connected source 55, channel 54, drain 56, and polycrystalline silicon 20 as gates is formed, and a CMOS inverter in which each drain is connected via a diode can be configured.
【０００９】図５に図２に示したセルパターンの回路図
を示す。Ｎチャネルトランジスタ４０〜４３はバルクシ
リコン単結晶中に又、Ｐチャネルトランジスタ４４，４
５は多結晶薄膜トランジスタとして形成され、ダイオー
ド４６，４７はＰチャネルとＮチャネルトランジスタの
多結晶シリコンにより接続点に発生するダイオードであ
り、このダイオードはメモリの動作上は障害とならな
い。FIG. 5 shows a circuit diagram of the cell pattern shown in FIG. The N-channel transistors 40 to 43 are formed in bulk silicon single crystal, and the P-channel transistors 44 and 4 are also included.
5 is formed as a polycrystalline thin film transistor, and the diodes 46 and 47 are diodes generated at the connection point by the polycrystalline silicon of the P-channel and N-channel transistors, and these diodes do not hinder the operation of the memory.
【００１０】一般に多結晶シリコン層は単結晶シリコン
に比し、移動度が極端に低く、トランジスタ特性に劣悪
で、特にＯＦＦリークが多いことが知られている。しか
し発明者らはこの特性の改善に努力した結果次のことが
わかった。図３に示すように多結晶シリコンのデポジシ
ョン温度を７００℃以下にすると移動度が改善され、特
に５００℃近辺では１０に近い特性が得られた。又ＯＦ
Ｆリークの改善には多結晶シリコンを熱酸化して作るゲ
ート膜の製造方法に依存し、高温でドライ酸化の方式が
最も良かった。又多結晶シリコンの層のデポジション温
度が高くても、レーザによるアニーリングを実施すると
移動度、ＯＦＦリークの改善が可能である。It is generally known that the polycrystalline silicon layer has extremely lower mobility than single crystal silicon, has poor transistor characteristics, and particularly has many OFF leaks. However, the inventors have made the following efforts as a result of efforts to improve this property. As shown in FIG. 3, when the deposition temperature of polycrystalline silicon was 700 ° C. or lower, the mobility was improved, and a characteristic close to 10 was obtained especially near 500 ° C. Also OF
The method of dry oxidation at high temperature was the best method for improving the F leak, depending on the method of manufacturing the gate film formed by thermally oxidizing polycrystalline silicon. Further, even if the deposition temperature of the polycrystalline silicon layer is high, the mobility and the OFF leak can be improved by performing the annealing by the laser.
【００１１】図４は５００℃で多結晶シリコンをデポジ
ションし、更にチャネル部にイオン打ち込みによりＰイ
オンをライトドープし、ゲート酸化膜を１１００℃で形
成して得られたメモリセルに用いるものと同じサイズの
トランジスタの特性を示す。特性はメモリに応用するに
ついて十分である。FIG. 4 shows that polycrystalline silicon is deposited at 500 ° C., P channel is lightly doped by ion implantation into the channel portion, and a gate oxide film is formed at 1100 ° C. to be used for a memory cell. The characteristics of transistors of the same size are shown. The properties are sufficient for memory applications.
【００１２】[0012]
【発明の効果】本発明はＣＭＯＳＲＡＭに用いるメモリ
セルを構成するＰチャネルとＮチャネルのトランジスタ
を積層配置するものであり、同じデザインルールで構成
した従来のセルの約二分の一のサイズとなり５μｍルー
ルでは従来４Ｋｂｉｔが限度であったが、本発明の実施
により１６Ｋｂｉｔにも手が届くようになった。According to the present invention, P-channel and N-channel transistors forming a memory cell used in a CMOSRAM are stacked and arranged, and the size is about half that of a conventional cell having the same design rule and a 5 μm rule. Conventionally, the limit was 4 Kbit in the past, but the practice of the present invention has made it possible to reach 16 Kbit.
【図１】 ＣＭＯＳＲＡＭのセル図。FIG. 1 is a cell diagram of a CMOS RAM.
【図２】 （ａ）は本発明によるＣＭＯＳＲＡＭの平面
図（ｂ）は断面図。2A is a plan view of a CMOSRAM according to the present invention, and FIG. 2B is a sectional view.
【図３】 多結晶シリコンの移動度とデポジションの温
度の関係を示す図。FIG. 3 is a diagram showing a relationship between mobility of polycrystalline silicon and deposition temperature.
【図４】 本発明により得られた多結晶シリコントラン
ジスタの特性を示す図。FIG. 4 is a diagram showing characteristics of a polycrystalline silicon transistor obtained by the present invention.
【図５】 図２の回路図である。FIG. 5 is a circuit diagram of FIG.
─────────────────────────────────────────────────────
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【手続補正書】[Procedure amendment]
【提出日】平成４年３月２５日[Submission date] March 25, 1992
【手続補正１】[Procedure Amendment 1]
【補正対象書類名】明細書[Document name to be amended] Statement
【補正対象項目名】発明の名称[Name of item to be amended] Title of invention
【補正方法】変更[Correction method] Change
【補正内容】[Correction content]
【発明の名称】 半導体装置Title: Semiconductor device
【手続補正２】[Procedure Amendment 2]
【補正対象書類名】明細書[Document name to be amended] Statement
【補正対象項目名】特許請求の範囲[Name of item to be amended] Claims
【補正方法】変更[Correction method] Change
【補正内容】[Correction content]
【特許請求の範囲】[Claims]
【手続補正３】[Procedure 3]
【補正対象書類名】明細書[Document name to be amended] Statement
【補正対象項目名】０００１[Correction target item name] 0001
【補正方法】変更[Correction method] Change
【補正内容】[Correction content]
【０００１】[0001]
【産業上の利用分野】本発明は薄膜トランジスタを用い
た半導体装置に関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device using a thin film transistor .
【手続補正４】[Procedure amendment 4]
【補正対象書類名】明細書[Document name to be amended] Statement
【補正対象項目名】０００５[Name of item to be corrected] 0005
【補正方法】変更[Correction method] Change
【補正内容】[Correction content]
【０００５】[0005]
【発明が解決しようとする課題】−方このＣＭＯＳメモ
リの欠点としては基板にＣＭＯＳトランジスタを形成し
ているのでそのセルサイズが大きく、チップに格納され
るメモリの容量が小さく、大容量化がむずかしいことに
ある。そこで近年、多結晶シリコン膜を用いた薄膜トラ
ンジスタを用いて回路を構成し、基板上方にこの薄膜ト
ランジスタを形成することにより基板側に形成される回
路とオーバーラップさせて高集積化しようとする試みが
なされている。しかしながら上層の薄膜トランジスタと
基板側の回路とを接続するに際して、基板側の回路の接
続点となる拡散層との導電型が異なっていた場合に問題
が生ずる。すなわち、両者を直接接続した場合は、多結
晶シリコンと単結晶シリコンのＰＮ接合が形成され、そ
の部分での電圧降下が多きく回路動作に支障をきたす可
能性があった。 One of the drawbacks of this CMOS memory is that CMOS transistors are formed on the substrate.
Therefore, the cell size is large, the capacity of the memory stored in the chip is small, and increasing the capacity is difficult. Therefore, in recent years, thin-film transistors using polycrystalline silicon films have been used.
The circuit is constructed using a transistor and this thin film transistor is placed above the substrate.
Formed on the substrate side by forming a transistor
An attempt to achieve high integration by overlapping the road
Has been done. However, with the upper layer thin film transistor
When connecting the circuit on the board side, connect the circuit on the board side.
Problem when the conductivity type of the diffusion layer that is the continuation point is different
Occurs. That is, when both are directly connected,
A PN junction between crystalline silicon and single crystal silicon is formed.
There is a large voltage drop in this area, which may hinder circuit operation.
There was ability.
【手続補正５】[Procedure Amendment 5]
【補正対象書類名】明細書[Document name to be amended] Statement
【補正対象項目名】０００６[Correction target item name] 0006
【補正方法】変更[Correction method] Change
【補正内容】[Correction content]
【０００６】本発明はかかる問題を解決するために、多
結晶シリコンを用いた薄膜トランジスタのドレインと、
このドレインと導電型の異なる基板側の拡散層との接続
経路に於ける電圧降下を少なくすることを目的とする。 In order to solve such a problem, the present invention has many problems.
A drain of a thin film transistor using crystalline silicon,
Connection between this drain and the diffusion layer on the substrate side with a different conductivity type
The purpose is to reduce the voltage drop in the path.
【手続補正６】[Procedure correction 6]
【補正対象書類名】明細書[Document name to be amended] Statement
【補正対象項目名】０００７[Correction target item name] 0007
【補正方法】変更[Correction method] Change
【補正内容】[Correction content]
【０００７】[0007]
【課題を解決するための手段】本発明は、第１導電型の
単結晶シリコン層からなる第１領域と、多結晶シリコン
層に形成された第２導電型の２つの第２領域にソース及
びドレインを有する薄膜トランジスタとを備え、ソース
を有する一方の前記第２領域に供給電位を印加すると共
に、ドレインを有する他方の前記第２領域と前記第１領
域との電気的接続経路間に当該他方の第２領域とコンタ
クトホールを介して部分的に重ねて配置され且つ電気的
に接続される第１導電型の多結晶シリコン層を介在して
なることを特徴とする。SUMMARY OF THE INVENTION The present invention is of a first conductivity type.
First region composed of single crystal silicon layer and polycrystalline silicon
The source and the two second regions of the second conductivity type formed in the layer.
And a thin film transistor having a drain, and a source
When a supply potential is applied to one of the second regions having
The second region having the drain and the first region
Between the other second area and the contact between the second area and the electrical connection path with the area.
And are electrically overlapped with each other
Via a first conductive type polycrystalline silicon layer connected to
It is characterized by
【手続補正７】[Procedure Amendment 7]
【補正対象書類名】明細書[Document name to be amended] Statement
【補正対象項目名】０００８[Correction target item name] 0008
【補正方法】変更[Correction method] Change
【補正内容】[Correction content]
【０００８】[0008]
【実施例】図２（ａ）は本発明の半導体装置を用いて構
成されたメモリセルの平面パターン図例、（ｂ）にはそ
のＡＢの断面図を示す。選択酸化マスクの境界１８内に
ソース・ドレイン領域となる部分が存在する。選択酸化
によるフィールド膜形成後にゲート酸化膜を成長させて
から第１層目の多結晶シリコンと基板３０の接続をする
ためのコンタクトホール１０，１１の開孔をした後に第
１層目の多結晶シリコン１９，２０，２１，２７（斜線
部のパターン）をデポジションした後に全面にＰイオン
を打ち込んでソース・ドレイン３１，３２，３３を形成
する。この後第２フィールド膜３６をデポジション、ゲ
ートとなる多結晶シリコン１９，２０上の第２フィール
ド膜を除去し、前記多結晶シリコン１９，２０上を熱酸
化して薄膜トランジスタのゲート絶縁膜を形成する。そ
の後第１層と第２層目の多結晶シリコンを接続するコン
タクトホール１２，１３，１４を開孔し薄膜トランジス
タのチャネル、及びソース・ドレインを形成する第２層
目の多結晶シリコン層２２，２３（点部のパターン）を
デポジションし選択的にＰ＋拡散をする。更に第３フィ
ールド膜３５をデポジションした後にコンタクトホール
１５，１６を開孔後Ａ１−Ｓｉ層２４，２５，２６を形
成する。この結果単結晶シリコンのＮ＋拡散層３１を
（−）電源ＶＳＳに接続されたソース、同じく３２をド
レイン、多結晶シリコン２０をゲートとするＮチャネル
トランジスタと、多結晶シリコン層２２において（＋）
電源ＶＤＤに接続されたソース５５、チャネル５４、ド
レイン５６、多結晶シリコン２０をゲートとするＰチャ
ネルトランジスタが形成され、各々のドレインがダイオ
ードを介して接続されるＣＭＯＳのインバータが構成で
きる。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS FIG. 2A shows a structure using a semiconductor device of the present invention.
Plane pattern view example made the memory cell, its in (b)
3B shows a cross-sectional view of AB. Within the boundary 18 of the selective oxidation mask, there are portions to be the source / drain regions. After forming a field oxide film by selective oxidation, growing a gate oxide film and then opening contact holes 10 and 11 for connecting the first-layer polycrystalline silicon to the substrate 30 and then forming a first-layer polycrystalline film. After depositing silicon 19, 20, 21, 27 (pattern of hatched portions), P ions are implanted on the entire surface to form source / drain 31, 32, 33. After that, the second field film 36 is deposited, the second field film on the polycrystalline silicon 19, 20 to be the gate is removed, and the polycrystalline silicon 19, 20 is thermally oxidized to form the gate insulating film of the thin film transistor. To do. After that, the contact holes 12, 13 and 14 for connecting the first layer and the second layer of polycrystalline silicon are opened to form the channel and the source / drain of the thin film transistor, and the second layer of polycrystalline silicon layers 22 and 23. The (dot pattern) is deposited and P + diffusion is selectively performed. Further, after depositing the third field film 35, contact holes 15 and 16 are opened, and then A1-Si layers 24, 25 and 26 are formed. The N + diffusion layer 31 for this result monocrystalline silicon (-) a source connected to power supply V SS, also 32 drain, and N-channel transistor having a gate polycrystalline silicon 20, the polycrystalline silicon layer 22 (+ )
A P-channel transistor having a source 55 connected to the power supply V DD , a channel 54, a drain 56, and a gate of the polycrystalline silicon 20 is formed, and a CMOS inverter in which each drain is connected via a diode can be configured.
【手続補正８】[Procedure Amendment 8]
【補正対象書類名】明細書[Document name to be amended] Statement
【補正対象項目名】０００９[Correction target item name] 0009
【補正方法】変更[Correction method] Change
【補正内容】[Correction content]
【０００９】図５に図２に示したセルパターンの回路図
を示す。Ｎチャネルトランジスタ４０〜４３はバルクシ
リコン単結晶中に又、Ｐチャネルトランジスタ４４，４
５は多結晶シリコンの薄膜トランジスタとして形成さ
れ、ダイオード４６，４７はＰチャネルの多結晶シリコ
ンとＮ型多結晶シリコン２７の接続点に発生するダイオ
ードである。多結晶シリコン同士のＰＮ接合はリーク電
流が大きく、また多結晶シリコン同士がコンタクトホー
ルを介して重ねて接続されているので簡単なプロセスで
接合面積を広くできるので、薄膜トランジスタと拡散層
間に電流を充分に流すことが可能であるから、回路動作
上は障害とならない。 FIG. 5 shows a circuit diagram of the cell pattern shown in FIG. The N-channel transistors 40 to 43 are formed in bulk silicon single crystal, and the P-channel transistors 44 and 4 are also included.
5 is formed as a thin film transistor of polycrystalline silicon , and the diodes 46 and 47 are P-channel polycrystalline silicon.
Generated at the connection point between the N-type polycrystalline silicon 27 and the silicon
It is a card. The PN junction between polycrystalline silicon is leaked
The flow is large, and the contact holes between polycrystalline silicon
It is a simple process because it is connected via
Since the junction area can be widened, the thin film transistor and the diffusion layer
Since it is possible to pass sufficient current between them, circuit operation
The top is not an obstacle.
【手続補正９】[Procedure Amendment 9]
【補正対象書類名】明細書[Document name to be amended] Statement
【補正対象項目名】００１２[Correction target item name] 0012
【補正方法】変更[Correction method] Change
【補正内容】[Correction content]
【００１２】[0012]
【発明の効果】以上のような構成とすることにより、第
１導電型の単結晶シリコン層からなる第１領域と、薄膜
トランジスタの第２導電型の多結晶シリコン層からなる
ドレインを有する第２領域との電気的接続経路間に、こ
の第２領域とコンタクトホールを介して重ねて配置され
電気的に接続される第１導電型の多結晶シリコン層を介
在させたので、多結晶同士のＰＮ接合が形成される。多
結晶同士のＰＮ接合は、単結晶シリコン同士のＰＮ接
合、あるいは多結晶シリコンと単結晶シリコンによるＰ
Ｎ接合に比して、リーク電流が大きいので、電圧降下を
小さくできる効果があり、しかも多結晶シリコン同士の
ＰＮ接合が重合して形成されているから接合面積が大き
く、電圧降下をより小さくできる効果がある。 With the above structure,
A first region composed of a single-conductivity-type single crystal silicon layer and a thin film
Composed of a second conductivity type polycrystalline silicon layer of a transistor
Between the electrical connection path with the second region having the drain,
Is placed over the second region of the contact hole through the contact hole.
Via a first conductivity type polycrystalline silicon layer electrically connected
Since it is made to exist, a PN junction between polycrystals is formed. Many
PN junction between crystals is PN junction between single crystal silicon
Or P made of polycrystalline silicon and single crystal silicon
The leakage current is larger than that of N-junction, so the voltage drop
It has the effect of reducing the size of the polycrystalline silicon
Large junction area because PN junction is formed by polymerization
In addition, the voltage drop can be further reduced.
【手続補正１０】[Procedure Amendment 10]
【補正対象書類名】明細書[Document name to be amended] Statement
【補正対象項目名】図面の簡単な説明[Name of item to be corrected] Brief description of the drawing
【補正方法】変更[Correction method] Change
【補正内容】[Correction content]
【図面の簡単な説明】[Brief description of drawings]
【図１】 ＣＭＯＳＲＡＭのセル図。FIG. 1 is a cell diagram of a CMOS RAM.
【図２】 （ａ）は本発明の半導体装置を用いたＣＭＯ
ＳＲＡＭの平面図（ｂ）は断面図。FIG. 2A is a CMO using the semiconductor device of the present invention.
A plan view (b) of the SRAM is a cross-sectional view.
【図３】 多結晶シリコンの移動度とデポジションの温
度の関係を示す図。FIG. 3 is a diagram showing a relationship between mobility of polycrystalline silicon and deposition temperature.
【図４】 本発明により得られた多結晶シリコントラン
ジスタの特性を示す図。FIG. 4 is a diagram showing characteristics of a polycrystalline silicon transistor obtained by the present invention.
【図５】 図２の回路図である。FIG. 5 is a circuit diagram of FIG.
Claims (1)
プフロップを構成するＣＭＯＳメモリセルにおいて、基
板上方に一方の導電型の薄膜トランジスタを、基板表面
に他方の導電型のトランジスタを作成し、前記の各々の
トランジスタのドレイン同士を接続したＣＭＯＳインバ
ータより構成されることを特徴とするＣＭＯＳメモリセ
ル。1. In a CMOS memory cell in which CMOS inverters are interconnected to form a flip-flop, one conductivity type thin film transistor is formed above the substrate, and the other conductivity type transistor is formed on the substrate surface, and each of the transistors is formed. 2. A CMOS memory cell comprising a CMOS inverter having drains connected to each other.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4036617A JPH0732201B2 (en) | 1992-02-24 | 1992-02-24 | Semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4036617A JPH0732201B2 (en) | 1992-02-24 | 1992-02-24 | Semiconductor device |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1090316A Division JPH0214566A (en) | 1989-04-10 | 1989-04-10 | Cmos memory cell |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0677435A true JPH0677435A (en) | 1994-03-18 |
| JPH0732201B2 JPH0732201B2 (en) | 1995-04-10 |
Family
ID=12474768
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4036617A Expired - Lifetime JPH0732201B2 (en) | 1992-02-24 | 1992-02-24 | Semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0732201B2 (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6087727A (en) * | 1995-12-01 | 2000-07-11 | Mitsubishi Denki Kabushiki Kaisha | Misfet semiconductor device having different vertical levels |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0435903A (en) * | 1990-05-31 | 1992-02-06 | Daicel Chem Ind Ltd | Manufacture of acylated woody material |
-
1992
- 1992-02-24 JP JP4036617A patent/JPH0732201B2/en not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0435903A (en) * | 1990-05-31 | 1992-02-06 | Daicel Chem Ind Ltd | Manufacture of acylated woody material |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6087727A (en) * | 1995-12-01 | 2000-07-11 | Mitsubishi Denki Kabushiki Kaisha | Misfet semiconductor device having different vertical levels |
| US6281051B1 (en) | 1995-12-01 | 2001-08-28 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device and manufacturing method thereof |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0732201B2 (en) | 1995-04-10 |
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