JPS63102373A - Manufacture of semiconductor device - Google Patents
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Landscapes
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Abstract
Description
【発明の詳細な説明】
〔産業上の利用分野〕
未発ＩＪＩは半導体装置の製造方法に関するものであり
、更に詳しく言えば、短いゲート長のゲート電極の形成
方法に関するものである。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] Unoccurred IJI relates to a method of manufacturing a semiconductor device, and more specifically, relates to a method of forming a gate electrode with a short gate length.
今［１広く使われている電界効果トランジスタ（ＦＥＴ
）においても高周波化、高速動作への要求が広く、その
要求に応じデバイスの微細化が進められている。Currently [1] Widely used field effect transistor (FET)
), there are also widespread demands for higher frequencies and higher speed operation, and in response to these demands, miniaturization of devices is progressing.
第２図に従来のりセス型ＦＥＴの製造方法を示す０図に
おいて１はＧａＡｓ基板、２はｎ型層、３はソース電極
、４はドレイン電極、５はレジスト。FIG. 2 shows a method of manufacturing a conventional recessed FET. In FIG. 0, 1 is a GaAs substrate, 2 is an n-type layer, 3 is a source electrode, 4 is a drain electrode, and 5 is a resist.
６はゲート電極、７はゲート形成に用いられた金属の層
である。第２図（ａ）に示すように、レジスト５でゲー
ト電極パターンを形成し、リセス構造とするためｎ型層
をエツチングする０次に第２図（ｂ）に示すように、ゲ
ートを形成するために金属を蒸着した後、レジスト５、
及びその上の金属の層７を除去しゲート°ＩＩ！、極６
を形成する。6 is a gate electrode, and 7 is a metal layer used for forming the gate. As shown in FIG. 2(a), a gate electrode pattern is formed using resist 5, and the n-type layer is etched to create a recessed structure. Next, as shown in FIG. 2(b), a gate is formed. After depositing metal for resist 5,
and removing the metal layer 7 thereon and gate °II! , pole 6
form.
この従来法では、ゲート長ｋＳＬｍ程度までの微細化し
か行うことができず、高速、高周波化を進めるＩ−での
ｌ、Ｂｍ以下のサブミクロンへの要請に応えることがで
きない。This conventional method can only miniaturize the gate length to about kSLm, and cannot meet the demand for sub-micron size of 1, Bm or less in I-, where higher speeds and higher frequencies are being promoted.
またゲート長を短くすることは、雑音、特に外因性雑音
を少なくするしでも’１１である。Also, shortening the gate length reduces noise, especially extrinsic noise.
一方、外因性雑音を少なくするには、リセス構造を用い
て表面準位による表面空乏層の影響を軽減することも有
用である。On the other hand, in order to reduce extrinsic noise, it is also useful to use a recess structure to reduce the influence of the surface depletion layer caused by surface states.
そこでゲート長が短く、かつリセス構造のＦＥＴが要求
される。Therefore, an FET with a short gate length and a recessed structure is required.
しかしゲート長を短くするためレジスト窓の寸法を狭く
すると、該窓を介して基板をエツチングしてリセス構造
を形成する際のエツチング液の交換が悪くなり、基板表
面上にステツか発生し易くなる。ステツの発生は、良好
なショットキー電極の形成を妨げるので好ましくない、
このため従来方法によれば、ゲート長の短い′電極の形
成は困難であった。However, if the dimensions of the resist window are narrowed in order to shorten the gate length, it becomes difficult to exchange the etching solution when etching the substrate through the window to form a recessed structure, and stings are likely to occur on the substrate surface. . The occurrence of stems is undesirable because it prevents the formation of a good Schottky electrode.
Therefore, according to the conventional method, it was difficult to form an electrode with a short gate length.
本発明はかかる点に鑑みて創作されたものであり、ゲー
ト長の微細化により雑ぎの少ない高速動作、高周波特性
に優れた半導体装ｌの製造方法を提供することを［１的
とする。The present invention has been created in view of the above points, and one object thereof is to provide a method for manufacturing a semiconductor device 1 which has excellent high-speed operation and high-frequency characteristics with less noise due to miniaturization of the gate length.
本発明の半導体装置の製造方法は、半導体基板上に設け
られた絶縁層上に第１の金属層を設ける第１の工程と、
該第１の金属層を部分的に開口する第２の工程と、該開
口部を介して少なくとも絶縁層を除去し空洞を設ける第
３の工程と、前記第１の金属層に第２の金属層を被着し
て前記開口部の開口部を縮小する第４の工程と、該縮小
された開１］部を介して、空洞内の基板−ヒに開口寸法
に対応するゲート長のゲート電極を設ける第５の工程と
１前記絶縁層を除去することにより、同時に第１の金属
層および第２の金属層を除去する第６の工程とを有する
ことを特徴とする。The method for manufacturing a semiconductor device of the present invention includes a first step of providing a first metal layer on an insulating layer provided on a semiconductor substrate;
a second step of partially opening the first metal layer; a third step of removing at least the insulating layer through the opening to form a cavity; and forming a second metal layer in the first metal layer. a fourth step of reducing the opening of the opening by depositing a layer, and applying a gate electrode with a gate length corresponding to the opening dimension to the substrate in the cavity through the reduced opening; and a sixth step of simultaneously removing the first metal layer and the second metal layer by removing the first insulating layer.
本発明によれば、第１の金属層に第２の金属層を被着す
ることにより、第１の金属層のパターニング時に形成し
た開口部の開口幅よりも狭い寸法の開口部を形成するこ
とができる。すなわちパターニング自体は特別な方法で
微細化する必要はな〈従来の露光技術で足りるので、容
易である。According to the present invention, by depositing the second metal layer on the first metal layer, an opening having a dimension narrower than the opening width of the opening formed during patterning of the first metal layer can be formed. Can be done. In other words, the patterning itself does not need to be miniaturized using a special method (conventional exposure technology is sufficient, so it is easy).
そしてより狭くなった開口部を介してゲート電極をス１
）るので、極めてゲート長の短いゲート電極を容易に形
成することができる。Then, the gate electrode is inserted through the narrower opening.
), it is possible to easily form a gate electrode with an extremely short gate length.
更に、雑音特性を高めるためにリセス構造とする場合の
基板の一部除去は、第２の金属層を被覆して開［１部を
狭める工程の前に行うので、エツチングは容易であり、
またエツチング液の交換もト分行われステツの発生が促
進されることはない。Furthermore, when forming a recessed structure to improve noise characteristics, part of the substrate is removed before the process of covering the second metal layer and narrowing the first part, so etching is easy.
In addition, the etching solution is replaced frequently, and the occurrence of stings is not promoted.
次に図を参照しながら未発ＩＪＩの実施例について説明
する。第１図（ａ）〜（ｆ）は本発明の実施例に係る半
導体装この製造方法を説明する図である、ｌ／４におい
て第２図と同じ符号を付したものは同じものを表わして
おり、８は絶縁層である５ｉ０２１Ｎ 、 ９は金属層
であるＡｕ１１２ 、 ｌ Ｏはゲートパターンをパタ
ーニングしたフォトレジストであり、１１はＡｕ１ｌＱ
９を被覆する金メッキ層である。Next, an example of pending IJI will be described with reference to the drawings. FIGS. 1(a) to (f) are diagrams for explaining the manufacturing method of a semiconductor device according to an embodiment of the present invention. The same reference numerals as in FIG. 2 at 1/4 represent the same parts. 8 is an insulating layer 5i021N, 9 is a metal layer Au112, IO is a photoresist patterned with a gate pattern, and 11 is Au1lQ.
This is a gold plating layer covering 9.
（１）第１図（ａ）は、ＧａＡｓ基板ｌ上に動作層とな
るｎ型層２がＳｉ注入により形成され、メサカットによ
る加工の後、ｎ型層２の上にソース電極３゜ドレイン電
極４が形成されている。(1) In Fig. 1(a), an n-type layer 2 that will become an active layer is formed on a GaAs substrate 1 by Si implantation, and after processing by mesa cutting, a source electrode 3° and a drain electrode are placed on the n-type layer 2. 4 is formed.
（２）第１図（ｂ）に示すように、リフトオフのスペー
サ及びリセスエッチングのためのマスクとなるＳ １ｏ
２１模８を約０．６牌ｍ厚にＣＶＤ法により形成する。(2) As shown in FIG. 1(b), S 1o serves as a mask for lift-off spacer and recess etching.
21 tiles 8 are formed to a thickness of about 0.6 m by the CVD method.
（３）次に第１図（Ｃ）に示すように、５ｉ０２膜８上
にＡｕを約０．２ｐｍ厚に蒸若した後、フォトレジスト
でゲートパターンを形成し、続いてＡｕ膜９をイオンミ
ーリングによりニー２チングする。このときの開口部の
長さは約１μｍである。(3) Next, as shown in FIG. 1(C), after evaporating Au to a thickness of about 0.2 pm on the 5i02 film 8, a gate pattern is formed with photoresist, and then the Au film 9 is ionized. Knee 2 by milling. The length of the opening at this time is approximately 1 μm.
（４）更に第１図（ｄ）に示すように、５ｉ（ｈｌ？２
８をＣＨＦ、を用いたりアクティブイオンエツチングに
より異方性エツチングを行なった後、ＨＦとＮＨａＦを
用いたウエットエッチンングを行ない、目的とするりセ
ス長にする。(4) Furthermore, as shown in FIG. 1(d), 5i(hl?2
8 is anisotropically etched using CHF or active ion etching, and then wet etched using HF and NHaF to obtain the desired groove length.
（５）次いで第１図（ｅ）に示すように、ＧａＡｓ基板
ｌの一部（ｎ型層２の一部）をエツチングしてリセスを
形成した後、レジス）１０を除去したＡｕ１ｌ９に約０
．３ｇｍ厚の金メッキ層１１を施す、金メッキにより開
口部は約０．３〜Ｏ０−４ｐに狭まる。(5) Next, as shown in FIG. 1(e), after etching a part of the GaAs substrate 1 (part of the n-type layer 2) to form a recess, approximately 0.0
．． A gold plating layer 11 with a thickness of 3 gm is applied, and the opening narrows to about 0.3 to O0-4p due to the gold plating.
（８） ＷＳｉ−Ａｕをスパッタし、縮小された開口部
を介してリセス部に開口寸法０．３〜０．４ｆｉＬｍに
対応するゲート電極６を設けた後、Ｓ ｉ０２膜８をエ
ツチングすることにより、ゲート電極６以外のｗＳｉ＠
Ａｕ及びＡｕ層９．金メッキ層１１を除去し、ＦＥＴ素
子とする（第１図（ｆ））。(8) After sputtering WSi-Au and providing the gate electrode 6 corresponding to the opening size of 0.3 to 0.4 fiLm in the recess through the reduced opening, the Si02 film 8 is etched. , wSi@ other than the gate electrode 6
Au and Au layer9. The gold plating layer 11 is removed to form an FET element (FIG. 1(f)).
以北のようにして形成したゲート電極のゲート長は、０
．３〜０．４川ｍと従来（ｌルｍ程度）に比し、非常に
微細である。The gate length of the gate electrode formed as described above is 0.
．． The diameter is 3 to 0.4 m, which is extremely fine compared to the conventional method (about 1 m).
実施例はりセス型ＦＥＴであるが、本発明はこれに限定
されるものではなく、上記（５）の工程におけるＧａＡ
ｓ基板ｌの一部をエツチングすることなくゲート電極を
形成してもよい、この方法により形成されたＦＥＴも高
速、高周波化の要請に上の応えるものであるが、実施例
はりセス型とすることにより、雑音特性の一層の向上を
図ったものである。Although the embodiment is a recess type FET, the present invention is not limited thereto, and the GaA in the step (5) above is
The gate electrode may be formed without etching a part of the s-substrate l.FETs formed by this method also meet the demands for higher speed and higher frequency, but the embodiment uses a recessed type. By doing so, the noise characteristics are further improved.
（９，ＩＪＩの効果〕
以Ｅ、本発明によればサブミクロンオーダのゲート電極
を形成することができ、高速動作、高周波化を達成する
ことができる。また本発明をリセス構造に適用すれば、
更に雑音の減少も図ることができる。リセス構造にした
場合にも、基板の一部除去は従来と同様の大きさの開口
寸法のもとに行なうので、エツチング液の交換が十分に
行なわれないことに起因するステンの発生を防止するこ
とができ、ステンによるショットキー電極の特性の劣化
を招くことはない。(9, Effect of IJI) According to the present invention, it is possible to form a gate electrode on the submicron order, and high-speed operation and high frequency can be achieved.Furthermore, if the present invention is applied to a recessed structure, ,
Furthermore, it is possible to reduce noise. Even in the case of a recessed structure, part of the substrate is removed using the same opening size as before, which prevents staining due to insufficient exchange of etching solution. Therefore, the characteristics of the Schottky electrode will not deteriorate due to stainless steel.
本発明の方法により形成されるゲート電極の長さは、第
１の金属層のパターニング川のレジスト窓１法のみによ
って規制されるのでないことも特徴である。すなわち、
従来の大きさに形成されたレジスト窓を介して第１の金
属層を開口し、該第１の金属層に第２の金属層を被着し
て開口部の寸法を縮小することにより、ゲート長を短か
くすることができるものである。このようにレジストの
パターニングおよび金属層の被着とも特別な技術を用い
る必要がないので、かかるＦＥＴの製造は容易である。Another feature is that the length of the gate electrode formed by the method of the present invention is not limited only by the resist window method of patterning the first metal layer. That is,
A gate is formed by opening a first metal layer through a conventionally sized resist window and depositing a second metal layer on the first metal layer to reduce the size of the opening. The length can be shortened. In this way, it is not necessary to use special techniques for resist patterning and metal layer deposition, so manufacturing such an FET is easy.
第１図は本発明の実施例に係る半導体装置の製造方法を
説ＩＪ１する断面図、
第２図は従来例に係る半導体装置のｔＡ造方法を説明す
る断面図である。
（符号の説ＩＪＩ）
ｌ・・・ＧａＡｓ基板、
２・・・ｎ型層、
３・・・ソース電極、
４・・・ドレイン電極、
５・・・レジスト、
６・・・ゲート屯極、
７・・・ゲート形成に用いられた全屈の層、８・・−ｓ
、ｏ２膜（絶縁層）、
９・・・Ａｕ膜（金属層）、
１０・・・レジスト、
１１・・・金メッキ層（金属層の被覆層）。FIG. 1 is a sectional view illustrating a method for manufacturing a semiconductor device according to an embodiment of the present invention, and FIG. 2 is a sectional view illustrating a method for manufacturing a semiconductor device according to a conventional example. (Symbol theory IJI) 1...GaAs substrate, 2...n-type layer, 3...source electrode, 4...drain electrode, 5...resist, 6...gate electrode, 7 ...Fully bent layer used for gate formation, 8...-s
, O2 film (insulating layer), 9... Au film (metal layer), 10... resist, 11... gold plating layer (coating layer of metal layer).
Claims (3)
層を設ける第１の工程と、 該第１の金属層を部分的に開口する第２の工程と、 該開口部を介して少なくとも絶縁層を除去し空洞を設け
る第３の工程と、 前記第１の金属層に第２の金属層を被着して前記開口部
の開口幅を縮小する第４の工程と、該縮小された開口部
を介して、空洞内の基板上に開口寸法に対応するゲート
長のゲート電極を設ける第５の工程と、 前記絶縁層を除去することにより、同時に 第１の金属層および第２の金属層を除去する第６の工程
とを有することを特徴とする半導体装置の製造方法。(1) A first step of providing a first metal layer on an insulating layer provided on a semiconductor substrate, a second step of partially opening the first metal layer, and opening the first metal layer through the opening. a third step of removing at least an insulating layer to form a cavity; a fourth step of depositing a second metal layer on the first metal layer to reduce the opening width of the opening; and a fourth step of reducing the opening width of the opening. a fifth step of providing a gate electrode with a gate length corresponding to the opening size on the substrate in the cavity through the opening, and removing the insulating layer to simultaneously form the first metal layer and the second metal layer. a sixth step of removing the metal layer.
の一部を除去することを特徴とする特許請求の範囲第１
項記載の半導体装置の製造方法。(2) In the third step, in addition to the insulation, a part of the semiconductor substrate is removed.
A method for manufacturing a semiconductor device according to section 1.
記第２金属層をメッキすることにより前記開口部の開口
幅を縮小することを特徴とする特許請求の範囲第１項記
載の半導体製造方法。(3) In the fourth step, the opening width of the opening is reduced by plating the second metal layer on the first metal layer. Semiconductor manufacturing method.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24884086A JPS63102373A (en) | 1986-10-20 | 1986-10-20 | Manufacture of semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24884086A JPS63102373A (en) | 1986-10-20 | 1986-10-20 | Manufacture of semiconductor device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63102373A true JPS63102373A (en) | 1988-05-07 |
Family
ID=17184197
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24884086A Pending JPS63102373A (en) | 1986-10-20 | 1986-10-20 | Manufacture of semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63102373A (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0276224A (en) * | 1988-09-10 | 1990-03-15 | Fujitsu Ltd | Manufacture of compound semiconductor device |
| US5650041A (en) * | 1994-06-17 | 1997-07-22 | Texas Instruments Incorporated | Semiconductor device fabrication method |
-
1986
- 1986-10-20 JP JP24884086A patent/JPS63102373A/en active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0276224A (en) * | 1988-09-10 | 1990-03-15 | Fujitsu Ltd | Manufacture of compound semiconductor device |
| US5650041A (en) * | 1994-06-17 | 1997-07-22 | Texas Instruments Incorporated | Semiconductor device fabrication method |
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