JPS6298898A - バ−ストスイツチング通信システムのスイツチにおいて使用するための高速度待ち行列シ−ケンサ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は通信スイッチングシステムおよび完全に統合さ
れた音声およびデータサービスを提供する通信スイッチ
ングシステムの構成素子に関する。

詳しくいうと、本発明は総合スイッチにおいて使用され
る高速度プロセッサに関する。

従来の技術 通信使用者、特に遠距雛通信使用者は常に増大する範囲
の情報の伝送を要求している。輿望的な電話網において
は、音声信号は電話網を介してアナｐグ形式で伝送され
、スイッチングされていた。

ある形式の伝送媒体における経済性のために、音声信号
は伝送の目的のためにディジタル化された。

ディジタル音声信号の時分割多重化はワイヤを基壁とす
る伝送プラントの電話網を利用する最も経済的な方法で
あった。

データ処理システムおよび分散データ処理システムの出
現によって、通信リンクを通じてのおよび電話網を介し
てのデータの伝送の必要洩が生じた。ここでは、「デー
タ通信、Ｊはディジタル化された音声信号以外のディジ
タル通信網を介して伝送された任意のＰ＃報と広く定義
することにする。

今日、者も一般的な形式のデータ通信は文字数字（英数
字）式データ、すなわち、テキストあるいは攻字データ
である。将来の通信要件としてかなりの比率でイメージ
ＣＮ像）およびビデオ通信を搬送することができること
があげられる。イメージ通信は静止画または動かない物
体の伝送である。

現在最も一般的な形式のイメージ通信であるファクシミ
リ伝送は１プ四ツクまたは１頁を構成す、るレターある
いはキャラクタのディジタル表示の伝送ではなくて１ブ
ロツクまたは１頁の情報のイメージの伝送である。ビデ
オ伝送はイメージ伝送に動きを加えたものである。これ
は完全に動きのあるカラーテレビジョン信号の伝送から
一連の逐次の静止画像であるコマ止めビデオにまで及び
得る。

イメージおよびビデオ伝送はどんどん広まっているので
、帯域幅の需要が劇的に増大している。ｌ疑いもなく、
種々のサービスおよびトラヒック容量に関して、将来、
さらに大きな通信需要があろう。

ディジタル時分割多重伝送は多くの理由、例えばディジ
タル多重化により実現できるかなりの、経済性のために
、音声およびデータ通信の両方にとって好ましいという
ことは分っている。ディジタル多重化は複数の音声会話
を単一対のワイヤにはさみ込みをするような同じ形式の
通信間に生じ得る。また、ディジタル多重化はデータ通
信を音声通信における検出可能な沈黙時間中に挿入する
ような異なる形式の通信間にも生じ得る。そのような検
出可能な沈黙時間は対話者の一方が聞いているときに、
あるいは話者のワード間またはシラブル間のギャップ中
に生じ得る。ディジタル多重化は、多くの音声およびデ
ータ通信が固有にバースト的な性質を有することから生
じる可変の帯域幅要求に、＠応するのに特に適している
。従って、音声およびデータの統合はディジタル多重化
のかなりの経済性と増大する種々のサービスとによって
拍車をかけられている。

ディジタル通信網またはシステムは、この通信網または
システムが通常の装置および設備を通じて音声およびデ
ータ通信を伝送する能力を有する場合に、は、「総合１
１あるいは「迎合サービス」を提供するといわれる。総
合通信システムの特質は制御のために通信網の種々の点
においてインテリジェント・ブワセツサを使用すること
である。

制御は通信網全体の制御が投数の地理的位置、すなわち
それぞれが通信網それ自体を通じて遠方の位置から提供
される局部情報または情報を匝用する地理的位置、から
生じる場合に、分配または分散される。かくして、分配
された制御網におけるインテリジェンスはサービスを受
ける地理的区域全体に分散される。特に、局部プロセッ
サによって行なわれる必要のあるスイッチングの決定は
局部プロセッサがただちに利用できる情報により行なう
ことができる。大規模な通信システムにおいては、分配
された制御は局部トラヒックのルート選択に必要なイン
テリジェンスがそばにあるので、一般に効率を高める。

古だ、分配された制御は遠方の制御位置が働かない場合
に自己制御されているシステムの局部は動作可能状態に
あるから、生き伐り性を高める。

伝送帯域幅に対する要求がどんどん増大しているため、
将来、より高いビットレースが通信リンクに使用される
ことは自明である。既に数百万マイルが設置されている
ベルシステムのＴ１キャリヤでは通信リンクは毎秒１５
４４メガビツトを采送する。かなり高いビットレートの
リンクが現在の技術によってさえ実現できる。高速度通
信リンクによる総合サービスの提供は通信網を通じての
情報の伝送を制御する新しい方法、手続きおよびプロト
コルを特徴とする特に、ルーチング（／Ｉ／−ト選択）
および管理、すなわち、「オーバヘッド」のためにシス
テムによって要求される追加の帯域幅は最小限にすべき
であるが、環境の変化に順応するように通信網内に合理
的な融通性を持たせるべきである。総合スイッチング装
置はＴ１レートおよびそれより高いビットレートで情報
を伝送し、ルート選定し、ｆｉ％ｌのチャネル利用がで
きるようにすべきである。

通信システムの計画者、特に遠距離通信システムの計画
者は高速度リンクによる総合サービスを行なう、かつオ
ーバヘッドの少ない、大いに制御が分散されている、現
存の伝送プラント（設備）を効率良く使用する、ならび
に低価格、モジュール構成、保守が容易、安全性および
プライバシーの向上等の他の特徴を有する新しい通信鋼
の構成（アーキテクチャ）および手続きを追求している
。

もしそのようなシステムが利用できたならば、通信技術
の分野にかなりの進歩をもたらすであろう。

発明の目的 従って、本発剪の目的は現存の技術の欠点を除去し、か
つ通信システムの分野に新しい重大な寄与を行なうこと
である。

本発明の他の目的は完全に統合された音声およびデータ
サービスを有する通信システムを提供することである。

本発明の他の目的はＴ１またはそれ以上のビットレート
を有する高速度通信リンクを使用する通信システムを提
供することである。

本発明の他の目的は大いに分散された制御および装置を
有する通信システムを提供することである。

本発明の他の目的は＄１１Ｍ機能が伝送、網を介して完
全に管理され、制御能力の再割当てが伝送網を介して融
通性をもってかつ使用者サービスの事実上の中断なしに
、完全に達成でき、しかも制御プロセッサが故障の場合
にこの故障したプロセッサの責任を１つまたはそれ以上
の生き残った制御プロセッサに再割当てすることができ
る通信システムを提供することである。

本発明の他の目的は屑線工場（プラント）の現存する電
話網を効率良く使用する総合通信システムを提供するこ
とである。

本発明の他の目的は最小限のルート選定および管理オー
バヘッドを必要とし、かつ環境の変化に順応するように
網に適当な融通性を与える通信システム内の情報伝送の
方法を提供することである。

本発明の他の目的は低価格のモジュー、／Ｉ／構成素子
を特徴とし、かつ超大規模集′＠ｉ（超ＬＳＩ）技術で
実現するのに十分に適した非常に冗長な回路を備えた総
合通信システムを提供することである。

本発明の他の目的は恐らく過負荷状態にある場合を除き
、加入者が認知し得る歪みまたは遅延なしに音声通信を
伝送する能力を有する総合通信システムを提供すること
である。

本発明の他の目的は各スイッチングの筒内に帯域幅をダ
イナミックに割岩てる能力を有し、すなわち現在通信チ
ャネル内に有し、それによってシステム全体の帯域幅の
利用状態を最大にする通信システムを提供することであ
る。

本発明の他の目的は非常に効率の良い態様でバースト的
情報、すなわち、可変長のディジタルメツセージを処理
する能力を有する通信システム内の情報伝送の方法を提
供することである。

本発明の他の目的は通信システムにおいて使用でき、比
較的小形で安価であり、地理的に大いに分散でき、所望
ならばそばにあるいは加入者の建物に位置付けできるリ
ンクスイッチを提供することである。

本発明の他の目的は通信システムにおいて使用でき、シ
ステムの高い集中点に位置付けすることができる高速度
高容量スイッチであるハブスイッチを提供することであ
る。

本発明の目的は通信システムのリンクスイッチにあるい
はハブスイッチに１つの病成素子とじてまたは複数の構
成素子として実施できる高速度スイッチングプロセッサ
を提供することである。

本発明の他の目的は通信システムの若干の実施例におい
てリンクスイッチあるいはハブスイッチの構成素子とし
て使用できる高速度待ち行列（キュー）シーケンサを提
供することである。

本発明の他の目的は基点（オリジン）ポートから目的地
ポートまでのディジタル通信を提供する能力を有し、雑
音の干渉を実質的に減少させ、保守の容易さを向上させ
、安全性およびプライバシーを高めた通信システムを提
供することである。

本発明の他の目的はディジタル化音声を含むノ＜−スト
に対するポートで受信した伝送レートが通信リンクを通
じてのバースト伝送レーＦにほぼ等しく、従ってリンク
スイッチ内の音声バーストの速度バッフ７手段が必要で
ない総合通信システムを提供することである。

本発明の他の目的は高度の制御インテリジェンスを有す
るリンクスイッチに対するインテリジェント・ポート回
路を提供することであり、このポート回路が遠方に位置
付けされているときに通信システムの分配された制御の
特徴が顕著になる。

本発明の他の目的は呼あるいはメツセージの伝搬容量が
、所望ならば、ハブスイッチレベルで、リンクスイッチ
レベルで、および末端使用者機器レベルでさえ存在する
ように、加入者の近傍に、加入者の建物に、あるいは末
端使用者の機器内に位置付けすることができるリンクス
イッチに対するビート回路を提供することである。

本発明の他の目的はループバックテスト能力を有するリ
ンクスイッチに対するポート回路分提供することであり
、バーストスイッチングシステムの構成素子がポート回
路それ自身の構成素子を含み、動作可能性について遠方
で監視できるようにしている。

本発明の他の目的は電話通信システムにおける呼セフＦ
アップおよびテークダウン方法を提供することである。

本発明の他の目的は事実上使用者サービスの中断なしに
制御能力を段階的に追加または減少することができる通
信システムに対する大いに分散された制御構成（アーキ
テクチャ）を提供することである。

〔発明の概要〕

本発明に依れば、これらの目的は、バーストスイッチン
グ通信システムのスイッチに使用するための高速度待ち
行列シーケンサを提供することにより達成される。この
種の通信システムにおいて、バーストは、例えば、音声
ポートに配置される沈黙／音声検出器により感知される
音声エネルギのスパートまたはデータブロックを表わす
複数のバイトより成る。通信システムは、時分割多重化
通信リンクにより相互接続された複数のスイッチをｆｔ
ｒ。各リンクは、各秒時間内に複数のフレームを有する
。各フレームは、複数のチャンネルを有する。各チャン
ネルは、１バイトの伝送のための通信容量を有する。１
バイトは予定数のビットより成り、１ビツトは１つの２
進数字（ディジット）である。通信システムはまた、複
数のポートを備えている。各ポートはリンクスイッチの
１要素である。スイッチは、待ち行列シーケンサと少な
くとも１つのスイッチングプロセッサを備える。待ち行
列シーケンサおよびスイッチングプロセッサは、待ち行
列シーケンサバスを介して結合される。

待ち行列シーケンサのアーキテクチャは、データ／アド
レスバスを備える。待ち行列シーケンサを制御するため
、制御手段がデータ／アドレスバスと結合されている。

制御手段は、プログラム記憶メモリ、実行手段およびリ
ンクスイッチを通過するバーストに関係する管理情報を
記憶するための待ち行列メモリ手段を備える。

エンキュー／デキユー手段がデータ／アドレスバスと結
合されている。「エンキュー」なる用語は、待ち行列に
エントリを加えることを意味し、「デキュー」なる用語
は、待ち行列からエントリを消去することを意味する。

エンキュー機能は、出力待ち行列にバーストを配貨する
に必要な管理を遂行する。出力待ち行列は、通信リンク
における１つの出力チャンネルへの割当てを待つバース
トを指示するリストである。デキュー機能は、通信リン
クの空の出力チャンネルに出力待ち行列上の最高優先の
バーストを割り当て、出力キューから割り当てられたバ
ーストを除去することである。

エンキュー／デキユー手段は、制御手段に対して実質的
に並列にかつ独立に動作する。

要求保持手段がデータ／アドレスバスと結合されている
。要求保持手段の機能は、いずれかのスイッチングプロ
セッサから要求または命令を受信し、各要求の優先順位
を決定し、優先クラス内に未決の要求を格納し、そして
優先クラス内のこれらの要求を受信されたのと同じ時間
順序で出力することである。要求保持手段は、制御手段
に対して実質的に並列にかつ独立的に動作する。

入力インターフエース手段が、待ち行列シーケンサバス
と要求保持手段との間に結合されている。

インターフェース手段の機能は、待ち行列シーケンサと
スイッチングプロセッサ間にインターフェースを提供す
ることである。入力インターフェース手段は、スイッチ
のいずれかのスイッチングプロセッサから要求または命
令を受信し、この要求を要求保持手段に伝送する能力を
有する。入力−インターフェース手段は、制御手段に対
して実質的に並列にかつ独立的に動作する。

出力インター７エースが、データ／アドレス、くスと待
ち行列シーケンサバスとの間に結合されている。出力イ
ンターフェース手段の機能は、待ち行列シーケンサとス
イッチングプロセッサとの間にインターフェースを提供
することである。出力インターフェース手段は、スイッ
チングプロセッサにバッファアドレスを伝送する能力を
有する。

出力インターフェース手段は、制御手段に対して実質的
に並列にかつ独立的に動作する。

待ち行列シーケンサは、スイッチングプロセッサに対し
て実質的に並列にかつ独立的に動作し、またスイッチの
全スイッチングプロセッサの代わりに働く。

本発明の１具体例において、バーストスイッチング通信
システムはリンクスイッチを備え、スイッチングプロセ
ッサは、リンクスイッチの少なくとも１要素である。本
発明の他の具体例において、バーストスイッチング通信
システムはハブスイッチを備え、スイッチングプロセッ
サは、ハブスイッチの少なくとも１要素である。

本発明の他の１つの具体例において、要求保持手段は、
要求される制御論理回路を含む１または複数の先入れ先
出し（ＦＩＦＯ）　　メモリを備える。

このように、現在および来るべき将来の通信需要の増大
に応することができる高速の待ち行列シーケンサが提供
される。このプロセッサは、追って詳細に説明されるよ
うな多くの特徴と利点を備えている。

実施列 以下添付図面を参照して本発明の実施例について詳細に
説明する。

バーストスイッチングはディジタル化された音声（ボイ
ス）およびデータを完全に統合された態様でスイッチン
グするための新規な方法および装置を使用する。バース
トの定義から明らかなように１任意形式のディンタル通
信がバーストスイッチングによって処理でさる。バース
トスイッチングシステムは代表的には大巾に分散された
小型スイッチ、分配された制御（コントロール）、およ
び同上された帯域幅効率を特徴としている。

第１図はバーストスイッチングシステム１００の好まし
い一実施例を示す。このシステム１００Ｆｉ高容蓋八プ
スインｆ１０２訃よび便数の９ンクスイツテ１０４を含
む。リンクスイツｆ１０４は代渋四には囲えば３２″′
またけ七れ以下のポートを取り扱う（ｆ−ビスする）小
型スイン六ング素子である。Ｔ１スパンは２４六ヤネル
であるので２４ポートが好ましい数である。これらスイ
ッチは時分割多重通信リンク１０６、例えばＴ１スパン
によって互いに結合されている。複数の末４１！！用者
ｔｆｌｓ１０１３がライン１１０を介してライン回路（
図示せず）と結合されてもよい。これらライン回路はリ
ンクスイッチ１０４の構成要素であるポートと結合され
る。リンクスイッチのポートは使用者、制御プロセンナ
、あるいは他の別１固の通信システムがシステム１００
にアクセスする＋段を提供する。ポートインターフェー
ス回路が七のようなｌ用者、訓（至）プロセンナ、ある
いは他の通信システムとの１当なインターフェースを提
供する。末４ｆ！用者４ａとインターフェースするとき
には、ポートインターフェース回路は、本明細否では、
ライン回路と表示される。他の通信システムとインター
フェースするときには、ポートインターフェース回路は
、本明細着では、トランク回路と表示される。例−プロ
センナとインターフェースするときＫは、または４称釣
にいうとさにに、本明細着では「ポートインターフェー
ス回路」または「ポート１ｇ］路」という用語が使用さ
れる。

本明細暑においては、Ｔキャリヤは音声またはスピーチ
および他の信号をパルス符号Ｋ　Ａ　（Ｐ（ＥＭ）およ
び時分割子ｚ（Ｔ、ｎＭ）技術を使用してディジタに形
式で搬送するように設計された一階層（へイアラーキ）
のディジタル伝送システムからなる。Ｔ１キャリヤは２
４０ＰＧＭスビーテヂャネルを有する。各信号は毎秒ａ
、　ｏ　ｏ　ｏ回ナンブルされる。各ナンブル社８ピン
トコードによって表わされる。谷フレームは２４のスビ
ーｆｆヤネルのそれぞれに対するナンブルとフレームの
終りに１ビツトのフレームｌａ１期ピント江有する１９
３ビツトである。Ｔ１ラインレートは毎秒ｔ５４４メガ
ビットである。Ｔ２キャリヤは６３１２メガピントのラ
インレートを有し、９６のＰＯＭ音声六ヤネルまたは等
１西物を搬送する。Ｔキャリヤのこれら定義は単に例示
として示すだけである。従って、これら定義は本発明の
妨１あるいは説明には臨界田なものではない。

リンクスイッチはリンク群に４成してもよい。

１つのリンク群内の圧意のリンクスイン力がハブスイッ
チを通過する通信なしに同じリンク群内の任意の池のリ
ンクスイツｔと通信する組方を有する。第１図において
、Ａ、Ｅ％Ｃ１およびＤと指示された４つのリンク群が
図示されている。リンクヌイツｆ１（１３とリンクスイ
ッチ１１２間の任意の通信は必ずへブスイツｙ″１０２
を通過しなければならない。従って、リンクスイッチ１
（１３とリンクスイッチ１１２は異なるリンク群にある
、丁なわちリンク群ＡおよびＤＫそれぞれある。ノ１ブ
スイクテ１０２は別１固のリンク群を相星憧続する。

小形のバーストスイッチングシステムはツーブスイノ尤
を必要としないであろう。例え汀、リンク群Ａはハブス
イッチ１０２なしで完全なシステムとして愼推し得る。

これに対し、大形のバーストスイッチングシステムまた
は高い浅仔注の要件を有する７スデムは１つ以上のハブ
スイッチを必要とするであろう。

７ステム１００としては星形、リング形、トリー（不）
杉杉虐およびこれらの組合せのような櫨々の曲の杉悪が
あシ、各形態は荷電の適用例の要件に依存して多かれ少
なかれ開運するある利点および欠点を有する。第１因に
示すようなシステム１００は浸記する理由のためにバー
ストスインチの好ましい一実施例である。

システム１００は代表的には９８，０００ラインおよび
トランクをチービスするための各量企有する令日の中央
間または構内交換磯（ＰＥＸ）に対応下る。バーストス
イッチングにおいて、スイッチング磯北は分散されてい
る、丁なわち、使用者の近くにもたらされている。リン
クスインｔは小形であ）、従ってこれらリンクスイッチ
は使用者の近傍または会社に分散することができる。代
表的なりンクスイン六は活性区域の小形分配変圧ｆ５に
非常によく似たボールに取付けても、あるいは商用ビル
の便所（物入れ）のｌ１ｌＣ取寸けてもよい。

第１図に示されたスイッチングｔＡ　ＨＱの大巾な分数
はバーストスイッチングの目面をく４足する。電話虚業
は外部の鋼工場（プラント）に大規模な投資をしている
。この外部の工場はスイッチングおよび端末設備に匹敵
するＩ要を１面値を有している。

バーストスイッチングはこの工場の用途を新しいチービ
スにまで拡大し、確立されているチービスの効率を同上
することによってこの工場の有用さを拡張する。

４合チービスディジタル網（ＩＳＤＮ）は１つの新しい
ナービス頭域である。この綱は加入者懺滲または端末に
おいて２８ａ、０００ビット／秒の帯域幅を要求下るか
も知れない。恐らく数σヤード離れたリンクスインｔに
至る短かいループの万が中央間に至る１乃至３マイルの
長い２線対よシも良好にこの帯域幅を維持することがで
きる。

バーストスイッチングは現存する二重にスイッチングの
大部分を移動させることによってこの工場から新しいチ
ービスおよびｆ域幅を引き重下ことができるものと予期
されている。側面の効果として、＋均ループ長が非常に
短かくなってインピーダンスの変化が非線に少なくなシ
、ハイブリッド回路網においてよシーノー良好な従動を
見つけることができるようになる。バーストネットワー
クを通じて若干の遅延があるかも矧れないが、バースト
スイッチングはエコー抑１ｆｆｆ１ｍを必要としないＯ 宜しい部＠あるいはビルに設置する場合に、または設備
を変換する場合に１バーストスイツ六ループを設置する
のに必要な鋼の量は典形釣なスイッチを設置するのに必
要な鋼の童よりも大巾に少ない。ジー・ティー・イー・
ラボラトリーズによって行なわれた最近の用ｉｉ研究に
よれば、約２０００回線の地方区域に設置したバースト
スイッチは現在の渠甲式設備が・必要とした外部工場の
僅か１５％しか必要としなかったというこトラ示してい
る。

バーストスイッチングにおいては、データキャラクタは
ディジタル音声キャラクタと同じ態様で、同じ回路によ
りスイッチされる。同様に、任意形式のディンタル化さ
れたアナログ信号、列えはイメーンバγノドはバースト
スイッチングシステムによって完全に統合された態様で
処理される。完全に統合されたスインｔは短期間のおよ
び長期間のトラヒックミックスの変化に良好に１応する
。

万一、将来において音声に対するデータの割合が増大し
ても、バーストスイブｆ″はデータを音声と同じ態様で
スイッチするので、再構成することなしに七れに順応す
る。バーストスイッチングは１つの時定ＮＩＣおいては
データと音声とを差別処理さえする。音声チンプルは消
滅しゃ丁い。過度の４延は音声ナンブルを無用のものに
下る。−万、データメツセージは非常に長く遅延させて
も４凡し得る性能を有する、丁なわちｄ諭別することが
できる。これに対し、音声は冗長性を有する。従って、
若干の音声チンプルがなくなっても音声の質を損なうこ
とがない、丁なわち音声を判別することができる。−万
、データはに長曲を有さないのでいかなるバイトも失な
われてはならない。

それ故、バーストスイッチングは音声チンプルをデータ
より高い優先度でスイッチし、コンチン７ヨンの場合に
音声バーストがリソースにおいて第１のチャンスを有す
るようにする。これは音声チンプルの損失（クリッピン
グ）を最小にする。

データキャラクタはコンテンションの場合ＫＵバッファ
作用を受け、送達は遅延されるかも知れないが、データ
は失なわれないようにする。

バーストスイツ六ング匝おける統合の他の列においては
任意のポートがラインまたはトランクと結合でき、また
音声ラインであってもデータラインであってもよい。ポ
ート回路は相違するが、トランクはスイッテのどこにで
も出現し得る。トランクはアナログまたはディンタルの
どちらでもよい。

バーストはディジタル化され丸背ｐ１（ま九はスビーｆ
）あるいはデータメツセージを含んでいてもよい。本明
細Ｍでは、ディジタル化されたスピーチ以外の通信を含
むバーストがデータ通信として連理される。「トークス
パート」は単一シラブルの完音−ＦＫ生じるような音声
エネルギの単一の運ｄ放射である。通常の会話における
話者は七の会話時間の３５〜４０％の間音声工羊ルギを
発する。バーストスイブ六ングは送るべき情報が＃任す
るとさにのみ、丁なわち、バースト千のみ、伝送六ヤネ
ルのようなシステムリソースがもっばらｌ用されるよう
にするために沈黙（またはスピーチ）の検出を行なう。

バーストの終Ｔ時に、このチャネルは他のバーストに割
当てるのに利用できる。かくして、バーストスイン六ン
グはそのリソースを、呼の全継続時間の間１つの会話に
対して１つのチャネルを専用する典型罰な回線スイツチ
ングの効率の２〜６倍の効率で利用することになる。

第２図はバーストのディンタル表示の好ましい一実ｍ例
を示す。バースト１２０は図面にＢ１、Ｂ、％Ｂ、、お
よびＢ、と指示された４バイトのヘッダから始する。こ
のバーストスイグテングの実施列においては、および本
明細署においては、１バイトは８ピントである。勿舖、
この仮定は本発明にとって塩１１−田なものではない。

他の実施列においては、１バイトは１ビツト、または４
ビツト、または任意のあらかじめ定められた故のビット
からなるものでよい。この実１ｉ１０において８ビツト
を選択したのはＴキャリヤチャネルの容量が８ピントで
あるためと、印りｌ　ｏＴ　Ｒをキャラクタが代表刀に
は８ビツトコード、向えばＡＳＣＩＩ（アスキー）コー
ドによって表わされるからである。１バイトを８ビツト
と定義したことによシ、用語「キャラクタ」は本明細蓄
ではバイトと互換性をもって使用できる。

バースト１２０において、ヘッダはバーストのあて先の
硝アドレスを含む。バーストがスイン六に入力下ると、
ヘッダはめて先ポートに至るスイッテからの適当なリン
ク（またはポート）を選沢する工うに屏釈される。ヘッ
ダはバーストを音声、データ、または制置バーストとし
て記述するＩＶｖ報を含む。麦で詳細に説明するように
１．ｆｆ１ｌ−バーストはスイツ六プロセッサ間で交換
されるメツセージである。ヘッダ情報は所望の詭先度で
出力するためにおよび１１１１のｇ理の１釣Ｏためにバ
ーストのけゲリをつくるのに使用される。

ヘッダの第４査目のバイトは間違ったあて先へバースト
を発送するのを防止するヘッダチェックサムである。デ
ータの場合にはバースト２間違って発送するよシもバー
ストを打切夛、再伝送に頼る万がよいとみなされている
。音声バースト？再伝送する試みはなされていない。音
声バーストのｎ＊は非茗に短かく、音声バーストを正し
く発送下るのにｊＪｏのチャンスしかない。七のチャン
スを失なった場合にに、七のバーストは右下さ“て役に
立たない。

ヘッダに硬いてバースト１２０￥−１Ｎ（任意の１式）
のバイトからなる１″＃報部分を有する。バースト１０
０は−ＩＪＩｉにでと指示された単一のバースト必ｒバ
イトで、碍子する。あるいは後岨するように１つ以上の
終ｒバイトを使用してもよい。バースト鱒ｆバイトは本
１川１岨１４ではＦＩ、ＡＧともＪ＋ばれる。

かくして、各バーストごとに５つのオーバヘッドキャラ
クタが存圧する。丁なわち、４つのヘンダキイラクタと
１つの埼ｒキャラクタである。

ＦＬＡＧが受信されると、受ｉＫ　片ｙゴバーストか完
ｆしたことを矧る。バーストは述視下る伝送までの庄慮
の交さのものでよい。ＦＬＡＧはまた、チャネル全きキ
ャラクタとしても使用でさ、従つて欠のバーストが始ま
るまでＦＬＡＧが空きチャネル中に送られる。

ＦＬＡＧＫ対して選択されるビットの組合せはバースト
で送られるべきキャラクタ中に起り得る。

データソースに利用できるキャラクタ・セントにいかな
る制限もらってはならない。任意の組合せの２逼データ
′ｆ、送ることができなくてはならない。

データリンク・エスプーブ、丁なわちＤＬＥ、キャラク
タは終了バイトとしてのＦＬＡＧキャラクタと通常のデ
ータとしてのＦＬＡＧキャラクタビットの組合せとを区
別するのに使用される。ソースにおいて、送られるべき
データ中に生じる各ＦＩ、ＡＧまたはＤＤＥは余分のＤ
Ｉ、ＢＫ先導される。あて先において、受信されたＤＬ
Ｅは丁でもれ、とのＤＬＥＫ続くキャラクタがＦＬＡＧ
またはＤＬＥの検量なしに受信され、それによってキャ
ラクタストリームをソースのキャラクタストリームに戻
丁。ＤＬＢによって先導されない受信Ｆ　Ｌ　Ａ　Ｇｉ
ｊバースト終ｒキャラクタとして解釈される。

各挿入されたＤＤＥは実際のデータを遅延させる。ＦＬ
ＡＧおよびＤＬＦｉはそれらが送られるべき音声チンブ
／ｉ／またはデータ子にめったに王じないように選択さ
れるべきであり、ＤＬＥの仲人遅延を可距な限）４人し
ないようにする。音声トラヒックは寸世紀の終シまでデ
ータよシ蓋が多いと予期されるから、これらキャラクタ
に対してＡ択される好ましい値はアテログ音声信号の最
大の肥および負の振−を辰わ丁コーデック（音ＰＡＤ−
ＤＡ変１１の出力である。他の選択は最小の旧および負
の値であろう。この選択はこれら最小１直が最小パンク
グラクンドノイズ・スレッショルド以ド（絶対１直で）
である場合に時に有利である。

いずれにしても、−一１　ｃ’Ｔ　？なキャラクタは恐
らくデータおよびデキストの伝送中に高頻度で生じるか
ら、これら印１ＩＩ１１ｏＴ化なキャラクタを吸わずビ
ット＋４戒は選択されるべきではない。

第１図において、スイン力量の通信リンク１０６は、他
のレート、例えばばで２またはそれよシ高いスパンが使
用できるけれど、Ｔ１スパンである。

バーストはこのスパンの時分割多重チャネルでスイ’）
ｆ間に送られ、バーストの後続のキャラクタはこのスパ
ンの後続のフレームで送１ｇされる。Ｔ１キャリヤのチ
ャネル内のキャラクタレートは毎秒８、　Ｑ　００キヤ
ラクタでｓｂ、これはコーデックのキャラクタ発生レー
トと合致下る。パーストスイノ六ングにおいて、通信リ
ンクを通じての音声キャラクタ伝送レートはスビーテキ
ャラクタソースおよび受信者に対するキャラクタレート
に合せられる。従って、音声バーストに対するリンクス
イッチにおいては速度のバッファ手段は必要でない。

ただし、咬述するように、コンテンションの場合にはバ
ッファ手段が４圧する。バースト出力はヘッダのルート
割当てが行なわれるや否やリンクスイッチから始まシ、
従ってリンクスイッチを通じての遅延は２チャネル時間
、例えば１０マイクロ秒傑度の極く短かい時間にし得る
。

ＴキャリヤチャネルをｔＣ用することはバーストスイン
六ングと音声パ１ノトスイグ六ングとの重要な相違であ
る。バクットスイツ六ングにおいては、パケットにリン
クの全帝或・温を使用して通気ＩＩ　Ｋｉ透され、パケ
ットのキャラクタ？逼続して伝送する。パケットのキャ
ラクタはソース（コーデック）レートで累積され、セし
てより高いレートで伝送される。このことはより高いレ
ートの伝送が始まる＠ンこパケットのキャラクタがバッ
ファ作用ご受けなければならないということを意味する
。累積の時間は遅延を導入下るから、音声パブノドのチ
イズは厳そに：ｆｆ１ｌ限される。さもないと、エコー
が１犬な間、魂になるからである。短かいパケットはヘ
ッダオーバヘッドが重要になるということを意味する。

飼えば、音声バブノドは８０００キャラクタ／秒の発生
レートで８ｆンフル、または１ミリ秒分のデータに且１
限されると仮定する。

ヘッダオーバヘッドが５キヤラクタ／パケツトであるな
らば、１３キヤラクタが８つの音声サンプルをあて先に
送るために伝送されなければならず、帝Ｒ幅／ＩＩ率は
百または６２％となる。６つのへノダキャラクタのみが
必要であるならば、音声バこれに対し、スピーチ伝送レ
ートはバーストスイッチングにおいては発圧レートＶＣ
等しいから、伝送が始まる劇にスピーチバーストをパグ
ファする必要がない。伝達はバーストの受信が始まった
後で１キャラクタ時間程度始まシ、そしてバーストは任
意の時間の間続く。ヘッダの伝送はバースト当り１回だ
け必要とする。

トークスパートの平均長は開用する沈黙検出アルゴリズ
ムに依存するが、一般には１００ミリ秒を越える。１０
０ミリ秒のバーストに対するバーストスイッチングの帯
域嘔幼軍は８００／８０５であシ、これは９９％企越え
る。

将来、現任晋及しているレートよ＃）ｌ＠い呼出しレー
トが予期される。人類は゛べ話をま丁ま子種々の用途に
開用し続けるであろうということが経験ｎ　Ｋ　ｆ　ｎ
ｌされている。−圀として１０年あるいは２０年府には
実際に４圧しなかったデータ通信の伝送が増大している
ことがあげられる。

池の重要な一］は野を自動的に田し、そしてデータベー
スのアクセスの期間のみ保持するトランザクション端末
、例えはクレジットカード検証端末である。この予期さ
れている発呼レートの増大がどの４度重要であるかを決
定することは現任は不ａｒｑｔである。それでもなお、
バーストスイッチングの１つの目ｆＪは増大する発汁レ
ート（呼率）に合致するように優美に増大し得る、かつ
マルテプロセツチ中央＠理長直の複姫さを呈しないスイ
ッチ制御素子の４遺（アーキテクチャ）を決定すること
である。

共通制御に対する典杉釣な屏決求は決定２行なう素子（
共通劇画）をスイッチの千心に配置し、周辺漬益からの
刺！Ｌ（加入者からの信号元止および監視）を引き入れ
、そしてスイッチおよび欄辺憬器（−１えば、呼出し信
号に対して）に接続のために指令を発することである。

より耕しい制仰礪盾は持に遠隔スイッチングユニットに
おいて、ある処ａｉＥ力をスレーブプロセンナの形式で
一周辺機器の万へ４丁ことである。

これらスレーブプロセンナはある低レベルの予備の処理
を行なうことができるが、最終の決定を行なうのは通例
、甲央制一点に戊っている。

バーストスイッチングの屏央策はこの分散順向を七の限
界まで広大する。呼確立および脣微実行講４はリンクま
たはハブスイッチのポートに関連したプログラマブルプ
ロ七ツナに配置される。バースト憫のポートの奴が増加
すると、１−ｊＩＪ両プロセンナの数が非〆に自然な、
ｄ球で増加する。処理能力の増大はプロ七ツナをマルチ
プロセツナバスに追加下ることによってｚ１然而に生じ
る複層さおよび故障時間なしに空きポートにプロ七ツナ
を加えることによって達成できる。バーストスイッチン
グシステムにおいては、同時に云鍜され得るバーストの
数はシステムのポートプロセンナの故２よび六ヤネルの
数によってのみ一１限される。ポートプロセンナは後で
詳細に説明するポート回路のブロセノｆ溝成老子である
。

メツヤーンは、’１ｉｌｌ　ｌＡブロセッナ間で又遺さ
れるＯｔｌえば、発呼イブ口でノナとｆｉ呼者プロセン
ナ間のメツセージの９：喚は正規の呼を設定することを
必要とする。このメツセージトラヒックは通常の方法で
バーストとして搬送され、従って、メツセージトラヒッ
クは重要ではないけれど、第４によってＭｙｉされた全
トラヒックに加えられる。それぞれが音声エネルギｉ３
５％の時間にわたって発圧する２つのバーディ間の３分
の呼は巨万の音声チンブルを元止させる。呼を設定し、
放出する・必要がある制御メツセージの又遺は１００以
ドのキャラクタを必要とし、僅かに負荷のＣＬＯ１％に
丁ぎない。

外部メンセージの変換は必ずしも必要としない。

１つのリンクスイッチでのポート−ポート呼は外部の副
脚メツセージトラヒックを必要とすることなしに、リン
クスイッチ円で゛完全に確立できる。

リンクスイッチの分数されたプロ七ツナは、たとえ弔改
によってバースト網＠域が網の′ｉ５！部と通信するこ
とができなくても、１円の連続した。ｒ下をａＴ距にす
る。

バーストスイッチングシステムにおいて決定を行なう１
ｉｔｌｌ帥が周辺礪滲に移されたけれど、ある十果甲ナ
ービスブロセノｆ愼距は残る。神に、デイレフトリ番号
および装置番号間のに換（ダイアルされた番号−バース
トスイツカアドレス）は／＜−ストｆ４ｉ＋に分散され
たいくつかのデータベース探索（ルックアップ）マシー
ンによって実行される。池の同様の綱機距は呼の終了時
に伝票を発行するためのｆ用情報の記録である。後述す
るように、これらｇ４プロセスは呼ブロセノｆあるいは
ｇ４ブロセツチにおいて実行できる。これら訓帥プロセ
ツナのいずれがシステムの空きポートと結合されてもよ
い。

１圓を分散したことによる利点は、プロセンナの１４　
瓜＋Ｗ伏、―が確云されるということ、ポートか増える
につれ・盛雇噛刀か自然にかつ８扁に増えること、およ
び中央または七の１のプロセンナが故４してもパースト
スイブ六ング網がだめにならないということである。

第３図はリンクスインｆ１３２の好ましい一実弛列のブ
ロック図を示す。リンラスインナ１３２ｈ第１図に示す
ようにシステム１００のリンクスイッチ１３０と１３４
との間に結合される。このような構成において、リンク
スインｆ１５２は次に示す４つの形式の通過するバース
トを＠埋する。

ｇｌはリンク−リンクまたは通＋ｄ　トラヒック、下な
わら、入リンクからリンクスイッチ１３２を通って山リ
ンクに至るバーストであり、第２はリンク−ポートまた
は層信トラヒンク、丁なわち、入リンクに到来し、そし
てリンクスイッチ１３２に対してローカルなポートに層
信するバーストでちゃ、第３はポート−リンクまたは発
信トラヒック、丁なわち、リンクスインｆ１５２に対し
てローカルなポートから発信し、出リンクから出て行く
バーストであシ、第４はポート−ポートまたはリンク内
スイグテトラヒンク、丁なわち、リンクスイッチ１６２
に対してローカルなポートから発信し、ローカルなポー
トに層信するバーストである。第３Ａ図に示す破線の矢
印はリンクスイッチを乍る上記４つの通ｉ形式のバース
トを−ｊ示する。これら４つの通過形式は第１０図にも
示されている。

第３図において、シンクスイノｆ″１６２μ欠の６つの
高速プロセンナと結合された中央メモリ１６０を含む。

第１にリンクスイッチ１３０から到来下る通信を処理す
るリンク人力プロセンナ（ＬＩＰ）　１６１であシ、第
２はリンクスイッチ１５０へ出て行く通信をも壇するリ
ンク出力プロセンｆ（ＬＯＰ）１６２であシ、第５は９
ンクスイノ六１３４から到来する通信を処理するＬＩＰ
１６４であり、ｇ４１−ｉリンクスインｆ″１６４へ出
て行く通信を処理するＬＯＰ１６６であシ、第５は２４
のポート回路１７８から到来する通信を処理するポート
人力フロセンｆ（ＰＩＦｌｌ　６Ｂであり、＠６は２４
のポートＬｇｌ路１７８へ出て１テ〈通イゴを処理する
ポート山刃プロセンｆ（Ｆｏｒ）１７０である。これら
各ブコセンテはキャラクタおよびパン７アを処理するよ
うになっている持味スイッチングプロセンナである。後
で詳細に説明下るように、僅かに相違するノットフェア
またはファームクエアを備えた回じ高速プロセンナが６
つのリンク−スイッチプロセンｆ　ｄｉ　４巨を虐１色
するように屑成できる。高速直接アクセスメモリを有す
る中火メモリ１６０はメモリアービッタ１７２と結合さ
れておシ、従ってリンクスイッチ１３２０１つのプロセ
ンナのみが１回にアクセスでさることになる。メモリ１
６０は４々のプロセンナ間の通信の唯一の手段である。

「ポート」という用語はポート回路１７８を含まない。

ポート回路１７８はリンクスイッチ１３２に隣接してｖ
Ｊ埋而面位置河けしても、あるいは便用首の連相または
宋瑞製用者の礪話円にのように遠方に位置汀けしてもよ
い。ポート回路１７８は、リンクスイッチ１６２が宋４
更用者機器と結合されるときには、ライン回路であり、
またリンクスインｆ″１６２が池の通信システムと結合
されるときにはトランク回路である。リンクスイッチ１
５２のポート回路はまた、市１１ｔｊ場の白羽のため、
グ」えは呼設定のために、呼プロセンチまたはａ４フロ
セツナと結合してもよい。かくして、リンクスイッチの
ポートは、不明ａ遵で受用されるときには、外部１．Ｐ
！ｌ路または装置と結合するためのリンクスイッチ円の
手段をいうが、この外部回路または装置はポートの一部
ではない。

メモリ１６０の大部分は通信リンクまたはポートのアク
ティブカヤ羊ルに割当てることができるダイナミックバ
ッファに分割される。キャラクタは人力ティネルに対す
るバーストに割当てられたダイナミックバッファの入力
に記憶芒れ、出力に対するキャラクタは出力チャネルに
割当てられたバッファから抗酸られる。

ダイナミックバッファはリングまたは循環バッファとし
てｆ用され、従ってバッファの磁波の記（虚位Ｉｍは第
１の記は位置に相当する。回持の入力および（支）力が
上じるｏＴ拒注があυ、キャラクタが人力として記はさ
れた鏝の畝キャラクタ時間のみこのキャラクタが出力と
して読出される。数キャラクタのみが入力されていると
さと同じレートで出力されているバーストのパン７アに
祥圧する。

バッファ記４位置はラワンド・ロビン甜様で１用され、
出力か入力を奴キャラクタ遅れて蝿いかける。

＋１！Ｉ　＋イの場合にバッファ中に数キャラクタのみ
を百する＋ｄ１４人力および出力であるけれど、ダイナ
ミックバッファづ文前により率−のパン７アの記は空間
よ）多くの記は空間が必要なときに複式のバッファを出
線にチェイニング（４鎖）することが容易に行なえる。

各バッファが遅Ａの仄のバッファのアドレスを呆侍する
ときに運頌のバッファが形成される。この迷鎖溝遣は、
例えは、データバーストがコンテンションのために出力
から−１１１９に阻止され、出力が始まるまでバースト
のキャラクタが１つ以上のバッファの連鎖にバッファさ
れているときに、便用でさる。

出力の７１１Ａ！ＩＩができだバーストは１１Ｍ当な出
力通信リンクまたはポートと関連したキューに配置され
る。これらキューはメモリ１６０に保持される。

キューエントリは２部分のデータを含む。丁なわち、キ
ューの第１のバーストの第１のバッファのアドレスとキ
ューの最後のバーストの第１のバッファのアドレスであ
る。キューは利用ｏＴ　ｎ’Ｑな出力チャネルへの割当
てを愕つバーストに対する基準を含む。

各出力リンクと関連する３つのキューが４王する。丁な
わち、高誕元度、正規の一元度、および低漫先度のキュ
ーである。制−バーストは高優先度キューのゲリに加わ
る。何故ならは、１即バーストをスイツチ＠を介して急
送することが望ましいからと、１１師バーストは代衣面
には１０または２０のバイトのみからなり、従ってチャ
ネルを短時間占有するだけであるからである。音声バー
ストは正規の愛先度で処理され、データバーストは１氏
≠先度でα埋される。音声チンプルは遅延が大きいと役
に豆だなくなるので、音？はデータよりも優先される。

データバーストはバッフ７おヨヒ遅延がＯｒ１目であシ
、許各注ｉ目限界内に保持することができる。

山刃リンクチャネル処理においては、望きチャネルに出
会ったときにはいつでもリンクキューが検ｌされる。こ
れらキューの少な（とも１つにバーストが４任する場合
には、最高ぢ先度のバーストカッのキューから＄）送さ
れ、七のチャネルに割当てられ、バーストの＄１のキャ
ラクタ（またはバイト）が伏込される。１つのバースト
が由りリンクの列に加わった堆−のバーストであるとき
にこのバーストが出刃リンクキューに配される場合を考
えてみる。バーストが列に加わった後で王じる第１の２
さチャネルはその伏込を引き受け、従ってカイネル間の
遅延を最小に下る。−役には、伝速チャネルは受信のチ
ャネルとは相違する。

リンクスイツｆ１３２の６つのプロセノｆはメモリ１６
０へのアクセスを蜆争下る。プロセンナがキューにバー
ストを配置しているときに、−ｊえげ、メモリが１屯の
プロセンナによって１更用できるようＫなるｎＵに割込
みなしに１つ以上のメモリアクセスが要ボできる。そう
でない場合には、バーストに灯するキューの基準が不完
全になる。リンクスイツｔ１３２を通る丁べての通信は
メモリ１６０を通らなけれはならないから、リンクスイ
ッチ１３２の速度はメモリ１６０の速度に・ムダする。

これら理由のために、メモリ１６０はメモリアービック
１７２０利却ドにある。

メモリ調停手段（メモリアービッタ）はこのα術分野で
は団られている。第３Ｂ図μ匝米孜屑の並列〆先度解決
回路４５０を示す。この回路４５０は１９８３年にアカ
デミツク・プレスよシ発行されたグイ・バキール（Ｙ、
　Ｐａｋｉｒ）　ｉの「マルチプロセンナ・システム」
の９１頁よシ引用したもので、適当な１更を行なうこと
によシ第５図のアービツタ１７２ＶＣ逼するものとなろ
う。複数のプロ七クチからメモリアクセスの要求が出て
いるときには、最高の優先度の要求が回路４５０によっ
て最初にサービスを受ける。優先度は要求りカテゴリお
よび４間によって決定され、よシ湖いランクのカテゴリ
内の要求が第１にサービスを受け、同じカテゴリ内の要
求は・Ｉｉ番博合せの基準でチービス？受ける。１つの
要求だけが出ている場合には、直ちにナービスを受ける
。１９８４年にパンツストランド・リインホールド・カ
ンパニー・インコーホレイテッドより発行されたアーナ
ー・二ツ六・ナイドマンおよびイワン・フロアーズ編巣
による［デ・ハンドブック・オプ・コンピューターズ・
アンド・コンピユーテイングＪ　Ｑ第２２７頁〜第２３
２頁、ならびに第２５２頁に引用された多考又献もｇ照
されたい。

メモリ１６０は挽出しおよび否込みパルスを発生するタ
イミングコントロール、およびランダム・アクセス・メ
モリ（ＲＡＭ）を含む。パン７アアドレスおよびキャラ
クタインデックス（これらはスイツヂングブロセク夛に
よってキャラクタメモリバスを介して送られる）は独自
のキャラクタのアドレスを形成するように連結される。

バーストは入力リンクから出力リンクへリンクスイッチ
を通って次の段階を経て通む。

ｔ　人通信 ｆｌ）　　バーストの最初のバイトが割当てられていな
いす／り入力チャネルから受信される。このバイトはメ
モリのバッファに記１される。

（ｂ）　　最初のバイトがルート割当てに対する十分な
清報を含む場合には、上記バッファは適当なリンク出力
キューに配置される。

（ｃ）２番目のバイトが受信され、記憶される。

バーストが最初のバイトでルート割当てされず、かつ２
番目のバイトがルート＠当てに対下る十分なｆｌ　＃を
含む場合には、そのバッファが」当なリンク出力キュー
に配置される。

ｔｄ）３奎目のバイトが受信され、記憶される。

バーストがま疋ルート割当てされていない場合には、同
じリンクスイッチの１つのポートに予定される。３査目
のバイトはこのローカルポートを識別する。

（ｅ）４蒼目のバイトが受信され、記憶され、そしてヘ
ンダー六エグクナムが計算される。

ｔｆ＋　　上記六エツクナムが不良である場合には、バ
ーストの受信は打切られ、セしてバースト終ｒバイトＦ
ＬＡＧの前の侵吠のバイトが放棄される。

ｔｇ）　　ｆ″二ンクナムが良好である場合には、受信
したバイトはバースト終ｒバイトＦＬＡＧが受信される
までバッファに記憶される。

ｔａ）　　ｆ″ヤネルふ（そうは出力リンクの望きチャ
ネルよシも多くのバーストがリンクの山カキューに存在
するときに生じる。システムはチャネルのふくそうがめ
ったにしか起きないように工学的に設計されるべきであ
る。

（ｂ〕　バーストが空き出力チャネルの割当てｆ？存つ
間、入力にバッファに１１っている。

＋ｃ）　　音声二２ミリ秒分の音声サンプルが累積され
、かつ出方が開始されなかった場合には、累積されたキ
ャラクタの若干または全部が放棄される。

これはクリツピングと呼ばれる。スンンショルド値はＯ
ｒｆでろる。

（ｄ）　　データ：データキャラクタと累積するバッフ
ァが一杯である場合には、他のバッファが取得され、第
１のバーストにリンク結合される。データはその伝送が
１１４延されるかも湘れないが、チャネルのふくそうに
よっては放采されない。

五　山通信 ｔａ＋　　空きリンク出乃六ヤネルが生じると、出力プ
ロセンナはＪ＆高麦元度の空でないキューから第１のバ
ーストを謬切し、このバーストの第１のバイトを出力す
る。

ｔｂｌ　　その浸谷引続くｔヤ羊Ａ／時間において、バ
ーストの次の（引続＜）バイトが同じ出力チャネルで出
力される。入力および出力は同時に進行丁る。

ｌｃｌ　　Ｆ　Ｌ　Ａ　Ｇがバッファから奴り出される
と、上記チャネルで送られ、バッファはフリー・リスト
に戻９、チャネルは空さに戻る。このチャネルは、鈴、
曲のバーストの伝送のために１用できる。

ハブスイツｆ″はパースＦスイツ尤ング網における扁躾
中点で使用される高速高容量バーストスイツ六である。

ハブスイッチの王な漫駆はリンク群間に通信を伝送下る
ことでめる。Ｆｉ４図はリンク詳Ａ　、Ｉｊ　、Ｃ１お
よびＤと結合するための手段を有するシステム１００の
ハブスイクｆ１０２を示す。図ｆｉＫｓＵとしてそれぞ
れ示された４つのスイッチングユニットは２つのハブ１
８０および１８２のまわシにリングに接攪されている。

へプ１８０は１つの方向に少なくとも１バイトの並列伝
送をＯＴ相にし、ハブ１８２１−を皮付の方向に同じ並
列存置を有する。

第４図の実施列（おいて、各ハブスイッ六ングユニノト
は２つのリンク詳と結合されている。

５Ｕ１８４は通信リンク１８日を介してリンク詳Ａのジ
ンクスイツｆ″１９２と結合される。５Ｕ１８４はまた
、通信リンク１８６を介してリンク詳Ｂのジンクスイッ
Ｐ１９０と結合される。この構成の、＋′ＩＪ点はシス
テム１００の谷ジンク詳が２つのスインテングユニット
と結合されるということである。１つのスイッチングユ
ニットが故障した場合に、七のリンク＃は他方のスイノ
ｔングユニグトを介しての別の通信ルートがあるために
４逸されない。

第５図はへブヌイン−ｆ１０２の５Ｕ１８４のブロック
図を示す。第４図に示すように、５Ｕ１８４はリンク＃
Ａのリンクスイッチ１９２およびリンク＃：］３のリン
クスイッチ１９０と、結合される。第５図において、通
信リンク１８８は入力ライン１９８（ハブスイッチ１０
２に対する）および出力ライン２００として図示されて
おシ、通信リンク１８６は入力ライン１９４訃よび出力
ライン１９６として図示されている。

３（Ｊｌ　８４のｍ！はリンクスイッチ１３２の燐層と
若干類似している。ＩＩＰ央メセメモリ２０２の実池列
では欠の］逍りの８つのｔｉｆｉ迭ブａセンチと結合さ
れている。第１はリンクスイッチ１９０からｊｌｌ　、
ｆする通信分処理するリンク入カブロセンチ（ＬＩＰ）
２０４であシ、第２はリンクスイッチ１９０に出力する
通１ゴを処理下るリンク出力プロヤノナ（ＬＯＰ）２０
６であり、第６はリンクスイッチ１９２から到来する可
信号処理するＬＩＰ２０８であり、第４はリンクスイッ
チ１９２に出力下る通言牙も４するＬＯＰ２１０であシ
、第５にハブスイッチング素子（Ｈ４Ｆ）２２０からメ
モリ２０２に到来する通信を処理するへブ入カグロセノ
ナ（ＨＩｆ’）２１２でろり、第６はメモリ２０２から
Ｈ８Ｅ２２０へ出力する通信を処理するハブ出力プロセ
ンｆ（ＨＯＰ）２１４であり、第７はＨ４Ｆ　２２２か
らメモリ２０２に入力する通信を処理するＨＩＰ２１６
であシ、そして第８はメモリ２０２からＨ８Ｅ２２２へ
山刃する通イ言を処理するＨＯＰ２１Ｂでろる。ハブス
インｔングぶ子の王な磯距は通信をハブにおよびハブか
ら伝送することである。第５図に示すように、ＨＯＥ２
２０は一万のアロに伝送するナーピスセハプ１８２に提
供し、Ｈ８Ｅ２２２は反対のアロに伝送するナービス’
Ｈ−／％ブ１８０に提供する。メモリ２０２は１つのプ
ロセンナだけが任意の４定の時間にアクセス下ることが
できるようにメモリアービッタ２２４と結合される。第
５図において、破線Ａ−Ａの右側に対する５（Ｊｉ８４
の＊４’ａ’）ンクスイソテの４遣と非盾に４似してい
る、丁なわち、中央メモリが種々の、＃沫目ｄ”ｌの高
速プロセンナと結合されている。ＨＩＰＳＨＯＰ、およ
びＨ８Ｆはそれぞれファームクエアまたはン７トクエア
変更手段を備えたＬＩＰおよびＬＯＰと同じプロセンナ
である。

列えば、２５６のスイッｔングユニ７トｙ！ｆｉ第４図
に示す配置でバブリングを形成するように結合される。

他の実権−ｊにおいては、さらに多くのスイッチングユ
ニットがバブリングに結合される。

冗最注のためとハブスイッチ内の４１］用できる伝送チ
ャ羊ルの数を２倍にするために、ハブスイッチに例えば
ハブ１８０および１８２のように２つあるいはそれ以上
のバブリングが４伍してもよい。

第５図に示すハブスイッチの実施列を参照すると、ハブ
１８０および１８２は時分劇多道化される。！＆Ｔ１フ
レーム埒間〒６２のテヤイ・ルがノ１ブに４圧する。各
ハブチャネルは２５６のりσツクチックに分割される。

各グロックチックはノ１ブリングの１ワード３１つの８
Ｕから次の８Ｕへ進める。ハブチャネル（２５６ｆツク
）内で各３１７は、へブリングに２５６のスイッチング
ユニットが４圧するので、ハブワードを任意の池のＳＵ
へ送ることができる。かくして、各ハブチャネルにおい
て、２５６のオリジン８Ｕは２５６のハブワードを２５
６のあて元８Ｕへ送ることができる。１ノ１ブワードは
へプで同時にに：送することができるビットの完全（平
ｉ）補数である。

ハブが１バイトのＣ雇であると仮定下ると、ノ１ブリン
グ・ブロククレートは（８０００フレーム／抄）ｘ（３
２ｆヤ羊ル／フレーム）ｘ（２５６テンク／−ｆ−ヤ羊
＃）−６５，５５６，０ｒＪＤｆ７り／抄である。４バ
イト（喝のハブはこのレートの１丁なわち、１４３８４
．　ＯＯＯテンク／秒のレートを必要とする。どんな幅
のハブであって翫「ビジィ」ビットと呼ばれる追刀口の
１制−ビットが４圧する。

各ハブ信号ラインはたった１つの負荷、丁なわち、引ｆ
ｉ（Ｈ８：［！の対応するビットの負荷、のみを有する
。この形態においては扁７アン・アクトバス構造におい
て町炬であるよシも高いレートが維持できる。

第４図に示すように、各ＳＵは代−＆刀には遠隔のリン
クスイッチに逼する２つのＴ１リンクを有する。２５６
のＳＵを備えたハブスイッチは仄の伝送容量を有する。

丁なわち、（２５６の５Ｕ）Ｘ（２つのＴ１リンク／５
（Ｊ）Ｘ　（２４のＴ１チャネル／９ンク）ｘ（８００
０バイト／秒／六ヤネル）−９ａ、３０４，０００バイ
ト／秒。上記したように、１バイトの）嶋を有するバブ
リング（ｕｔって、各クロックチックごとに１バイトが
ハブで速められる）は６５，５３６，０００チック／秒
の！たは等備ａのバイト７秒の８童を有する。それ故、
２５６のスイッチングユニットを有するハブスイッチの
％　Ｆｉｔを保持するためには２つのへブリングが１込
要である。

第５図に示されたハブスインｆ１８４は好ましい一実施
列であるが、池の冥菰列も町ｎヒであシ、通信ンスデム
の袢珠の反注に合致させるために望ｌれる可能性がある
。

後述下るように、オリジンのＨ８Ｐからあて先のＴ（Ｓ
Ｅへバーストを送るためＫは、オリジンのＨ３Ｐが送信
！きで必シかつあて元のｆｌＩｓＥが受信空きであるハ
ブチャネルを選択する必要がある。

七の浸バーストの浅シがそのチャネルで送られる。

ハブスイッチを通るバーストの通行はリンクスイッチ５
：通るバーストの運行と類似している。

ｔ　オリジンのｆ（ＳＢにおいて （ａｌ　　バーストが入力リンクから到層し始める。

（ｂｌ　　／ニーストのキャラクタがスイッチングユニ
ットの中央メモリにパンファされる。あて元のＨ３Ｐの
アドレスがバーストのヘッダから決定される。

ｔｅ）　　バーストが一万のハブまたは他方のハブで伝
送のために待ち行列化される。

ｔｄ）　　空きチャネルがハブで選択される。

（ｅ）　　バーストの引続くバイトが選択されたハブチ
ャネルの引続く発生でハブで伝送される。

２、各ｃＦ１−ＡＣ）ＨＳ　Ｅ　ＶＣオイテ（＆）　　
バーストのバイトはスイッチングユニットの中央メモリ
３通過することなしに直接Ｈ３Ｅを通ってハブに沿って
伝送される。

ゑ　めて元のＨ８Ｐにおいて （ａ）　　バーストのバイトはＨ８Ｐによってハツカ）
ら収り出され、バイトがｉｌｌ　ＲＬ／たときにスイッ
チングユニットの干央ノモリに記７．ハされる。

ｉｂｌ　　ヘッダバイトは翻訳されて適当な出力リンク
を決定する。

（ｅ）　　バーストは適当な出力リンクで辱ち行ゲリ化
される。

（ｄ）　　第１の空き出力９ンク六ヤネルで出力が始ま
る。

好ましいバーストヌイン六ング網彫りにおいては、各リ
ンクスインｔは任意の池のリンクヌイツッヂに達する少
なくとも２つの通信リンクを有する。ルート長が類似し
ている場合（はいずれのリンクも更用できる。事故の場
合に他のリンクがルート分提供する。リンクスインｔど
結合された目律利−プロセスナは通信することがでさる
丁べてのリンクスイッチ間でチービスのａ続ｆｉｌｉＴ
ｉ巨にする。

）１ブスイノテはバーストを伝鍜するためにそれぞれが
受用できる２つのｌｉｎ荷分割八ブへングを含むことが
好ましい。バブリングが故障の場合には、池のへブリン
グが任意のバーストに対して使用できる。上記したよう
に、単一のバブリングはピークトラヒックを処理下るの
に十分な容量を有さないか４知れない。へブリング全本
が１枚のカードにおさまる程十分く小さくなることがＨ
８Ｂの超ＬＳＩ化によって予期される。この場合に、ハ
ブスイッチは各組の一部のバブリングが常時アクティブ
で＝１）、各組の開方のへブリングがバックアジｌブｇ
ｋである２　ｉｆｉの２バブリングを含んでいてもよい
。

他の例は１つ以上のハブスイッチを有するバーストスイ
ツｆ″網を４成し、ハブスイッチの児全な故障（ハブス
イッチでの２つ以上の同時故障ご必要とする）によって
もスインＰ＃１の一部だけの通信が停止されるようにす
ることである。この例は、敵対行為のためにおよびラン
ダムな回路の故障のために通信の事故が生じ得る軍用装
置の場合のような高度の主き残シ注を必要と下る装置に
おいて魁力がある。

リンクスイッチの分故によシ果千式スイッチの場合の爆
僅よ勺も修復が困難になる。バーストスイノｔング綱は
かなシの診断能力を肩下べきであシ、故障の場所が確認
でき、迅速に通疹行為が行なえるよう（するべきである
。

バーストスイグテング網はピーク負荷時間以外に自＊ｔ
ＳＫ定行する轢習ルーチンおよびバンクグラクントチス
トを肩下べきである。列えば、＋４接するリンクスイン
ｆは一定の間隔でテストメツセージを交換することがで
きる。規疋された時間内ＫｆｆｊＡされるテストメツセ
ージを受信しなかったリンクスイン：ｌＦ″は別のリン
クスイッチを介してチービスブロセッナに通報を行なう
。

千穴句にループが出現しないから、９ンクスインテは自
動釣にまたは人間操作の保全位置からの、ｆｆ１ｌ　ｆ
ｄで、ループおよび加入者４　ｍのテストを実行し、そ
の端末のレポートを戻丁拒力を有するべさである。

石１図に示すシステムの（遺の池に、任、仏教の）也の
実他列のバーストスイッチングシステムがある。以′Ｆ
は曲のシステムの溝遺および実補列の列である。これら
列は代表でめって全部ではない。

バーストスイッチングシステムはａ故のポートにサービ
スを提供する単一のリンクスイッチを含んでいてもよい
。バーストスイッチングシステムは単一のリンク詳に複
数のリンクスイッチを含んでいてもよい。バーストスイ
ッチングシステムハ単一のハブを有する、あるいは２つ
以上のハブ３有していてもよいハブスイッチによって結
合された仮数のリンク詳を有していてもよい。バースト
スイッチングシステムは１つ以上のハブをそれぞれが有
する複数のハブスイッチによって相工接硯された複数の
リンク詳分含んでいてもよい。これらシステムにおいて
、各リンクスイッチは１つ以上の、ｌ？−ト１１Ｃｆ−
ビスを提供する。ポートがラインＬｇ１４を介して文用
者末端磯滲と結合されてもよく、あるイニトランクｌ！
２１４を介して池の通信システムＶＣ達するトランクと
結合されてもよく、るるいはポートが呼プロセッサまた
はｇ浬ブσセンナと端金されてもよい。前記したように
、バーストスイツ六は列えば星形、リング、トリー杉辺
およびそれらの徂合せのような１１々の杉、席で通信リ
ンクによって結合される。通１ｇリンクは≧二重通信Ｔ
キャリヤスパンでりっでもよい。

第１図において、９ンク詳Ａ（１）１ｉ用−＃Ｘがリン
ク昇Ｂの使用者Ｙと接続を行なったと仮定する。

この按或は率にＹのアドレスをＸが卸っていることよｐ
なるおよび七の逆よりなるので仮想（バーカニフル）！
ｆｆｌと呼にれるかも矧れない。システムのリソースは
バーストが走ｒテ千であるときを布き使用されない。

ＸおよびＹが音声またはスピーチポートと結合されたと
仮定すると、Ｘからシステム１００を通ってＹに達する
バーストの走行を要ｔ７すると次の進ジである。

ｔ　Ｘの音声検出−（ポート回路に位置けけされた）が
音声を感矧すると、この＠−一は／く−ストヘッダをＸ
リンクスイッチへ出力する。ヘッダはＹのアドレスを含
む。

２、Ｘのリンクスイッチはヘッダから、バーストがハブ
スイン力にルート選定てれねばならないということを火
宅する。Ｘのジンクスイッチはノ〜ブスイツテに遍する
通信リンク甲の第１のＥｌ出テヤイ・ルを１択し、バー
ストの第１のバイトを送信する。

五　ハブスイン力により近い谷すンクスイソ六がＩａｌ
じ手続さを実１寸し、ヘッダアドレスを翻訳し、ハブス
イン力に達する通１ｇリンクの第１の目出チャネルでバ
ーストを送信する。

４、　ハブスイノｔはバーストヘッダから、どのリンク
群がポートＹをぎむかを火宅する。ハブスイン力はハブ
ご通じてバーストをＹのリンク群に送る。

＆　Ｙのリンク群の各リンクスイツｆ−ハヘンダアドレ
スを翻訳し、Ｙのリンクスイッチに遍する通信リンクの
第１の１田チャネルでバーストを送る。

＆　バーストを受信すると、Ｙのリンクスイッチはヘッ
ダを放棄する。何改ならは、ヘッダは１＜　−ストをＹ
へ４ひくその目的を果したＷらである。

Ｙのリンクヌイクｆはバーストの清報部分をＹへ迷る０ ７、　外部への（外回さ）チャネルを割当てた後、各リ
ンクスイッチは１バイトづつＩ（−ストを各ジンクスイ
ッチをＸＩ！１遇させ、同品へのく（ハ）Ｉ司きンリン
クのカヤネルで各バイトを受洛し、外囲きリンクで割当
てたチャネルで各バイトを送出する。

ａ　谷すンクスインテは、バーストのｅ　ｒ　／＜イト
を受信したときに、前にバーストにＩＪ当てられた外囲
きジンクのチャネルを解放する。このチャネルは今、池
のバーストに割当てるためにｆ用できる。

りて元のジンクスイッチを尿く各リンクヌインｆは第１
のヘッダバイトだけに基づいてそのルートの選定３行な
う。ハブスイン力は第２（２４目）のバイトにＹのリン
ク群番号を見出下。Ｙのリンクスイツｆ″は第３（３番
目）のバイトにＹのポート番号を見出す。各リンクスイ
ッチはバーストを一対のキャラクタ時間だけ、これらバ
ーストキャラクタを一緒に連子ときに、遅延させる。バ
ーストがＸからＹへ進むときにバーストが観察できたと
した場合には、中継のリンクスイッチ全部にわたって配
置されかつバーストの数キャラクタを各リンクスイッチ
が保持しているバーストを覗祭することＫなる。

谷すンクスイツ六はそれを自分の外囲きリンクのチャネ
ルに害ｌＩ当てる。一般に、バーストは１つの円囲きリ
ンクのチャネルでリンクスイッチに到層し、異なる外囲
きリンクのチャネルで出て酎く。

バーストがそのオリジンと七のあて光間でＮ　１ｉ５（
Ｎは任意の歪数）の通信リンクを通る場合には、ＮｃＤ
ａｆｆｉＬだチャネルの割当てがある。

ＸおよびＹが同じリンク群に存在した場合に＃″ｉ′、
バーストはハブスイン力を通らない。ＸおよびＹが１司
じリンクスイッチに＃圧した場合には、バーストは通信
リンクを通らない。

ジンクスイッチ リンクスイツｆ１３２は第１図ではその４便するジンク
スイッチに関して左側にリンクスイッチ１６０１石画に
９７クスイノｆ１３４がめるように示されている。ジン
クスイッチ１３２を通るバーストの丁べてのバイトが第
５図に示すように中央メモリ１６０を通る。子犬メモリ
はａ信すンクまたはポートの時分割多重化チャネルにダ
イアミンクに割当てることができるバッファに分−Ｊさ
れる。干天メモリは共通でちゃ、いくつかリスインテン
グブロセグチ間の唯一の通信ｉ路でるる。メモリにアク
セスする１司時の要求はメモリアービンタ１７２によっ
て調停される。

これらヌイツをングプロセグチは中天メモリとリンクチ
ャネルまたはポートＬ！２回路間のキャラクタの移動を
７ｆ理する。第６図の実弛列において、すンクスイツｆ
″１３２は６つのスイッチングプロセンナを有し、各ス
イン六ングプロセンチは基本円には１司じプロセンナで
める。リンクスイグｆ″円の異なる通用列においては、
各プロセンナは僅かに異なるプログラムを実行する。各
プロセンナに対する制御プログラムはそれぞれのプロセ
ンナ内のリード・オンリー・メモリ（ＲｏＭ）Ｋ記！さ
れる。各プロセンナは間部ランダム・アクセス・メモリ
（ａａＭ）を有し、プロセンナによってチービスを受け
る各リンクカヤネルおよびポートに対する状態およびバ
グ７アアドレスｆＷ報が保持される。

スイッチングプロセンナは高速度に適応した待珠目的プ
ロセツチである。列えばＬＩＰ１６１は、リンク１４０
のチャネルでキャラクタを受信したときに、チャネル時
間内に七のキャラクタを入力下るための丁べての必要な
ステップを実行する。

これらステップにはバッファ保全、ｆでネル割当て、弄
に必安な同品ｇ−４ステップが含まれている。

ＬＩＰ１６０は矢のチャネルで到来する池のバーストの
キャラクタに対して同じステップを繰返丁ことができな
けれはならない。同様に、ＬＯＰ１６２はＴ１レートで
キャラクタをｆｉ４し、出力することができなければな
らない。１つのＴ１ｆ′ヤネルは５．２１マイクロ秒の
４続時間である。

第３図において、ＰＩＦ１６ＢおよびＦｏｒ１７０は入
力ポートバス１７４および出力ポートバスをそれぞれ使
用し、周期の・原種でポート回路を走資し、七の諸束各
バスの谷ポートと開運した時間期間または「チャネル」
が存在する。かくして、処理ポートチャネルにおけるポ
ートプロセンナの１用は・６４リンクチヤネルにおける
入力および一カプロセンナの１用に頑似している。第３
図の実施列においては、２４のポート回路がポートバス
１７４および１７６に直列に７合されている。

各ポート１．！２１：４１７８はＩ固々のポートに関係
した、バースト発生、音声ポートに対する沈黙／スピー
チ検出、音声ポートに対するアナログ−ディレタルおよ
びディジタル−アカログ変戻、ならひに典杉おなディジ
タルスインｔングシステムにおけるラインカードと関連
した擦準の礪拒である必要なＥＯ几ｓｃｕ’ｒ（ポル７
ユト）の’Ａ　ＭＱを含む１拒を実行する。

第６図はＰ工Ｐ１６８、ＰＯＰ１７０とポート回路１７
８ｆｌＪＴの第３図に示すポートバスをデイジタルマ／
ｌ／テブレクｆ回硲２５０と置き遺えたジンクスイッチ
１３２の他の実施列を示す。マル六プレクナ回路２５Ｇ
は２４の並列ディジタルライン２５６とＰ工Ｐ１６８へ
のＴ１ｄ洛２５２との間を、およびＰＯＰＭ７０からの
Ｔ１経塔２５４と２４の並り１ｊデイジタルライン２５
６との間を多重化する。

リンクスイン力のこの実ＦＭ列は第３図の実施列に勝る
多くの利点がある。ＰＩＦおよびＰＯＰの作品インター
フェースは今、ＬＩＰお！ヒＬ　ＯＰのものとそれぞれ
同じで１インターフエースである。ポート回路２５８は
寸、末端便用者礪譜・例えば（話愼に配置下ることがで
き、ジンクスイッチにズ１するディジタルラインの相工
歴続を提供し、そしてディジタル伝送が提供する湘音排
除注および遠隔からテストすることができるという利点
？有する。

上記したように、中央メモリ１６０は複数のダイナミッ
クバッファに区分されている。第７図はこれらバッファ
に対する受は入れ９距なフォーマットを示す。バッファ
３００は走行甲のバーストと間通している。ＩＩえは、
バーストはリンクｔヤネルゴのジンクスイッチに到来し
、リンクチャネル５で出て行く。入力プロセンナの局部
メモリにおいて、バッファ５００はチャネル１と関連し
ておシ、また出力プロセンナの＋Ｍ　ａメモリにおいて
、バッファ６００はチャネル５と関連している。それ故
、バッファ３００は入力チャネル（またはポート）およ
び出力チャネル（またはポート）と関連している。

バッファ３００は一定数のワード、例えば５つのワード
を含み、各ワードは１バイトである。また、閃遵した３
つのパラメータを有する。第１のパラメータであるＮＥ
ＸＴは守ち行列（キュー）の仄のバーストの第１のバッ
ファのアドレスを含む。寺ち行列に次のバーストが４伍
しない場合には、ＮＥＸ’！’は例えば０（ゼロ）のよ
りなあらかじめ定められたキャラクタに設定される。第
２のパラメータであるＣＮＴｕバンファ３００に着込ま
れ、かつ読み出されていないキャラクタの叔である。＠
３のパラメータである５ＵＯＣはこのバーストの波圧の
バッファのアドレスである。後任のバッファが存伍しな
い場合には、５ｒｙｃａはＱ（ゼロ）のようなあらかじ
め定められたキャラクタに設定される。バッファ３００
のｉｌｌ　ｗ　ｉ分ＩＮＦＯＩ、ＩＮＦＯ２、・・・、
ＩＮＦＯＮ（この列ではＮ−５）は走行子のバーストの
バイトを含む。バンフ７３００μ分シ易くするために５
つの清報バイトを含むものとして図示されている。好ま
しい一実ＦＭ列においては、バッファ３００は３２の清
報バイトを含む。

通常は、１つのバッファのみが１つのバーストに対して
必要であυ、キャラクタは入力から／＜ノ７アを通って
出力へａれる。−＃的に不十分なリンクｆ−’ｆ’羊ノ
νのためにデータバーストが遅延された場合には、１つ
以上のバク７アが７勺−ストのキャラクタを出力六ヤネ
ルが割）当てられるまで渫待するのに必要となる。この
場合に、これらノ（ノファは一緒に連鎖され、そして各
バッファの５ＵＯＣフイールドがバーストの七の浸壬の
７（ツ７アの７ドレスを保持する。

侍ち行列が出力通１言リンクまたはポートと回通してお
シ、かつバースト優先度形式と４．＠運している。第８
図に示すようＫ、各待ち行列は守ち行ゲｉヘッダおよび
バーストバグ７アを含む。待ち行列ヘッダは２つのデー
タ１子、丁なわち守ち行列のＳｌのバーストの第１のバ
ッファのアドレスＦＲ３Ｉ’と、守チ行列の最後のバー
ストの第１のバグ７アのアドレスＬＡＳ’Ｉ’からなる
。

第８図は３つのバーストを有する侍ち行列３１０を示す
。第１のバーストはアドレスムおよびＢを有する２つの
バク７アよシな夛、第２のバーストはアドレスＣを布下
る１つのバッファよシなシ、第３のバーストはアドレス
Ｄを有する１つのバッファよ）なる。待ち行列ヘッダ３
１２はバッファλのアドレスを含むＦＲ８Ｔと、バッフ
ァＤのアドレスを含むＬＡＳ’Ｉ’とからなる。図干の
矢印は１！！々のバッファと待ち行列ヘッダ間の４活を
示す。

バッファの１＃報部分は、バッファの最後の〕官報ロブ
−ジョンが第１の（最初の）情報ロブ−ジョンに取って
代わられるものとして取扱われるす・ｆクリックま九は
ジングバツファである。バッファは入力プロセンナと山
カブロセッナｌ１Ｊｉの交換媒不として使用される。入
力ブロセッｆはバッファアドレス（その第１の口γ−ジ
ョンのメモリアドレス）およびＰＵＴＩＮＤＸと呼ばれ
る第１のロブ−ジョンからの大力オフセクトを開用して
バッファにバーストのバイトを記憶する。同時に、出カ
ブσセツナはバッファアドレスおよびＧＥＴＩＮＤＸと
呼ばれる第１のロブ−ジョンからの出力オフセクトを滅
用してパン７アからバーストのキャラクタを絖出丁。オ
フセクトは、受信されるべきバーストの欠のキャラクタ
が記憶されるまたはバーストの矢のキャラクタが送信さ
れるバグ７アのロブージョンを指定するまたは示す。

両ブロセツナはＣＮＴ、丁なわち、パン７アに暑き込ま
れたがしかし読み出されていないキャラクタの計奴値を
便用する。（、ＮＴは入力プロセッサによって、一杯の
バッファにキャラクタを記憶しないという仁とを確実に
下るために使用感れ、また出力プロセッサによって、仝
のバッファからキャラクタを読み出さないということを
確実にするために！Ｊｌ！用される。ここで「空」とい
う意味はバグ７７中の丁べてのキャラクタが既に出力さ
れているということである。

第９人図および第９Ｂ図は例示のために５つのＩＮＦＯ
ロケーションを有するバッファ６２０を示す。第９Ａ図
において、入力ブロセツｆはバーストの初めの３つのキ
ャラクタａ、ｂ、およびＣを記憶している。出力プロセ
ンチはまだバーストを出力し始めていない。第９Ｂ図に
おいてに、出力ブロセノチは／＜−ストの初めの３つの
キャラクタを出力しており、入力ブロセツナＦｉ３つの
追加のキャラクタｄ　ｓ　＠　、およびｆを記憶してい
る。

ＰＵ’Ｉ’ＩＮＤＸおよびＧＥ’ｌ”ＩＮＤＸのそれぞ
れの位置は各図に示されている。第９Ｂ図においてｂお
よびＣを通る水子ラインはこれらキャラクタが消去され
ていないけれど既に出力されているということを示す。

第１０図は図面にＡ、Ｂ、Ｏ，およびＤと指示された４
つのバーストのリンクスイッチ３３０を通る戎れを例示
下るものである。バースト基およびＢのキャラクタは門
１可きリンクの２つのあらかじめ割当てられたｆ−ｙネ
ルで到来してお９、−万バーストＣおよびＤのキャラク
タは２つのローカルポートから到来している。各パン７
アＢＵＦＩ乃至ＢＵＦ４はバーストの１つをそれぞれ８
当てられている。

バースト基のキャラクタは次のようにしてリンクスイツ
ｆ３３０中を運行する。バーストＡが到来しているチャ
ネルが現われると、ＬＩＰは七のチャネルからバースト
の次のキャラクタを受信し、それをＢＵＦＩＫ置＜。Ｅ
ＩＪＦｌのアドレスはバーストムの入力六ヤネル苦号と
関連したｈ８ｉＪ弗メモリでＬＩＰが！用できる。

バーストＡが送信しているチャネルが現われると、ＬＯ
ＰがＢＵＦ　１から次のキャラクタを＝ｌＺ、ｊ７出し
、それｆ−謬ｊ当てられた外］可さリンクチャネルで送
る。Ｂ［ＪＦｌのアドレスはバーストムの出力チャネル
計号と関連した局部メモリにおいてＬＯＰがｆ用できる
。

バーストＢ、Ｏ１およびＤのキャラクタは同ｊ羨の帽様
で処理される。これら４つのバーストはリンクとポート
間のリンクスイッチ円の４つの徂合せを衣わ丁。バース
１−Ａｉ入力リンクからリンクスイツｆ３５０を通って
出力リンクへ遇む。バーストＢは入力リンクから出力ポ
ートへａｔｒ。バーストＣは入力ポートから山乃リンク
へ進む。でしてバーストＤは入力ポートから出力ポート
へ遇む。

リンクスイッチを通るバーストの述ｄする厖れを庄意丁
べきである。バグファに−々のキャラクタを記憶するこ
とについては既に記載した。ある時間期間にわたって、
バイトの渡れ、丁なわちバーストは直ｓ（ストレート・
フォワード）論理および高効率でパン７ア干を訛れる。

これらパン７７はリンクスイッチを通る走行中のバース
トに対してダイナミックに割当てられる。これは、オリ
ジンおよびあて先ポートの両方が同じリンクスイッチに
対してローカルでめっても、列えはバーストＤの場合で
あっても、いえることである。

以上において、バーストは第１のバイトまたはキャラク
タの到来時からリンクスイッチを通ってｄｆ＆のキャラ
クタが送出されるまで追跡された。

第１１人囚はバーストの第１のキャラクタが鯖ｊ米する
河の中央メモリ３４０の伏寒を示す。図直にＢＵＦと指
示されたバグファは麦でバーストに割当てられるが、目
出リストＦ画にある。この目出りストＦは割当てのため
に使用できるバンファのアドレスを含む寺ち行列である
。矢印６４２はＥが割当てのために４用できるものとし
てＢＵＦを指示しているということを示す。

第１ｆＢ図は第１のキャラクタが到来した後の中央メモ
リ３４０の状態を示す。ＬＩＰはＥＴＪＦを！から移し
、入力リンクチャネルと一連しｆｃ　７４部メモリの部
分にＥＵＦのアドレスを記憶している。矢印３４６は入
力リンクチャネルとＢＵＦ間のＬＩＰのメモリの−４と
示す。ＬＩＰにキャラクタをＢＵＦに記憶し、第１のヘ
ッダキャラクタ中のバーストのあて元アドレスから、バ
ーストが出ｎリンクを介して迷られるべきでろるという
ことを決定し、そしてバーストを外回きリンク侍ち行列
Ｑに置いている。Ｑは持定の通１ｇリンクに出方するた
めにチャネルの割当てを守っているバーストに対する基
準を含む。矢印６４４はＱがこのＱと関連したーカリン
クの開放チャネルに割当てることができるものとしてＢ
　Ｕ　Ｆ　Ｅ　ｔｂ示しているということを示す。

第１１０図に山カリンク六ヤネルが割当てられた麦の中
央メモリ３４０の状ｄを示す。ＬＯＰは目出山力六ヤネ
ルを見出し、バーストが利用でさる出力カヤネルに割当
てることができるか否かを却るためにＱを検ｔしている
。七の上、ＬＯＰはＱｃＦのバーストのバク７アアドレ
スを見出し、Ｑからバーストを移し、出力カヤネルと関
連した間部メモリの部分にパン７アアドレスを記憶し、
セしてＢＵＦからバーストの第１のキャラクタを読み出
してそれを出力カヤネルで＠送している。矢印３４８は
ＥＵＦと出力カヤネル間のＬＯＰのメモリの関連を示す
。これらＬＯＰの作用は２つのプロセンチが中央メモリ
３４０を介して通信している場合および中央メモリへの
アクセスを取）合っている虹距注がある場合をよき、Ｌ
ＩＰと独立に実行される。

第１１Ｃ図に示す状、帽はバーストの残りの大部分く対
して優勢である。バーストの人力カヤネルが現われると
、ＬＩＰはバーストの次のキャラクタを取シーしてそれ
をＢＵＦに記憶する。バーストの出力カヤネルが現われ
ると、ＬＯＰはバッファから次のキャラクタを読み出し
てそれを出刃下る。ＬＩＰおよびＬＯＰはそれぞれ、各
プロセンチがその局部メモリにパン７アアドレスを記憶
しているので、バッファの一致を矧る。

通常の場合には、ＬＩＰはＬＯＰよシ１キャラクタ進ん
でいるから、ＢＵＦは任意の時間に１キヤラクタを含む
。出力カヤネルの割当てに遅延があると、ＬＩＰはＬＯ
Ｐよ勺１キャラクタ以上進み、最後のキャラクタの伝送
の場合を除き、バースト中１つ以上のキャラクタがバッ
ファに存在する。

＄１１Ｄ内はＬＩＰがバーストの終了時に終了キャラク
タを検出した麦の中天メモ９５４０の吹成を示す。ＬＩ
Ｐは終了キャラクタをＢＵＦＩＣ記憶し、ＢＵＦｔ−＠
部メモリの入力カヤネルから分４する。ＬＩＰは、ＬＯ
Ｐが前記のバーストを田方する九めに古いバッファを開
用しているので、存在する場合には中央メモリの絣しい
バク７アに記憶される他のバーストを同じ入カテヤネル
で受信し始める準ｄができている。ＬＯＰはＬＩＰとは
独立にＢＵＦの浅っているキャラクタを出力し吠ける。

第１１Ｅ図はＬＯＰがＢＵＦに終了キャラクタを見出し
た説の中央メモリ３４０の伏ルを示す。

ＬＯＰはＢＵＸ？から終了キャラクタを読み出してそれ
を伝送し、そしてＢＵＦを目出リストに戻している。

出力カヤネルに対してコンテンションが存在する伏」に
おいてバーストに対する出力カヤネルの割当て′５：拡
大するために次の列が用意されている。

第１２Ａ図は２つのチャネルだけしか存在しない通信リ
ンク′５６４を介してリンクスインｆ３６２と端金され
たリンクスイッチ５６０を示す（疋ってこの列は短かい
）。３人の史用者Ａ、Ｅ、およびＣはリンク３６４を通
じて４つのバーストを送ることを望んでいる。２つのバ
ーストは使用者ムから発信し、）吏用首ＢおよびＣから
それぞれ１つのバーストが発信する。これらバーストは
回し擾先度のクラスにあるものと仮定する。

１１２ＥＩＡはリンクスイン：ＩＴ−３６０からリンク
スイッチ３６２へのリンク３６４の図屏図でめシ、２つ
のｆ−？ネルに対するバーストの時間の関数としての割
当てが示されている。図ｊに示すよりに、時間は左（−
へ進み、従って最も右−〇スロットが時間面に最も早い
。最初に、両チャネルは両ヂャネルスロット５６６およ
び３６８にＸＴ：指示されているように望いている。時
刻ａにおいて、リンクスィッチ３６０ｉｄＩｆ用者ムか
ら第１のバーストＡ、の第１のバイトを受信する。リン
クスイッチ６６０はＡｉ　の第１のキャラクタを、時刻
ａの鎌で現われる第１の空き出力カヤネルであるスロッ
ト３７０で送う言する。スロット３７０はカヤネル１を
及わ丁。チャネル２はスロット３７２で示すように空き
のままでめる。

時刻すにおいて、リンクスイッチ６６０は庚用首Ｂから
バーストの第１のバイトを受信する。第１のｌ用ａｒ化
な出力スロットはスロット３７４のカヤネル２でめシ、
バーストＢの第１のキャラクタはこのカヤネル２で送１
Ｎされる。

時刻Ｃにおいて、１史用者Ｃからのバーストの第１０バ
イトがリンクスイク：ｙ″３６０によって受信される。

両チャネルとも割当てられているから、バースＩ−０は
中央メモリのバグ７アに累積され（時間の長さはバース
トＣが音声バーストかデータバーストかに依存する）、
チャネルが吏用できるまで併ち行列に置かれる。スロッ
ト５７６甲のＡ１の上部のバーはバーストＡｌｏｄ丁キ
ャラクタを指示する。従って、カヤネル１は引続くフレ
ーム甲自出である。バーストＣの第１のキャラクタはス
ロット３７８で送信きれる。

時刻ｄにおいて、第２のバーストＡ、の第１のバイトが
リンクスイッチ３６０によって受信される。両チャネル
が占有されるので、Ａ、は累積され、ｆＦ′！ｌ）行列
に置かれる。バース）Ｅはスロット６８０でｅＴし、バ
ーストＡ！の第１のキャラクタがスロット３８２で送信
される。

スロソ？　３８４において、バースｈａはｎＴする。伝
送を守っている割当てられていないバーストは任任しな
いから、チャネル１はスロット３８６で空きとなる。＋
ｉ１様に、チャネル２はスロット３８８でのバーストＡ
、の終Ｔ＆スロット３９０で空きとなる。

このνりは出力カヤネルのコンテンション中ツバースト
の守ちｄゲ１１化を例示し、そのチャネルの割当てはバ
ーストのａ　ｖｃ４間だけである。このし１ｊはさらＶ
ＣＳ菱用番Ａの第１のバーストがチャネル１に参］当て
られ、Ａの第２のバーストがカヤネル２に割当てられた
ということをグｊ示している。

バーストが通過する各リンクスイッチはバーストのヘッ
ダに含まれたあて先ポートのｋＲアドレスに基づいてバ
ーストをそのあて先ポートへ進める。第１図全参魚して
、バーストがリンク詳ＡｃｔポートＸで発信し、そのあ
て先がリンク群Ｂのボー）Ｙであると仮定する。ポート
アドレスは３つの構成要素を有する。すなわち、リンク
群、リンク群内のリンクスイッチ、およびリンクスイッ
チ内のポート番号である。

各リンクスイッチは通信リンクのそれぞれと関連した、
各形式のバーストごとに１つの合計３つの役先肚の待ち
行列ヲ鳴する。制御（コントロール）、音声、およびデ
ータの３つの形式のバーストが存在する。制御バースト
は高い鏝先度を有する。ｖＪ−バーストはシステムの応
答性（故厩さ）を保持するためにシステム千を迅速に伝
搬することが望ましい。制御バーストは短かいから、長
時１］１のｊＨ１チャネルを占有しない。データバース
トは低い優先度を有する。データバーストは音声バース
トよシも良好に遅延に適応し得るから、この形式のバー
ストは有効にバック了することができる。

音声バーストは中間の優先度を有する。音声バーストは
、音声サンプルが実質的に遅延された場合には価値が減
少するので、データバーストニジも優先する。

第１３図はバーストの好ましい１つの７オーマントであ
るフォーマット４００を示す。バーストは一連の８ビツ
トバイトまたはキャラクタよりなシ、４バイトのヘッダ
が可変長の情報部分の崩にあシ、バーストの終シに終了
キャラクタが玩いている。第１のヘッダワードはＳつの
フィールドを含む。すなわち、バーストの形式、卵、お
よびあて先リンクスイッチでｓｂ、それぞれ図面にＢＴ
。

Ｇ１およびＤＬＳと指示されている。バーストの形式Ｂ
Ｔはバーストが制御、音声、またはデータバーストであ
ることをそれぞれ指示する０、１、または２であっても
よい。群ビットＧは０または１でよい。Ｇ＝１のときに
、バーストヘッダはあて先ポートのリンク群とは異なる
リンク群に現在存在する。従って、このバーストはハブ
スイッチを通るようにルート選定される。Ｏ＝ａのとき
には、バーストヘッダはあて先ポートのリンク非に現在
配置されている。バーストヘッダがハブスイッチを通っ
てあて先すンク詳に達したときにＧビットがリセットさ
れるということを注意すべきである。ＤＬＳは０から１
５までの範囲に及び、あて先リンク群内のあて先リンク
スイッチの番号を指示する。

第２の（２番目の）ヘッダバイトはＤＬＧ、すなわち０
から２５５１での範囲に及ぶあて先すンク詐番号を含む
。ヘッダの３番目のバイトはＤＰ。

すなわち、０かも３１までの範囲に及ぶあて先ポート番
号を含む。このあて先ポート番号はあて先すンクスイッ
チ円にロシ、あて先リンクスイッチはあて先リンク群内
にある。４ｆ目のへラダバイ）　ＨＣＳ　Ｉｔヘッダチ
ェック・シーケンスを含む。

ＨＣ８は０から２５５までの範囲に及び、バーストヘッ
ダの初めの３つのワードの誤シＯない受信を確証するた
めの手段ｔ−提供する。

バーストヘッダの後にバーストの情報部分が玩〈。この
情報部分は可変数のバイトラ有し、情報バイトの数が一
般に各バーストで相違するといりことを意味している。

制御およびデータバーストにおいて、ｆ＃報部分の最後
の２つのバイトは図面にｒ（ＢＯ２）Ｊと指示されたバ
ーストチェック・シーケンス全台んでいてもよい。この
バーストチェック・シーケンスはバーストの受信したｍ
報部分に存在する誤シが検出できる手段を提供する。

誤シが検出されると、受信者は誤シ補正技術によシ課シ
を補正しようとしても、あるいは受信者はバーストの再
伝送を要求してもよい。

終了キャラクタＴＣはバーストの終了全明示する。後述
するように、終了キャラクタと■合ぜてデータリンクエ
スケープ・キャラクタを使用することは終了キャラクタ
をバーストの中間で生じるデータキャラクタとしておよ
び終了キャラクタをバーストの終了時に生じるターミネ
ータとして誠別するための手段を備えたシステムを提供
する。

終了キャラクタは空きチャネルで伝送され、バーストに
割当てるだめのこれらチャネルの利用可能性を指示する
。

種々のシステムの形態に対して適当する多くの他のバー
ストフォーマットの定義が存在する。７オーマツト４０
０は一例として記載した。フォーマット４００がバース
トスイッチングシステムにおいて使用されると仮定する
と、リンクスイッチは以下の段階において特定のバース
トのルート全選定する。

ｔ　バーストの第１のヘッダバイトラ受信すると、リン
クスイッチはＧビットを検査する。Ｇビットがセットさ
れる場合には、このリンクスイッチはあて先のリンク詐
のメンバーではなく、バーストはハブスイッチに伝送さ
れるようにルート選定されねばならない。リンクスイッ
チはハブスイッチに達する通伽リンクの適当な優先度の
待ち行列にこのバースト装置く。Ｇビットがリセットさ
れる場合には、バーストはあて先のリンク詐にあシ、來
１のヘッダバイトのＤＬＳフィールドは、リンクスイッ
チそれ自身があて先のリンクスイッチであるか否かを決
定するために、検査されねばならない。このリンクスイ
ッチがあて先のリンクスイッチでない場合には、バース
トはあて先のリンクスイッチに達するリンクの適当な優
先度の待ち行列に置かれる。このリンクスイッチそれ自
身があて先のリンクスイッチである場合には、リンクス
イッチは第１のヘッダバイトを保持し、ヘッダの残シを
、特にあて先ポートが特定される３番目のヘッダバイト
、ヲ待つ。

２、　あて先すンク詳にない（Ｇビットセット）リンク
スイッチによってバーストの２＠目のヘッダバイトが受
信されると、リンクスイッチはハブスイッチに向う割当
てられた通信リンクで２番目のヘッダバイトを伝送する
。あて先すンク詐内の（Ｇビットリセット）リンクスイ
ッチによって２番目のヘッダバイトが受信されると、こ
のリンクスイッチは自分自身があて先のリンクスイッチ
であるか否かを決定する。このリンクスイッチがあて先
のリンクスイッチでない場合には、リンクスイッチはあ
て先のリンクスイッチに向う割当てられたリンクで２番
目のヘッダバイト全伝送する。

リンクスイッチそれ自身があて先のリンクスイッチであ
る場合には、２番目のヘッダバイトは保持され、３番目
および４番目のヘッダバイトを待つ。

２番目のヘッダバイトはリンク群間のバーストのルート
ラ選定するためにハブスイッチによって使用される。あ
て先リンク群へのバーストのルートを選定するプロセス
において、ハブスイッチは第１のヘッダバイトのＧビッ
トをリセットし、あて先すンク群内のリンクスイッチが
バーストの第１のヘッダワードからバーストの状態を決
定できるようにする。１つ以上のハブスイッチが存在す
る場合には、バーストラあて先リンク群へ伝送するハブ
スイッチ、すなわち、バーストが通過する最後のハブス
イッチがＧビットをリセットする。

五　バーストの３番目のヘッダバイトを受信すると、リ
ンクスイッチの作用は、再び、このリンクスイッチがあ
て先のリンクスイッチであるか否かに依存する。リンク
スイッチがあて先のリンクスイッチでない場合には、リ
ンクスイッチはあて先のリンクスイッチに向う割当てら
れたリンクで３番目のヘッダバイトを伝送する。リンク
スイッチそれ自身があて先のリンクスイッチである場合
には、このリンクスイッチは３を目のヘッダワードのＤ
Ｐフィールドからあて先ポートを決定する。

柔　バーストの４を目のヘッダバイトを受信すると、リ
ンクスイッチはＨＣＳフィールド中のヘッダチェック・
シーケンスをチェックする。ＨＣ８が不良であり、少な
くとも１つの誤シがバーストヘッダ中に存在するという
ことｔ示す場合には、リンクスイッチはバーストの伝送
を打ち切シ、バーストの残シの代シに終了シーケンスを
送出する。

ＨＣ８が良好である場合には、リンクスイッチの作用は
このリンクスイッチがあて先のリンクスイッチであるか
否かに依存する。このリンクスイッチがあて先のリンク
スイッチでない場合には、リンクスイッチはあて先のリ
ンクスイッチに達する割当てられたリンクで４査目のヘ
ッダバイト’を伝送する。リンクスイッチそれ自身があ
て先のリンクスイッチである場合には、このリンクスイ
ッチはバーストへツタ全体を放棄し、バーストにあて先
のポートへの待ち行列に置く。

バーストの＆後のキャラクタは常に終了キャラクタであ
る。出力チャネルが空きであるときにはいつでも、終了
キャラクタはそのチャネルで伝送される。バーストの伝
送後にチャネルが空きになると、１つ以上の終了キャラ
クタがチャネル中のバーストに続く。これは終了キャラ
クタがバーストの終了時に送出されたが、しかし終了キ
ャラクタが例えば誤シのために受信されなかった場合に
、安全反を高くする。

終了キャラクタは独自のキャラクタコードを有する。終
了キャラクタコードそれ自身が現われる席れ（ストリー
ム）を含む任意のキャラクタの流れをリンクまたはハブ
スイッチ−ｔａじて送出することかできなけれはならな
い。終了キャラクタがバーストの終了を示すものと意図
されているときにバーストの終了として＆ムできる、あ
るいは流れのデータキャラクタを示すものと意図されて
いるときに流れのデータキャラクタとして詔ムできる方
法が必要である。

終了キャラクタをデータキャラクタと区別するために使
用される方法は２巡回期通信のエスケープ技術から引き
出される。これはＨＤ　Ｌ　Ｃ（ハイ・レベル・データ
伝送制御）のビット・スタフイング技術に履似している
。ただし、この場合には、方法がバイト・スタフイング
技術である場合ヲ除く。スタフされる（詰め込まれる）
または挿入されるバイトはデータリンク・エスケープキ
ャラクタと呼ばれる第２の特殊キャラクタである。以下
において、終了キャラクタはＴ　ＲＭと指示され、デー
タリンク・エスケープキャラクタはＤＬＥと指示される
。

ソースにおいて、ＴＲＭまたはＤＬＥビット形態が送出
するべきデータ中に生じると、ＤＬＥは伝送のためにデ
ータキャラクタの前に挿入される。

かぐして、ソースの変換は次のｉ１シである。

Ｔ　ＲＭがＤＬＥ　　Ｔ１１Ｍと直換される。

ＤＬＲがＤＬＲＤＬＥと置換される。

ＸがＴ　ＲＭまたはＤＬＥに等しくない場合には、Ｘが
Ｘと置換される。

あて先においてＤＬＥが受信されると、それは放棄され
る。放棄したＤＬＥにすぐ続いて受信したキャラクタは
制御の有意性を検査することなしに受は入れられる。か
くして、あて先の変換はＤＬＥＹがＹと！換されること
であシ、Ｙは任意のキャラクタである。

ＴＲＭがその前に接頭のＤＬＥなしに受信された場合に
は、とのＴＲＭはバースト終了キャラクタと翻訳される
。第１４図はデータリンク・エスケープ手続きを要約す
る略図である。

各挿入されたＤＬＥはバーストの実際のキャラクタを遅
延させる。従って、ＴＲＭおよびＤＬＥに対するコード
はそれらが送出されるべきｆＦサンプルおよびデータ中
にめったに現われないように選択されねばならない。予
知することができる未来のうちに音声はデータよシも憧
が優勢になるということが予期されるから、これらキャ
ラクタの値に対する価値のある選択はアナログ背戸信号
の正の最大振幅および負の最大振幅を表わすコーデック
（音声Ａ　／　ＤおよびＤ／Ａ　）出力である。

前記したように、最小の像幅は適当な環境における別の
選択である。

既に述べたように、各バーストは１つ以上のＴＲＭキャ
ラクタで終了する。バーストが単一のＴＲＭキャラクタ
によって終了するものと仮定する。その際には、雑音に
よってＴＲＭに変更されたバースト中の任意のキャラク
タ、あるいはλ音によってＸ　ＴＲＭに変更された任意
のＤＬＥ　　ＴＲＭがスイッチにこのバーストを２つの
別個のバーストとして処理させることになろう。今、課
って第２のバーストとして処理されたオリジナルのバー
ストの後者の部分は恐らくヘンダチェック・シーケンス
のテストをすることがでさず、従ってこの第２のバース
トはその意囚するあて先へ送給されない。逆に、２つの
実際のバースト間の単一のＴＲＭが雑音によってＴＲＭ
でないキャラクタに変更されたと仮定する。今、課って
第１のバーストの一部分として処理された第２のバース
トは第１のバーストのあて先ポートに曲違って送給され
る。

これら誤シの可能性は、バーストが単一のＴＲＭによっ
てではなく冗長シーケンスのＴＲＭキャラクタによって
終了するということを必要とすることによって任意所望
の小さな値に減じることができる。例えば、終了キャラ
クタシーケンスが５つのＴＲＭキャラクタよシなシ、そ
してバーストの終了が任意の５キヤラクタのシーケンス
内に３つのＴＲＭキャラクタを受信したときに宣言され
るようにすることができる。この場合にバーストの終了
誤シが発生するためには、３つのＴ　ＲＭでないキャラ
クタがＴＲＭキャラクタに変更されねばならないか、あ
るいは３つのＴＲＭキャラクタがＴＲＭでないキャラク
タに変更されねはならない。

誤シの確率は車−ＴＲＭキャラクタの手睨きの場合よ）
も相当に小さくなる。

バーストスイッチングシステムにおいて使用できる任意
数のバースト終了計画（スキーム）が存在する。任意特
定のシステムに対する選択はシステムの特性および設計
目標に依存する。本明ｆｉＩＳで記載する例は利用可能
な広範囲のオプションを例示することを意図している。

本明ａｆＩｍで記載するリンクおよびへプスイツチはそ
れだけで現存する技術のものと区別できる自律インライ
ンスイッチング能力を有する。各スイッチはＴＩ（また
はもつと高い）の容量を有する通信リンク間にｍＨする
ことができる。各人チャネルについて各スイッチはその
チャネル内に含まれる情報に対する適当なルーティング
の決定を行ない、実現する能力ヲ鳴する。ルーティング
の決定は、例えば中央制卸スイッチのような外部のいか
なるソースにも頼ることなしに、スイッチによって自律
的に行なわれる。その上、ルーティング決定に関する処
理のすべてが入チャネルに割当てられた時間内に実行さ
れる。チャネル時間が経過すると、スイッチは引続くチ
ャネルに含まれる情報に対して手ｈａｔ繰返す用意がで
きており、以下同様である。かくして、スイッチの処理
は大部分は通信リンクのチャネルおよびフレームタイミ
ングと同期している。若干の実施例においては、笑チャ
ネルスロットタイミングがスイッチングアルゴリズムの
開始に対する再開始信号または割込みとして使用される
。既に説明したように、スイッチングアルゴリズムはス
イッチを通って走行中のバーストの伝送を開始し、継続
し、そして終了することができなければならない（他の
機能のうちで）。

バーストスイッチングは音声およびデータバーストラ完
全に統合する。一般的にいって、１キャラクタ分だけの
バッファリングがバーストスイッチングにおいて必要と
なる。何故ならば、音声伝送レートがＴ１レートと合致
しているからである。

バーストスイッチはダイナミックバッファを通じてすべ
てのバースト全移動させる。一時的なチャネルコンテン
ションの場合には、′ｔＷ報（特にｆ　−タ）は失なわ
れない。

バーストスイッチを通じての遅延は音声伝送の定めの重
要な性能パラメータである。遅延しすぎることはエコー
を許容できないものにする。バーストスイッチングにお
いて、バーストのキャラクタは一般に４チャネル時間よ
シ少ない遅延でスイッチ金通過する。速度のバッファリ
ングは必要でなく、従って、エコー抑圧装置もエコー取
消し装置も必要としない。

同じ呼の異なるバーストはスイッチング節点を通じて異
なるチャネル交換遅延を有する可能性がある。しかしな
がら、スピーチバースト内のすべてのキャラクタは同じ
遅勉ヲ受ける。トークスパート間の可変遅延成分の大き
さはトークスパートｎ＝１の平均沈黙期間より小さい。

それ故、トークスパート間の可夏遅延は事実上、認知し
得い程度である。

バーストは任意の長さのものでよく、単一のヘッダです
べてのバーストに対して十分である。代衷的なトークス
パートは平均ｆＪ２５０ミリ秒、または２０００　ハル
スコード変調キャラクタである。

バーストヘッダが４バイトで、かつターミネータが１バ
イトであると仮定すると、各バーストのオーバーヘッド
は５バイトである。割合で表わした平均トークスパート
に対するバーストヘッダ・オーバヘッドは５／２０００
または１％以下である。

１バイトのターミネータの代シに５ノくイトのターミネ
ータシーケンスが使用される場合には、Ｉ（−ストヘッ
ダ・オーバヘッドは依然として１％以下である。

バーストスイッチは６４にビット／秒（Ｋｂ／ｓ）以下
のレートでデータの伝送を簡単に処理する。

データが６４　Ｋｂ／ａ以下のレートで使用者から受信
されると、かかるデータの都合のよい大きさのブロック
がポートプロセッサに累積される。このブロックはその
後６４　Ｋｂ／ｓのレートでバーストとしてシステムを
介して伝送される。バーストスイッチングチャネルレー
トが６４　Ｋｂ／ａ以外の場合にも同じ方法が適用され
よう。

将来のスイッチングサービスは、側光は１２００ビット
／秒の低速度データ端末から１６乃至６４Ｋ　ｂ　／　
ｓのディジタルコード化音Ｐを経て高速度データ装置お
よびディジタルコード化ビデオに及ぶまでの広範囲のピ
ットレートを必要とするということが予期されている。

「帯域幅効率」という用ｌはしばしば、スイッチが棺々
の伝送レートを処理する容易さを表わすために使用され
ている。ノ（−ストはメツセージ構造およびチャネル化
動作を有するから、チャネルレートより高い伝送レート
は単一のバーストの伝送のために複数のチャネルレート
に使用することによって比較的容易に処理することがで
きる。６４　Ｋｂ／ｓのチャネルレートを有するバース
トスイッチングにおいては、Ｎ×６４Ｋｂ／ａのバース
トがそれぞれ６４　Ｋｂ／ｓのレートでＮの別個の（し
かし関連した）バーストとして処理される。ここで、Ｎ
は１よυ大きい整数である。Ｎの関連したバーストは別
個のチャネルでバーストのあて先に伝送され、そしてオ
リジナルのＮＸＡ４Ｋｂ／ｓのバーストに再びアセンブ
ルされる。バーストスイッチングのメツセージｆｌｉｔ
は、たとえＮの関連したバーストが位相同期状態であて
先に到着しなくても、適正な順序で関連したバーストの
再アセンブリを可ｎ目にする。

将来のスイッチングサービスはより大匙なディジタルデ
ータ処理能力を必要とすることが予期される。バースト
スイッチングシステムはテータバ−ストに対してリンク
スイッチレベル誤シチェックおよび再伝送モードで動作
し得る。各データ／（−ストは各スイッチにおいて完全
にバンファされる。バーストに対する誤シチェックテス
トは）く−ストがルートに沿って次のスイッチに再伝送
される前に通されなければならないＯ別の誤シチェック
モードはエンド・ツー・エンド誤シチェツクである。こ
のモードにおいて、データバーストの誤シチェックはあ
て先リンクスイッチによってのみ実行される。誤シチェ
ックが失敗した場合には、あて先リンクスイッチはオリ
ジンのリンクスイッチによるデータバーストの再伝送全
要求する。

エンド・ツー・エンド課シチェックの一般概念は、誤シ
チェックがポートプロセッサにおいて実行され、これら
ポートプロセッサが使用者の建物にあるいは末端使用者
の機器内に配置されているときに、終局点にまで拡張さ
れる。この構造により可能なエンド・ツー・エンドディ
ジタル伝送Ｎｔ力は、例えば診断能力の向上、ならびに
音声およびデータ通信の保安性およびプライバシーの向
上のような他の利点をもたらす。後者の場合には、ディ
ジタル通信の暗号化および暗号解読がまた、ポートプロ
セッサにおいて実行できることになる。

ハブスイッチ 第１５図に例示されたハブスイッチ５００は、任意のリ
ンク群から任意の肉量きリンクチャネルで受信したメツ
セージバーストのバイトをこのメツセージバーストのア
ドレス情報によって決定される適当なリンク群の外回き
リンクチャネルに転送するための高速度高ｇｆｆｉＴＤ
Ｍスイッチである。

ハブスイッチ５００はリングに接説されたＮのスイッチ
ングユニット５０１に含む。冗長性の利点全提供するだ
めに、２つのハブバス５０２および５０５が設けられ、
リングのまわ夛にいずれの方向にも信号を伝搬すること
ができる。各スイッチングユニットは１つ以上のＴＤＭ
リンク通信リンク５０４によってリンク群にｋｍされて
いる０人り゛ンクチャネルのテイジタルコード化情報の
バイトを受信するオリジンのスイッチングユニットはリ
ングにそのバイト装置く。このバイトはメツセージバー
ストに含まれるアドレス情報によって指定されたそのあ
て先のスイッチングユニットに達するまで、リングのま
わりをスイッチングユニットからスイッチングユニット
へと送られる。

第１９図に例示するように、バーストはヘッダ（ＨＤＲ
）、転送される情報またはデータ（ＩＮＦＯ）、および
終了キャラクタシーケンスの終了キャラクタ（Ｔｅ３）
よシなる。ヘッダはバーストがこのバーストの池の試別
情報とともに送出されるアドレスを含む。バーストの端
層部分は連続するバイトの流れである。バーストの長さ
は変化する。通常、スピーチ情報ではバーストは１００
ミリ秒から３００ミリ秒までの長さでるる。終了キャラ
クタシーケンスの終了キャラクタ（バイト）はバースト
の終了を指示する。終了キャラクタのシーケンスはチャ
ネルが臣きのま−である間はそのチャネル内に連続する
。

バブリングのまわシのディジタルコード化ｉ″Ｉ？報の
バイトの転送は肉量きおよび外回きＴ　Ｄ　Ｍ　Ｕンク
チャネルと同じフレーム周期ケ有するＣハブチャネルで
生じる。ハブチャネル時間スロット中、オリジンのスイ
ッチングユニットからあて先のスイッチングユニットへ
バブリングのまわりｋｕｆｄｒする各バイトはハブチャ
ネル時間スロットに等しいリング＠瑣周期においてへプ
リングのまわ９　ｒ。

完全に伝搬するようなレートでスイッチングユニットか
らスイッチングユニットへ転送されね汀ならない。１つ
のスイッチングユニットから次のスイッチングユニット
へのバイトの移動は中央クロック５０５の各チック中に
生じる。

＄１８図に例示されるように、各フレーム甲、Ｃチャネ
ルの時間スロットが存在し、各ハブチャネル時間スロッ
ト中、Ｎのクロツクゼ　りが存在する。例示の実施例に
おいては、フレーム時１１１は１２５マイクロ秒であ）
、リンク通信リンク５０４のリンクチャネルのＴ１フレ
ーム時間と同じである。フレーム当シのハブチャネルの
致Ｃは３２である。Ｃはリンクチャネルの故（Ｔ１シス
テムにおいては２４）よシ少なくてはいけない。フレー
ムのクロックチックの数はＣＸＮである。例示の実施例
では、スイッチングユニットの数Ｎは２５６である。

ハブスイッチの種々のスイッチングユニットに接続され
た異なるリンク群間に通信が生じるためには、オリジン
のリンク群のリンクスイッチはハブスイッチの関連する
スイッチングユニットに対する空きチャネルを見つけな
ければならない。ハブスイッチのこのオリジンのスイッ
チングユニットはそれ自身とハブスイッチのあて先スイ
ッチングユニット間の空きハブチャネル金見つけなけれ
はならない。終シに、あて先のスイッチングユニットは
関連するリンク群のあて先リンクスイッチと通信するた
めに空きリンクチャネルを見つけなけれはならない。

ハブスイッチのスイッチングユニットにおいてふくそう
があ夛、従って必要なときに空きハブチャネルまたは外
向きリンクチャネルがすぐに利用できないから、かつチ
ャネル間の若干のチャネルスリップはさけられないから
、各スイッチングユニットはバクファメモリおよびプロ
七ツサ金含み、メモリを管理しなければならない。第１
６囚はスイッチングユニットを例示する。このスイッチ
ングユニットはハブスイッチリングのまわシに一方向に
バイト全転送するためにハブバス５（１２に接続された
第１のハブスイッチ素子５１５を含む。

第２のハブスイッチ素子５１７はハブバス５０５に接続
され、ハブスイッチリングのまわシに反対方向にバイト
を転送する。スイッチングユニットはまた、メモリへの
、メモリからの、およびメモリ内の情報を管理するため
にメモリ５１６およびプロセッサを含む。メモリ５１６
に関して指定されているこれらプロセッサは入リンクチ
ャネルとメモリ間に２つのリンク入力プロセッサ（ＬＩ
Ｐ）５２１および５２６と、メモリと出リンクチャネル
間に２つのリンク出力プロセッサ（ＬＯＰ）５２２およ
び５２７を含む。ハブ入力プロセッサ（ＨＩＰ）５２３
とハブ出力プロセッサ（ＨＯＰ）５２４はハブスイッチ
素子５１５とメモリ５１６との間にある。第２のハブス
イッチ素子５１７と関連するプロセッサはＨＩＰ５１８
とＨＯＰ５１９である。

これらプロセッサの主な機能はメモリ５１６とハブチャ
ネル間のバイトのルーティングおよびメモリ５１６とリ
ンクチャネル間のバイトのルーティング全制御すること
である。また、これらプロセッサはチャネルの捕そくな
らびにメモリ５１６内のダイナミックメモリバッファの
ハブおよびリンクチャネルへの割当ておよび割当て解除
を含む他の機能も巾する。これらおよびシーケンヌ化お
よび待ち行列化のような他の機能は、前に詳細に記載し
たリンクスイッチによって同様の機能が遂行されたのと
本質的に同じＪ甜様で、管理される。

ハブスイッチ素子５１５を通じてメモリ５１６からバブ
リング５０２ヘパイト全転送するｈ　ＵＱおよびハブス
イッチ素子５１５を通じてバブリング５０２からバイト
全転送する機能はＨＯＰ　５２４およびＨＩＰ５２３に
よって制御される。メモリ５１６、ＨＩＰ５２３および
ＨＯＰ５２４はＬＩＰおよびＬＯＰとともに、リンク群
とハブスイッチ素子５１５間のインターフェースとして
動く一種のリンクスイッチヲ事実上形成する。第２のハ
ブスイッチ素子５１７と関連したプロセッサはメモリ５
１６とバブリング５（１３間にバイト全転送する際に対
応する態様で機能する。

要約すると、メツセージバーストは１つのリンク群の入
チャネルからハブスイッチ１ｍって他のリンク群の出チ
ャネルへ以下の態様で進行する。

入リンクチャネルでオリジンのハブスイッチングユニッ
ト５０１に到来したバーストのバイトはスイッチングユ
ニットメモリ５１６においてバッファされる。バースト
の初めのバイト、すなわち、ヘッダはアドレスｆ＃報を
含み、１つのバイト、特定すると２番目のバイト、はあ
て先すンク群全指定し、従ってあて先スイッチングユニ
ットを指定する０受１ｇされたバイトはハブバスで伝送
のために待ち行列化される。オリジンのスイッチングユ
ニットが送信空きでかつあて先スイッチング二二ットが
受信空きであるハブチャネルが選択される。

バーストのバイトは各八ツチャネルフレーム中１バイト
づつ、選択されたハブチャネルにロードされる。バイト
はメモリ５１６を通ることなしに各クロックチックで隣
接する中間に介在するスイッチングユニットのハブスイ
ツチ素子間に直妥転送される。あて先スイッチングユニ
ットに到来すると、各バイトはメモリに記憶される。ヘ
ッダバイトは、１つ以上のリンク群があて先スイッチン
グユニットと関連している場合に、過当な出力リンクｈ
’を決定するために９訳される。これらバーイトは適当
な外向きリンクに待ち行列化され、／１２初の空き外向
きりンクチャネルに出力が始まる。

ハブチャネル転送の概要 第１７図はスイッチングユニット５０１の第１のハブス
イッチ素子５１５を例示するブロック図である。このハ
ブスイッチ素子５１５はバブリングバス５０２に沿って
前位ハブスイッチ素子から後位ハブスイッチ素子へバイ
トを転送することを処理する。また、ＨＯＰお上びＦｉ
ＩＰの制御のもとで、ハブスイッチ素子５１５は、スイ
ッチングユニットがオリジンであるときにメモリ５１６
からリングにバイトを四−ドし、またスイッチングユニ
ットがあて先であるときに外向きリンクチャネルで伝送
するためにリングからメモリ５１６ヘアンロード（ダン
プ）する。

各ハブスイッチ素子はあて先メモリ５４０を含み、この
あて先メモリ５４０はハブスイッチ素子５１５が送信動
作である各ハブチャネルに対するスイッチングユニット
あて先アドレスを含む。その上、送信動作メモリ５５９
はハブスイッチ素子に対する各ハブチャネルの送信ビジ
ィまたは空き状態を指示する各ハブチャネルに対するビ
ットを含む。また、各ハブスイッチ素子はあて先カウン
タ５３１を含み、このあて先方ウンタ５３１は各ハブチ
ャネルまたはリング循環周期の開始時にハブスイッチ素
子のアドレスにセットされる。各り四ツクチツク（ＴＣ
ＬＫ）であて先カウンタ５３１はデクリメントされる。

また、各チックで、リングを循環するかつハブスイッチ
素子のＴＲＩ　Ｓ　−８Ｕ記憶レジスタ５３２に存在す
るバイトはハブバス５０２で！ルナプレクサ５３３によ
って次の後位のスイッチングユニットの記憶レジスタに
転送される。同時に、前位のスイッチングユニットのレ
ジスタ内のバイトはスイッチングユニットのＴＨＩＳ−
ＳＵレジス（５３２に移動する。

スイッチングユニット５０１のハブスイッチ素子５１５
がメツセージバーストに対するオリジンとしてサービス
しているときに、ハブチャネルタイムスロット中に転送
されるべきバイトはハブチャネルタイムスロットの開始
時にハブ入力（ＨＵＢ−ＩＮ）データ直列レジスタ５３
９を通ってＨＯＰによってハブ入力（ＨＵＢ−４Ｎ）デ
ータレジスタ５３５に置かれ、リングへの転送を待つ。

同時に、ハブスイッチ素子がハブチャネルを必要とする
ということを指示する活動（アクティビティ）ビットが
チャネル要求（ＮＥＥＤ　　ＣＨＡＮＮＥＬ）レジスタ
５４５に置かれる。また、あて先スイッチングユニット
アドレスがハブチャネルタイムスロットの開始時にまた
はリング循環周期の開始時に、あて先メモリ５４０から
あて先レジスタ５３６に置かれる。あて先カウンタ５３
１の内容をあて先レジスタ５３６中のアドレスと同じに
させるクロックチックで、フンパレータ５３７は出力を
発生する。この合致の指示は、Ｙルナプレクサ５３３に
ＴＨＩＳ−８Ｕ　　レジスタ５３２の内容ではなくてハ
ブ入力データレジスタ５３５の内容を後位のスイッチン
グユニットに対するハブバスに転送させるチャネル捕そ
くおよびデータ転送セクションに供給される。

上述のように、リングの各バイトはハブチャネルタイム
スロット中、各チックで１つのスイッチングユニットか
ら次の後位のスイッチングユニツトヘ転送される。ハブ
チャネルタイムスロットの終了時にリング循環周期の最
後のチックでリングの各バイトはそのあて先スイッチン
グユニットのＴＲｌ５−８Ｕレジスタ５３２に転送され
る。リング循環周期およびハブチャネルを開始させる次
のチックで、ＴＥＩＩＳ−８Ｕレジスタ５３２に記憶さ
れたバイトはハブ出力（Ｅ［ＵＢ−ＯＵＴ）データレジ
スタ５４８に転送され、その後ＨＩＰによってメモリ５
１６に置かれ、そしてＬＯＰによって外向きリンクチャ
ネルで伝送される。

ハブチャネル捕そくの概要 ハブチャネルの後絞のフレーム中メツセージバーストの
バイトの移動はオリジンのスイッチングユニットのＨＯ
Ｐ　　とあて先スイッチングユニットのＨＩＰとの′Ｉ
！４整を意味する。ＨＯＰはオリジンのスイッチングユ
ニットのメモリからバイトを取り出してそれをバブリン
グバスに置くことを制御し、あて先スイッチングユニッ
トのＦＩＩＰはハフ゛リングバスからバイトを取り出し
てそれ企メモリに置く。

ＦＩＯＰ　　は各ハブチャネルまたはリング循環周期中
、１バイトだけの移動および関連する碕能を処理するこ
とができ、ＨＩＰは各ハブチャネルまたはリング循環周
期中、１バイトだけのｓｇｒｊＪおよび関連する機能を
処理することができる。かくして、各バーストごとに、
オリジンのスイッチングユニットが送信空きでかつあて
先のスイッチングユニットが受信空きである自由ハブチ
ャネルが見つけ出されなければならない。

ハブチャネルを捕そくする要求は人リンクチャネルがビ
ジィとなったときにオリジンのスイッチングユニットに
よって認知される。従って、自由ハブチャネルを見つけ
出すことはオリジンのスイッチングユニットにおいて達
成されなければならない。オリジンのスイッチングユニ
ットはハブチャネルのそれぞれごとに送信ビジィ／空き
状態を知る。自由チャネル？選択するために、オリジン
のスイッチングユニットはあて先スイッチングユニット
に対するハブチャネルのそれぞれごとに受信ビジィ／空
き状態に関するｆｆ＃報を宥さねばならない。

ハブチャネルのリング循環周期中、各スイッチングユニ
ットの受信ビジィ／空き状態に関する情報をバブリング
バス５０２に提供するために、活動ライン５４１がバブ
リングバス５０２と並列にバブリングに設けられる。受
信活動（ＲＣＶＡＣＴ）メモリ５４３はハブスイッチ素
子５１５が各ハブチャネルに対して受信ビジィであるか
あるいは受信空きであるか３指示する各ハブチャネルに
対するビット分記憶する。各ハブチャネル周期の始めに
、そのハブチャネルに対するハブスイッチ素子の受信ビ
ジィ／空き状態を指示するビットが後位のスイッチング
ユニットのＴＨＩＳ−８Ｕレジスタ５３２に転送される
。この活動ビットはリングのまわりに引続くチック中、
スイッチングユニ７）からスイッチングユニットへと伝
搬される。かくして、任意のスイッチングユニットは、
リング循環周期中、適当なチックでＴＨＩＳ−３Ｕレジ
スタ５３２に置かれた活動ビットを検査することによっ
て、任意の他のスイッチングユニットに対するハブチャ
ネルの受信ビジィ／空き状態を決定することができる。

オリジンのスイッチングユニットがあて先のスイッチン
グユニットに対する自由ハブチャネルを見つけなければ
ならないときには、あて先スイッチングユニットのアド
レスがハブスイッチ素子のあて先レジスタ５３６に置か
れ、伝送されるべきであるバーストの第１のバイトが第
１のハブチャネルの開始時にハブ入力データレジスタ５
３５中に転送される。この第１のハブチャネルはオリジ
ンのスイッチングユニットのハブスイッチ素子が送信空
きであるハブチャネルである。その上、ＨＯＰ　はチャ
ネル要求レジスタ５４５をセットし、ハブ入力データレ
ジスタ５３５にバイトを伝送するためのハブチャネルの
要求を指示する。

あて先方ウンタ５３１の内容があて先レジスタ５３６の
内容と同じであるときのクロックチックで、フンパレー
タ５３７は、ハブ入力データレジスタ５３５のバイトを
バブリングバス５０２にロードするためのリング循環周
期中の適当な時点であるということを指示する出力を発
生する。ＴＨＩ　Ｓ−８Ｕレジスタ５３２の活動ビット
はあて先スイッチングユニットの受信ビジィ／空き状態
を指示し、古だ送信活動メモリ５５９のビットはオリジ
ンのスイッチングユニットのハブスイッチ素子の送信ビ
ジィ／空き状態を指示する。このハブチャネルに対して
あて先スイッチングユニットが受信空きでかつオリジン
のスイッチングユニットが送信空きであることをこれら
ビットが指示する場合には、オリジンのスイッチングユ
ニットからあて先のスイッチングユニットへバーストを
送出するためのハブチャネルが見つけられたことになる
。

オリジンのスイッチングユニットはこのハブチャネルを
、活動ビットがライン５４１を通じてマルチプレクサ５
３３により後位のスイッチングユニットへ伝送されると
きにこの活動ビットをビジィにセットすることによって
このハブチャネルを捕そくする。同時に、バーストの第
１のバイトはマルチプレクサ５３３によりハブ入力デー
タレジスタ５３５から後位のスイッチングユニットヘラ
・イン５０２で転送ぎれる。その上、チャネル匍そくお
よびデータ転送セクション５３８はチャネル捕そ＜　（
Ｃ１’ＩＡＮＮＥＬ　５ＥＩＺＥＤ）レジスタ５４６を
セットし、バブリングバスに関して上首尾のりプチャネ
ル捕そくおよびデータ挿入がなされたということをＨＯ
Ｐに指示する。ｌｌ０Ｐはメモリ５１６にＷ肖な情報を
記憶し、その結果バーストのσ１読くバイトは引続くフ
レーム生捕そくしたハブチャネルであて先のスイッチン
グユニットへ伝送するために適当な時間にハブ入力デー
タレジスタ５３９および５３５に転送される。捕そくし
たハブチャネルは今、送信ビジィであるということの指
示は送信活動（ＴＲＮ　ＡＣＴ）メモリ５５９に置かれ
、そしてたブチャネルに対するあて先スイッチングユニ
フトのアドレスはあて先メモリ５４０に置かれ、ハブチ
ャネル捕そく手緯きを完了する。

活動ライン５４１で伝搬されている活動ビットはハブチ
ャネル分宿そくしたときにオリジンのスイッチングユニ
ットによりビジィにセットざわ、るから、同じあて先の
スイッチングユニットに対する空きチャネルを探してい
るかも知れない伝習、の下流のスイッチングユニットは
あて先のスイッチングユニットが現狂のハブチャネルに
対して受信とシイであるということに気がつく。かくし
て、異なるスイッチングユニットによる同じあて先に対
するりブチャネルの実質的に同時の要求からいかなる混
乱も生じない。

１つのハブチャネルを終了して次のハブチャネルを開始
するチックにおいて、ＴＨＩＳ−８Ｕレジスタ５５２内
のバイトはハブ出力データレジスタ５４８に転送され、
活動ビットは受信活動メモリ５４３へ転送される。受信
活動メモリ５４３内に誼かれた受信活動ビットは同じハ
ブチャネルの次リフレーム中に活動ライン５４１で伝搬
される。

ハブ出力データレジスタ５４８内のバイトはハブ出力デ
ータ直列レジスタ５４９に転送され、モしてＨＩＰによ
ってメモリ５１６に直列に転送される。

ハブチャネルに対してオリジンのスイッチングユニット
が送信ビジィである場合、あるいはＴＩ（ＩＳ−８Ｕレ
ジスタ５３２内の活動ビットから意図するあて先が受信
とシイであることを見出した場合には、オリジンのスイ
ッチングユニットは次のハブチャネルを可能性とし、て
ためしてみなけれ）′ｉ′ならない。オリジンのスイッ
チ′、・グユニットが丁べてのハブ”チャネルを検量し
、かつ送信空きであるチャネルを見つけることができず
、意図したあて先スイッチングユニットが受信空きであ
る場合には、適当な自白ハブチャネルはそのときにその
乃プに存在ｔ、、、　ｆｘい。第１５図および第１６図
に示すハブスイッチの形態によれば、オリジンのス・イ
ツチンダユニットは他のハブスイッチ素子５１７および
バブリングバス５０５をためすことができる。また、オ
リジンのスイッチングユニットは適正なリンク群と相互
接続可能な他のあて先スイッチングユニットをためすこ
とができる、あるいはチャネルサーチ手続き力１自由ハ
フチャネルを見つける丁で顧返される。自由ハブチャネ
ルを繰返しサーチする手間きは僅かに遅延しただけのチ
ャネルを提供できる。何故ならば、代表的には僅か数百
ミリ秒の時間で、すなわち、単一のバーストの長さで、
ハブチャネルが＞ｇてられかつ保持されるからである。

オリジンのスイッチングユニットがハブチャネルにおけ
る送信空きになったときに、あるいはあて先のスイッチ
ングユニットがハブチャネルにおける受信空きになった
ときに、自由ハブチャネルは利用できるようになる。

ハブスイッチの詳細な動作 関連するＨＩＰ！５よびＨＯＰの制御のもとての、戸プ
リングバス５０２のハブチャネルのリング循環周期中の
スイッチングユニット５０１、特にハブスイッチ素子５
１５の動作について詳細に説明する。第２０図の説明図
は種々の組の状態のもとてのハブチャネル中のハブスイ
ッチ素子内の動作の概要を示す。

１つのハブチャネルのリング循環周期が終了し、次のハ
ブチャネルのリング循環周期が第１８図に例示したハブ
スイッチの中央クロック５０５のチック０（またはチッ
クＮ）で始まる。このチックで各バイトは前位のスイッ
チングユニット力１らそのあて先のスイッチングユニッ
トのＴＨＩＳ−３Ｕレジスタ５３２へ転送される。第２
０図の説明図の第１＠（最も左側の關）に示すように、
バイトＣまハブ出力データレジスタ５４８内に置かれ、
また活動ビット（ビジィ）は受信活動メモリ５４３内に
置かれる。ＨＩＰは乃プ出力データ直列レジスタ５４９
を介してメモリ５１６にバイトを転送し１外向きリンク
チャネルで伝送するためにＬＯＰによって処理される。

ハブ出力データレジスタ５４８内に置かれたバイトが、
バーストが終了したか否かを決定するためにあて先によ
って使用されるべきである終了キャラクタである場合に
は、ハブ出力活動レジスタ５４８内の活動ビットはビジ
ィ状態を示す。この情報はＨＩＰによって処理され、バ
ーストの終了を認識する。ハブチャネル状態はハブチャ
ネルの引だくフレーム中オリジンのスイッチングユニッ
トによって空きに及更される。

また、始動クロックチックで、スイッチングユニットが
丁度始動したバブリングバス５０２の次のハブチャネル
における受信ビジィであるか受信空きであるかを指示す
る受信活動メモリ５４３内のビットがマルチプレクサ５
３３を通って後位のスイッチングユニットに対する活動
ライン５４１に送られる。これら動作は第２０図の第１
藷に示されている。

ハブチャネルの第１のチック（ＯまたはＮ）であて先カ
ウンタ５５１はスイッチングユニットソれ自身のアドレ
スにセットされる。スイッチングユニットが前に丁度ス
タートしたＣ前のフレーム中に）ハブチャネルを捕そく
したｊ合には、送信活動メモリ５５９はそのハブチャネ
ルに対スる送信ビジィビットを含め、あて先メモリ５４
０はそのハブチャネルに対するあて先スイッチングユニ
ットのアドレスを含む。Ｃハブチャネルの現在のハプチ
ャネＪｖはチック０ごとに進められるハブチャネルカウ
ンタ５５０によって指定される。ＨＯＰニヨってハブ入
力データ直列レジスタ５５９を通じて乃ブ入カデータレ
ジスタ５３５ヘパイトがメモリ５１６からロードされる
。チャネルを必要とするということを指示するビットｆ
ｉＨＯＰによってチャネル要求レジスタ５４５内に置か
れる。あて先スイッチングユニットのアドレスはあて先
メモリ５４０からあて先レジスタ５３６ヘロードされる
。

各引続くチックであて先カウンタ５３１はカウントづつ
カウントダウンされ、バイトおよび活動ビットはＴＩ（
ＩＳ−８Ｕレジスタ５３２ヘロードされる。コンパレー
タ５３７の出力によって指示されるようにあて先カウン
タ５３１とあて先レジスタ５３６の内容が合致しない場
合には、ハブ入力データレジスタ５３５内のバイト（も
しあるならば）に関してスイッチングユニットは何等の
アクションも取らない。クロックの次のチックでＴＨＩ
Ｓ−３Ｕレジスタ５３２の内容は変更なしにマルチプレ
クサ５３３によって後位のスイッチングユニットへ送ら
れる。この状態は第２０図の第２欄に示されている。

あるチックであて先カウンタ５５１がデクリメントされ
てあて先レジスタ５３６の内容に等しくなると、コンパ
レータ５３７の出力は合致を指示する。スイッチングユ
ニットはバーストのバイトをあて先レジスタ５３６内の
あて先アドレスに伝送するために前のフレーム中ハブチ
ャネルを冊そくしたと仮定される。コンパレータ５３７
からの合致の指示ならびにチャネル要求レジスタ５４５
からのチャネル要求指示、ＴＥｆＩ＆−８Ｕレジスタ５
５２からのチャネル受信ビジィビット、および送信活動
メモリ５５９からの送信ビジィビットに応答して、チャ
ネル捕そくおよびデータ転送セクションはマルチプレク
サ５３３に、ハブ入力データレジスタ５３５の内容およ
びビジィ活動ビットを後位のスイッチングユニットへ転
送させる。この状態は第２０図の説明図の第３欄に示さ
れている。

バーストの第１のバイトがメモリ５１６からバブリング
へ転送されるべきである場合には、スイッチングユニッ
トは、送信空きでありかつバーストのヘッダのアドレス
ｉ報によって指定されたあて先スイッチングユニットが
受信空きであるハブチャネルを捕そくしなければならな
い。前に説明したように、ハブチャネルの第１のチック
であて先カウンタ５５１はオリジンのスイッチングユニ
ットのアドレスにセットされる。ＨＯＰは意図されたあ
て先スイフチングユニットのアドレス渭抛をハブ入力デ
ータ直列レジスタ５３９へ転送する。

ＨＯＰ　　はまた、チャネル要求レジスタ５４５をセッ
トしてチャネルが要求されていることを指示する。チャ
ネル要求レジスタ５４５からのチャネル要求指示、送信
活動メモリ５５９からのチャネル送信空き指示、および
乃プチャネルサーチが始まっていないということを指示
する捕そく状態レジスタからの空きまたは不活動状態指
示の組合せに応答して、ハブ入力データ直列レジスタ５
５９内のアドレス情報は新しいあて先レジスタ５５２に
転送され、捕そく状態レジスタ５５１は新しいあて先？
′＃報が受信されたということを指示するように変更さ
れる。次に、伝送されるべきであるバーストの第１のバ
イトが前記バイトレジスタ５５５にロードされる。この
バーストの第１バイトはアドレス情報が転送されたとき
にハブ入力データ直列レジスタ５３９に既に転送された
バイトである。

捕そく状態レジスタ５５１はチャネルのサーチがこのハ
ブチャネルに対して始まっているということの指示を提
供するように変更される。同時に、試行（トライ）カウ
ンタ５５６にフレーム中のハブチャネルの合計数である
値Ｃ１特定すると３２、をロードする。その後新しいあ
て先レジスタ５５２内のアドレス情報があて先レジスタ
５３６に０−ドされ、第１バイトレジスタ５５５内のバ
イトがハブ入力データレジスタ５３５に四−ドされる。

あて先カウンタ５３１がデクリメントされてあて先レジ
スタ５３６の内容に等しくなったときのクロックのチッ
クで、フンパレータ５３７はチャネル捕そくおよびデー
タ転送セクション５３８に対して合致の指示を発生する
。丁ＨＩＳ−８Ｕレジスタ５３２内の活動ビットはあて
先スイッチングユニットがこのハブチャネルに対して受
信空きであるかまたはビジィであるかをチャネル捕そく
およびデータ転送セクション５５８に指示する。ＴＨＩ
Ｓ−３Ｕ　　レジスタ５３２内の活動ビットが空き状態
を指示する場合には、チャネル捕そくおよびデータ転送
セクション５５８はマルチプレクサ５３３に、バス入力
データレジスタ５３５内のバーストの第１バイＦおよび
ビジィ活動状態ビットを後位のスイッチングユニットに
転送させる。チャネル捕そくレジスタ５４６はセットさ
れ、データが乃プリングに挿入されたということを指示
し、かつハブチャネルが捕そくされたということおよび
バースＦの引続くバイトがそのハブチャネルの引続くフ
レームに送出されるべきであるということを′ｆｉＯＰ
　　に報知する。その上、このハブチャネルに対する送
信ビジィビットは送信活動メモリ５５９内に記ｆｆｉさ
れ、あて先のスイッチングユニットのアドレスは引続く
フレームで使用するためにあて先レジスタ５３６からあ
て先メモリ５４０に転送される。捕そく状態レジスタ５
５１は不活動状態に戻される。この状態は第２０図の説
明図の第４藷に示されている。

コンパレータが金欠を指示したときのリング循環周期の
チックでＴＨＩＳ−３［Ｊレジスタ５３２内の活動ビッ
トがビジィを指示する場合には、あて先スイッチングユ
ニットに対するこのハブチャネルは他のスイッチングユ
ニットによって氏に捕そくされている。第２０図の説明
図の第５Ｓに示されているこれら勾状態のもとでは〜ハ
ブ入力データレジスタ５３５円のバイトはバブリングに
転送されない。代りに、ＴＨＩＳ−８Ｕレジスタ５５２
の内容が後位のスイッチングユニットに送られる。チャ
ネル捕そくレジスタ５４６は変更されず、チャネルが捕
そくされていないということをＨＯＰに指示する。送信
活動メモリ５５９のあるいは禰そく状態レジスタ５５１
の変更はなく、サーチが始まっているということを依然
として指示する。

各引続＜ハブチャネルの開始時にチック０（またはチッ
クＮ）で、捕そく状態レジスタ５５１からのサーチ進行
中の指示が存在すると、試行カウンタ５５６は１カウン
トだけデクリメントされる。

送信動作ではない次の乃ブチャ不ルで（送信活動メモリ
５５９内の送信活動ビットが空きである）、Ｍ１パイＦ
レジスタ５５５および新しいあて先レジスタ５１２の内
容（取り換えられるまで残存する）はハブ入力データレ
ジスタ５３５およびあて先レジスタ５３６内にそれぞれ
置かれる。かくして、ハブスイッチング素子はあて先カ
ウンタ５３１のカウントがあて先レジスタ５３６の内容
に等しいときに、ハブチャネルを捕そくする別の試みを
行なうように下＄備されている。試行カウンタ５５６の
内容がＯの値に達する場合には、バブリングバス５０２
のすべてのＣハブチャネルがチェックされ、現在利用で
きるものがないということを指示する。試行カウンタ５
５６がＯに達したときに、捕そく状部レジスタ５５１は
不活動状態にリセットされる。ＨＯＰはまた、第１のバ
イトをハブスイッチング素子に送出した後で現われたチ
ャネルの数を計数する。かくして、ＨＯＰはまた、Ｃハ
ブチャネル周期の間チャネル捕そくレジスタ５４６から
ハブチャネル捕そく指示を受信しなかったので、サーチ
が中断された時点を知る＾バーストのすべてのバイトが
送出されると、オリジンのスイッチングユニットは終了
キャラクタのシーケンスをハブチャネルであて先スイッ
チングユニットに送信し、バーストの終了を指示する。

バーストが完了したというこのａ報を受８すると、あて
先のスイッチングユニットのＨＩＰＧＩこの状態を反訣
する（表わす）ためにそのメモリ５１６の内容を管理す
る。次のフレーム中、）プチャネルの開始で受信活動メ
モリ５４３内の受信空き活動ビットは活動ライン５４１
に清って伝送され、スイッチングユニットが今やそのハ
ブチャネルにおける受信空きであることを指示する。

スイッチングプロセッサ バーストスイッチはインテリジェントスイッチング屑で
ある。バーストがポートを介してこの屑に導入されると
、このバーストはこの網の箇点によりヘッダにおいて指
定されたバーストのあて先ボーＦにルート選定される。

スイッチング、網は外部制御の介在なしにバーストをそ
のあて先のポートへ送るｎこの分散された網スイッチン
グインテリジェンスは本質的には２つの特殊設計の高速
ブ田セッサ、すなわち、スイッチングプロセッサと待ち
行列シーケンサ、によって提供される。ファームウェア
においてのみ相違するいくつかの一項のスイッチングプ
ロセッサがある。バーストスイッチは一般に、例えばバ
ーストヘッダの内容がいかにあるべきかを決定する他の
高レベル制御プロセッサを有する。ここで、インライン
スイツチング＠能と関連したインテリジェンスに対して
のみ焦点を同けることにする。これら機能を遂行するプ
ロセッサは名前で呼ばれる待ち行列シーケンサを除き、
スイッチングプロセッサと呼ばれる。各スイッチングプ
ロセッサは待ち行列シーケンサと届書して動作する。

リンクスイッチおよびハブスイッチにおける種々のスイ
ッチングプロセッサの動作は既に記載した。リンクスイ
ッチにおいては、スイッチングプロセッサは通信リンク
と中央メモリ間のおよびポートと中央メモリ間のバース
トのバイトの流れを調停する。ハブスイッチにおいては
、スイッチングプロセッサは通信リンクと中央メモリ間
のおよび通信ハブと中央メモリ間のバイトの移動を調停
する。

汎用プロセッサはスイッチングプロセッサの機能な遂行
するようにプログラムすることができる。

英曖用のバーストスイッチがジー・ティー・イー・ラボ
ラトリーズにおいて構成された。このバーストスイッチ
はそのスイッチングプロセッサとじてワフクウエル６５
０２マイク０７’ロセッサを有シている。しかしながら
、この実験用のモデルはその通信リンクに４チヤネルの
みを維持した。バーストスイッチはその通信リンクに２
４．３２、あるいはそれ以上のチャネルを維持すること
が大いに望ましい。

スイッチングプロセッサに課された速度の要件は全く厳
しい。前に説明したように、バーストスイッチは大また
は出バイトに対して必要な処理の実質的に全部が単一の
チャネル時間内に完了しなければならず、従ってスイッ
チは実時間において現在にとどまることができるという
意味においてインラインスイッチング能力を有する。２
４のチャネルを有するＴ１キャリヤは５．２マイクロ秒
のチャネル時間を有する。ヨー田ツバの標準である３２
のチャネルを有するキャリヤにおいては、チャネル時間
は五９マイク四秒である。スイッチングプロセッサは現
在にとどまるためにはチャネル時間当り約５０の動作を
遂行できなければならないということが決められている
。この厳しい速度要件に≦み、特殊設計のスイッチング
プロセッサは完全補数のチャネルを実現する必要がある
。

５．２または五９マイクロ秒の時間当り約５０の動作ｆ
２−遂行できる商業的に入手耳元なマイクロブばセッサ
は存在しない。

前に説明したように、代表的なリンクスイッチは中央メ
モリへのアクセスを競争する６つまたは８つのスイッチ
ングプロセッサを有する、制御ｌＪｍ理は１つのプロセ
ッサのみが任意の時間にアクセスすることができるとい
うことを要求する。従って、メモリアクセスを調停する
必要がある。メモリの調停の結果として、スイッチング
プロセッサは、他のプロセッサがメモリの使用を完了す
るまで待磯しなければならず、従って利用できるインラ
イン処理時間を減少させるうこの待ち時間はある状態の
もとでは相当になるから、並列処理能力が要求される。

リンクスイッチの中央メモリはバーストを処理する際に
使用されるダイナミックバッファおよび待ち行列ヘッダ
を含む。槙々のスイッチングプロセッサによるメモリの
アクセスは主として次の２つの形式を有する。すなわち
、バーストのキャラクタ（またはバイト）を読み出すこ
とまたは畜込むこと、および待ち行列およびバッファを
管理することである。

メモリのフンテンシコンは中央メモリを２つの部分、す
なわち、キャラクタだけを含むキャラクタメモリと、待
ち行列およびバッファ管理情報（檀々の待ち行列のキャ
ラクタではない）を含む待ち行列メモリとに分剤するこ
とによって減少することができる。単一のメモリアクセ
ス中、１つのキャラクタだけがキャラクタメモリから読
み出されるまたは書込まれる。待ち行列メモリの単一の
動作中、複数の中断しない読み出しおよび／または書込
みが可能になる（待ち行列の複数のバッファを結合する
ことが必要となり得る）。

待ち行列およびバッファの管理はすべてのスイッチング
プロセッサに共通の特殊機能である。待ち行列シーナン
サと貯ばれる特殊プロセッサがすべてのスイッチングプ
ロセッサに代って待ち行列メモリのすべての情報を管理
するために追加されている。スイッチングプロセッサが
待ち行列化アクションを必要とするときには、そのよう
なアクションを待ち行列シーケンサに姿託する。その後
、スイッチングプロセッサは待ち行列メモリへのアクセ
スを待つことなしにざらにその上の処理を自由に実行で
きる。待ち行列シーケンサのアクションはスイッチング
プロセッサのアクションと並列に遂行される。かくして
、待ち行列シーケンサをリンクスイッチにａ加したこと
により２つの速度上の利点が生じる。第１は、待ち行列
の管理が並列に行なわれ、それによってスイッチングプ
ロセッサのかなりのインラインの負担を免かれさせると
いうことであり、第２は、待ち行列メモリにアクセスす
るスイッチングプロセッサの待ち時間が除去されるとい
うことである。速度上の利点の他に、待ち行列シーケン
サは待ち行列メモリのアクションを区分する。これは一
連の中断のない読み出しおよび／または畜込みが待ち行
列メモリの各力作ごとに可能になるということを意味す
る。かくして、通常ならばスイッチングプロセッサ間の
不干渉を確実にするために必要になる追加のアクセスお
よび処理は必要でないＯ 第２１図は時分割多重通信リンク６３０および６３２間
に結合された代表的なリンクスイッチ６００の一例を示
すブロック図であり、待ち行列シーケンサならびにスイ
ッチングプロセッサの種々の実施例、あるいは７アーム
ウエアの変形例を示すものである。各入力あるいは出力
スイッチングプロセッサＬＩＰ６ｔＯ１ＬｒＰ６１２、
ＰＩＰ６１４、ＬＯＰ６０４、ＬＯＰ６２０、あるいは
ＰＯＰ６１Ｂは待ち行列シーケンサバス（ＱＳバス）６
３４との、キャラクタメモリバス（ＣＭＳバス６３６と
の、および通信リンクまたはポートバスとのインターフ
ェースをそれぞれ有する。待ち行列シーケンサ（ＱＳ）
６０８はＱＳバス６３４と待ち行列メモ！Ｊ（ＱＭ）６
０２を調停する。第２１図の待ち行列メモリ６０２は待
ち行列シーケンサ６０Ｂとは別個の構成要素として概念
的に示されている。キャラクタメモリ（Ｃ’、ｆｆ　）
　６０６はｃ　ｔ、ｑバス６３６に結合されている。各
ホ゛−トインターフエース（ＰＩ）回路６２２（図には
２４のポートが指示されている）はＰＩ入カバス６４０
およびＰＩ出力バス６３８と結合されている。

ＰＴ、入力バス６４０およびＰＩ出力バス６３８はＰＩ
Ｐ６１４およびＰＯＰ６１Ｂとそれぞれ結合されている
。ＱＳバス６３４およびＣｂｉＳバス６３６調停される
バスである。上部右すみに三角形６４２を有する第２１
図の各ブロックは基本スイッチングプロセッサの７アー
ムウエアの変形である。基不スイッチングプロセッサは
また、ハブスイッチの対応部（カウンターバート）にお
いても使用されている。

衝突あるいはデータの改悪がＣｒ４バス６３６およびＱ
Ｓバス６３４の両方に生じないことを確実にするために
、かつＣＭ　６０６およびＱＭ６０２のアクションに対
するすべての要求が公正にサービスな受けることを確実
にするために、６Ｓバス６３６およびＱＳバス６３４の
両方についての調停が必要となる。これらバスのそれぞ
れについてのフンテンションは第３Ａ図に示すように、
適当に変更した優先度調停論理を使用して解決すること
ができる。第２１図において、Ｃ〜１６０６およびＱＭ
６０２はそれぞれ内部読み出しおよび書込みパルスを発
生するためのタイミングコントロールおよびランダム・
アクセス・メモリ（ＲＡ　Ｍ　）を含む。ＣＭＳバス６
３６よびＱＳバス６３４を通るすべての転送は１マシン
サイクルかかる。１サイクルに対する調停はバスの転送
と同時に実行することができ、従って１つの転送は各サ
イクルごとに実行することができる。

第２２図は基本スイッチングプロセッサ７００のアーキ
テクチャのブロック図？示す。コントロー／１ｚ７１０
はプログラムメモリ７０２からの命令に実行する。好ま
しい一実施例においては、プログラムメモリ７０２は図
面にＰＲＯ・＼イと指示されたプログラマブル・リード
・オンリー・メモリとして実現されている。レジスタ７
０４、演算処理装置（ＡＬＵ）７０６、およびデータメ
モリ、すなわち、ＲＡＭ７０８が存在する。待ち行列シ
ーケンサバスとのインターフェース（ＱＳ　−Ｉ　Ｆ　
）７１４、キャラクタメモリバスとのインターフェース
（ｃｑ−ｒＦ）７１８、および通信リンク、ポート、あ
るいはハブと結合するための手段を提供する外部インタ
ーフェース（ＥＸ−ＩＦ）７２０が存在する。

デュアルボー）ＲＡＭ（ＤＰ−ＲＡＭ）７１６Ｇ！キヤ
ラクタメモリの現在バッファアドレスを提供する（現在
のチャネル番号の関数として）ための手段を含む。有限
状態マシン（ＦＳＭ）７２２は入バーストに関して各チ
ャネルの状態を決定Ｔるための手段を含む。ＦＳＭ７２
２の代表的なチャネル状態は、チャネル空き、バースト
待ち、特定のヘッダバイト受信、情報バイト受信、ＤＬ
Ｅ（データリンク・エスケープ）バイト受信、およびＦ
ＬＡＧ　（バーストの終了）キャラクタ受信、である。

スイッチングプロセッサ７００の各構成要素はＰ　ＲＯ
Ｍ　７０２およびＤＰ−ＲＡＭ７１６を除き、データ／
アドレスバス７１２と結合される。Ｐ　ＲＯＴｈ・１７
０２は命令バス７２４およびマイクロコードアドレスバ
ス７２６を介してフントロール７１０と結合される。Ｄ
Ｐ−ＲＡＭ７１６はバス７２８および７３０によってＱ
Ｓ−ＩＦ７１４およびＣＦ、イーＩＦ７１８間にそれぞ
れ結合される。ＦＳＭ７２２はバス７３２を介してＥＸ
−ＩＦ７２０と結合される。ＦＳＭ７２２はまた、ジャ
ンプアドレスバス７３４を介してフントロール７１０と
結合２れる。図面に示すように、コント０−／Ｌ／７１
０から各構成要素に至る制御ラインが存在する。コント
ロール７１０はチャネルカウンタ手段、例えば放送チャ
ネルカウントまたは放送チャネルクロックから発生され
るカウント、を含む。制御ライン７３６は外部チャネル
クロック源からコントロール７１０へ入力を提供する。

スイッチングプロセッサ７００によって実行される命令
は命令バス７２４ｙｉ：介してＰＲＯＲＡＭ７１６読み
出される。フントロール７１０は実行されるべき次の命
令のアドレスをアドレスバス７２６を介して提供する。

スイッチングプロセッサの各実施列に対して、マイクロ
フード化プログラムは変更されない。それ故、プログラ
ムメモリはＲ○）、・丁である。

ＰＲＯＭ７０２は２５６ワード含み、各ワードは６４ビ
ツトの長さを有する。このワード長はこの技術分野で通
常見られるものより長い。拡張されたワード長はいくつ
かの点で速度上の利点を提供する。単一の命令ワードに
１つ以上の動作、例えば、レジスタ転送およびムＬＵ動
作、を含ませることができ、その結果、いくつかの動作
が単一の命令に割当てられた時間内に実行できることに
なる。命令ワードの種々のビット位置があるレジスタ、
動作等に割当てられ、従ってプログラム命令のデコード
が最小限ですむことになる。例えば、１つのレジスタが
命令ワードの割当てられたビット位置に１つのビットが
存在することによってアドレスできる。いくつかのレジ
スタの動作は同じ命令サイクル内に生じ得る。命令はパ
イプライン態様で実行される。、命令７エツチ（取出し
）は命令実行とオーバラップする。特定の命令の実行サ
イクル中、次の番の命令が取出される。かくして、スイ
ッチングプロセッサはサイクル当り１命令を実行する。

次の番の命令は現在命令がジャンプ命令でないならば、
実行されるべき次の命令である。

ジャンプ命令は次の命令に対する順番でないアドレスを
導入し、それ故効力を生じるためには２サイクルを必要
とする。

ＲＡＭ７０　Ｂは１０２４バイトを含む。このＲＡＭ７
０　Ｂはスイッチングプ四セッサ７００に対する局部デ
ータメモリとして働く。ＲＡＭ７０８はスイッチングプ
ロセッサのチャネルのそれぞれに対する種々の状卵変致
およびパラメータを含み、例えば、バーストがそのあて
先に同ってルート選定されたか否かを指示する指示器で
ある。データメモリアドレスは命令から利用できるコン
トロー／Ｉ／７１０内のチャネルカウンタ（５ビツト）
およびオフセット（５ビツト）の座着である。

ＡＬＵ７０６は標準の演算および論理動作を実行する。

デュアルボー）　ＲＡ　’、（７１６はアクティブバッ
ファアドレスに対するスイッチングプ四セッサの記憶装
とである。スイッチングプロセッサはチャネルカウンタ
でＤＰ−ＲＡＭ７１６をアドレスすることによってバッ
ファアドレスを待ち行列シーケンサまたはキャラクタメ
モリに送る。これはそのチャネルに対するアクティブバ
ッファご読み出す。読み出されたアクティブバッファは
自動的に待ち行列シーケンサまたはキャラクタメモリに
送られる。待ち行列シーケンサが与えられたチャネルに
対するアクティブバッファを更新するとざには、チャネ
ル番号でＤＰ−ＲＡＭ７１６をアドレスし、そして新し
いバッファアドレス’Ｅ４Ｆ込むことによってこれを行
なう。Ｄ　Ｐ　−ＲＡ’、ｉ７１６は商業的に入手でき
るデュアルボー）　ＲＡ　？、４を使用して、あるいは
アドレスおよびデータバスについての多重化回路を有す
るシングルボー）　ＲＡ　？、’ｒおよびコンテンショ
ン８Ｊ御論理を使用して、実現することができる。

レジスタ７０４は１８のレジスタからなり、各レジスタ
は８ビツトの内部データバス７１２をアクセスする。大
部分のレジスタが８ビツトを含む。

スイッチングプロセッサレジスタは次の表１に示されて
いる。

ＱＳ−ＩＦ７１４は待ち行列シーケンサバスに対するス
イッチングプロセッサのインターフェースである。スイ
ッチングプロセッサ７００が待ち行列シーケンサの機能
を必要とするときに、コントロール７１０はＱＳ−ＩＦ
７１４を介して指令（コマンド）または要求（リクエス
ト）を発生する。コントロー／Ｉ／７１０は単にコマン
ドまたはリクエストを発生するだけである。ＱＳ−ＩＦ
７１４は調停された待ち行列シーケンサバスにアクセス
し、リクエストを待ち行列シーケンサに転送するための
手段を有する。待ち行列シーケンサはスイッチングプロ
セッサとは独立にリクエストを実行する。待ち行列シー
ケンサは、適当なときに、情報の単一区分をスイッチン
グプロセッサ７００に戻す、すなわち、特定のチャネル
とともに使用されるべきキャラクタメモリ内の新しいバ
ッファのアドレスまたは番号を戻丁。このバッファアド
レスはＱＳ−ＩＦ７１４からバス７２８を介してＤＰ−
ＲＡＭ７１６に直接送られ、そしてチャネル番号によっ
てアドレスされたＤＰ−ＲＡＭ７１６のロケーションに
記憶される。

入力スイッチングプロセッサはキャラクタメモリにバイ
トまたはキャラクタを記憶する。出力スイッチングプロ
セッサはキャラクタメモリからバイトまたはキャラクタ
を読み出す。各アクセスごとに、現在チャネルに対する
バッファアドレスが要求される。バッファアドレスはバ
ッファの位置またはＲＡＭ７０８に記憶されたインデッ
クスと連結された、ＤＰ−ＲＡＭ７１６によって供給さ
れるバッファ番号を含む。ＣＭ−ＩＦ７１８はバッファ
アドレスが供給された後独立にキャラクタメモリへのア
クセスまたはキャラクタメモリからのアクセスを実現す
るための手段を有する。

各スイッチングプロセッサはキャラクタメモリと通信リ
ンク、ポート、またはハブ間の中間媒体として破く。外
部インターフェースと呼ばれるＥＸ−ＩＦ７２０はスイ
ッチングプロセッサの特定の実施例に依存してリンク、
ポート、またはハブに対するインターフェース手段を提
供する。中央メモリの入力側のスイッチングプロセッサ
において、ＥＸ−ＩＦ７２０は受信したバイトをバス７
３２を介してＦＳＭ７２２に提供するための手段を有す
る。

ＦＳＭ７２２の目的はコントロール７１０と並行に人バ
ーストと関連した論理を実行することによってコントワ
ール７１０を援助することである。

入バイトの状態がＦＳＭ７２２によって決定されると、
ジャンプアドレスがバス７３４に置かれる。

このジャンプアドレスは入バイトを処理するのに適した
ＦＲＯＭ７０２のマイクロコード化サブルーチンのロケ
ーションである。この形式のジャンプは代表的にはチャ
ネル時間当り１回遂行される。

適当なジャンプアドレスは本質的には２つの基準または
状態、すなわち、キャラクタ状態およびチャネル状態に
よってＦ　Ｓ　Ｍ　７２２により決定される。理解でき
るように、入バイトの状６　Ｇ：　、ｆｆに、同じバー
スト士たけチャネルの前位のバイトの状態に依存する。

状態の関連は以下に記載するように状態図に最良に例示
されている。

第２３図はキャラクタ状態図７５０を示す。キャラクタ
状態には次の３つの状態１すなわち１ブロツク７５２の
クリア、ブロック７５４のＤＬＥＥ検出、およびブロッ
ク７５６のＦ　Ｌ　Ａ　Ｇ検出である。各状態は入バイ
トおよび同じバーストまたはチャネルの前位のバイトの
状態によって決定される。このプロセスはクリア状態に
おいて初期設定される。ＤＬＥまたはＦＬＡＧキャラク
タ以外のバイトが受信される場合には、状態はクリアに
とどまる。受信バイトがＤＬＦＪである場合には、状態
はＤＬＥ検出に変わる。受１ＢバイトがＦ　Ｌ　Ａ　ａ
である場合には、状態はクリアからＦＬＡＧ検出に変わ
る。クリア状態はいずれかの形式のバーストキャラクタ
、すなわち、制御キャラクタまたは情報キャラクタ、が
受信できるということご指示する。２つの制御キャラク
タはＤＬＥおよびＦＬＡＧである。

状態がＤＬＥ検出であると、状態は任意のバイトを受信
したときにクリアに戻る。ＯＬＥにチア＜任意のキャラ
クタは制御キャラクタではなくて情報キャラクタとして
解釈される。

状態がＦＬＡＧ検出であるとぎに、他い制倒千ヤラクタ
以外の任意のキャラクタが受信されると、状態はクリア
に戻る。別のＦＬＡＧキャラクタが受信されると、状態
はＦＬＡＧ検出にとどまる。

ＤＬＥキャラクタが受信されると、状態はＤＬＥ検出に
変わる。次のキャラクタがデータキャラクタであるとい
うことをＤＬＥキャラクタが指示する場合には、ＤＬＥ
検出から直接ＦＬＡＧ検出に変わる可能性はない。ＦＬ
ＡＧはバーストの終了または空きチャネＡ／ご指示する
。ＦＬＡＧ検出からクリアへの転移は第１の制御でない
キャラクタ、すなわち、ＦＬＡＧでもなく、またＯＬＥ
でもないキャラクタを受信したときに生じる。

第２４図はチャネル状態図８００を示す。この図は入バ
ーストを処理しているときのチャネル状態間の制御の流
れご示す。初期状態はブロック８０２のバーストヘッダ
の第１のバイトの受信を待つ状態である。いずれかの制
御キャラクタ（ＤＬＥまたはＦＬＡＧ）が受（，１され
る場合には、状態は変わらない。好ましい一実施例にお
いては、ＦＬＡＧキャラクタは空きチャネルで伝送され
る。

バーストの第１のバイトが受信されると、状態はブｏツ
ク８０４の第２のヘッダキャラクタモ待っ状態に変わる
。同様に、状態はいずれの場合にも制御でないキャラク
タを受信すると、ブロック８０６および８０８の第３お
よび第４のヘッダバイトを待つ状態にそれぞれ変わる。

ブロック８０４．８０６、および８０８において、状態
はＤ　ＬＥＥ受信したときには変化しない。

ヘッダの処理中、ＦＬＡＧが受信される場合には、ヘッ
ダ（バーストのあて先を含む）に誤りがある。疑問のあ
て先によりバーストの伝送はブロック８１４に示すよう
に打ち切られる。同じ理田のため、バーストの伝送は、
矢印８１８によって指示されるように、第４のヘッダバ
イトを受信した後でバーストヘッダ・チェックキャラク
タ（ＢＣＣ）が有効でない（確認されない）場合には、
打ち切られる。（ＢＣＣは上ではへラダチェックシーケ
ンスと呼ばれている。）バーストの伝送が打ち切られる
と、バーストのバイトはＦＬＡＧが受信されるまでブロ
ック８１４において再伝送されることなしに処理され、
ＦＬＡＧの受信により状態はブロック８１２の終了シー
ケンスの受信を待つ状態に変わる。システム終了シーケ
ンスが単一の７ラグである場合には、制御は直接ブロッ
ク８１２を通ってブロック８０２の空き状態に戻る。終
了シーケンスが１つ以上のキャラクタ、例えば５キヤラ
クタの少なくとも３つのＦＬＡＧである場合には、制御
は終了シーケンスご首尾よく受信するまで、ブロック８
１２にとどまる。

ブロック８０１３において第４のヘッダバイト８受信し
、かつバーストチェックキャラクタの上首３ｄの確認の
後、１ｆｉｉＪ御はブロック８１０に餌み、このブロッ
ク８１０においてバーストの情報部分が処理される。Ｆ
ＬＡＧを受信したときに、状′態はブロック８１２にお
ける終了シーケンスを待つ状態に変わる。

制御バーストは、円部の管理の目的で、末端使用者間で
はなくてスイッチ間に送られるものである。制御バース
トの一例はスイッチのルーティングテーブルの変化であ
る。制御バーストはブロック８０８において検出するこ
とができる。制御バーストが受信される場合には、状態
はブロック８１６に進み、ここで制御バーストが処理さ
れる。

Ｆ’ＬＡＧを受信すると、制御はブロック８１６からブ
ロック８１２に進み、ここで終了シーケンス（もしある
場合には）２待つ。

有限状態マシン７２２は第２３図の３つのブロックに示
す３つのキャラクタ状態と、１２４１Ｊの８つのブロッ
クに示す８つのチャネル状態を有する。両図面の各ブロ
ックはＦ　３Ｍ７２２の独自の状態に対応する。ｉ２２
図Ｂ参照すると、入バーストを処理するための論理はフ
ントロール７１０とＦＳＭ７２２との間に込み入った状
態で結合される。コントロール７１０はＦＳＭ７２２を
ｗ期設定する。入バイトを受信したとさに、Ｆ　Ｓ　Ｍ
７２２はその適正な状態を決定し、この状態に対応する
ジャンプアドレスをパス７３４に置く。本明ｌａ書にお
いて使用されるときには、「パス」という用語はパス７
３４および他の場合と同様に、シングルエントリ・シン
グルエグジット・データ経路？含む。コントロー／Ｉ／
７１０は入バイトを処理するための適当なマイク四コー
ド化サブルーチンのロケーシロンであるバス７３４のア
ドレスにジャンプする。バイトを処理した後、コントロ
ール７１Ｇはデータ／アドレスバス７１２を介してＦ　
Ｓ　ｋｉ　７２２にフィードバック″ｆ：提供する。フ
ン）０−ＡＩ７１０によって提供されるフィードバック
を使用して、ＦＳＭ７２２は次のフレームの同じチャネ
ルで次のバイトを受信するための適正な状態を決定する
。かくして、各構成要素はスイッチングプロセッサの適
正な機能に肝要な情報を他の構成要素に提供する。

スイッチングプロセッサの基本命令セットが表２に示さ
れている。表２に示すように、４詐の命令、すなわち、
移動、演算処理装置（ＡＬＵ）命令、ジャンプ、および
錐命令がある。

スイッチングプロセッサの一般的動作は次の通りである
。

ｔ　チャネルカウントが進められ、現在チャネルのパラ
メータが局部メモリから取り出される。

λ　次のバイトが入力プロセッサの外部インターフェー
スから、または出力プロセッサのキャラクタメモリから
入力される。

五　チャネル状態および受信バイトに基づいて処理が行
なわれる。

４、　次のキャラクタが入力プロセッサによってキャラ
クタメモリに、あるいは出力プロセッサに対する外部イ
ンターフェースに出力される。

５、　適当なリクエストが待ち行列シーケンサインター
フェースを介して待ち行列シーケンサに発生される。各
スイッチングプロセッサは各チャネル時間ごとに待ち行
列シーケンサリクエストを発生する。

待ち行列シーケンサはリンクスイッチの、またはハブス
イッチのリンクインターフェースのメモリ管理プロセッ
サである。リンクスイッチは独立に動作する、かつ芸道
キャラクタメモリを介して互いに通信する入力および出
力プロセッサを含む。

入力プロセッサは入通信リンクまたはポートから情報を
受信し、それをキャラクタメモリの結合されたバッファ
に記憶する。

出力プロセッサは情報をキャラクタメモリから取り出し
てそれを出リンク、ポート、またはハブに置く。待ち行
列シーケンサはバッファの管理を行ない、適当なバッフ
ァをそれぞれに割当てることによって入力プロセッサを
出力プロセッサに接読する。

待ち行列シーケンサはバッファを管理するために結合さ
れたりストデータ構造を使用する。バッファはそれらが
含んでいるバーストのあて先およびバースト形式に対応
する待ち行列に置かれる。

未使用のすべてのバッファは自由待ち行列と呼ばれる別
個の待ち行列に置かれる。バーストがフレーム時間とバ
ッファの長さとを掛けた時間より長い間記憶されると、
バッファは無限長の弾性（エラスチック）記憶装置を提
供するような態様で他のバッファに連鎖される。

バーストの開始時に、入力プロセッサは待ち行列シーケ
ンサに「エンキュー」リクエストを発生し、待ち行列シ
ーケンサはバーストに対応する出力待ち行列にエントリ
を置く。空き出力チャネルに接近すると、出力プロセッ
サは待ち行列シーケンサに「デキュー」リクエストを発
生し、待ち行列シーケンサは出力チャネルを待つ最高優
先度のバーストのアドレスを提供する。本明細禽におい
て使用される用語「エンキュー」は待ち行列にエントリ
を加えることを意味し、また用語「デキュー」は逆の意
味、すなわち、待ち行列からエントリを削除することを
意味する。

バーストの開始前に、入力プロセッサは待ち行列シーケ
ンサに「ゲット・バッファ」リクエストを発生し、待ち
行列シーケンサは自由待ち行列リストから次の利用でき
るバッファのアドレスで応答スル。バッファの最後のキ
ャラクタを送出した後、出力フロセッサは待ち行列シー
ケンサにバッファを自由待ち行列リストに置くように指
示する「プツト・バッファ」リクエストを発生する。

待ち行列シーケンサは長時間の間待ち行列化されたバー
ストに対するバッファの連鎖を管理する。

データキャラクタをキャラクタメモリに記憶すると、入
力スイッチングプロセッサは「インフン」リクエストを
待ち行列シーケンサに発生する。待ち行列シーケンサは
、バッファが連鎖された場合には、スイッチングプロセ
ッサに新しいバッファを戻す。同様に、出力プロセッサ
はバーストのデータキャラクタを処理している間「デフ
ン」リクエストを発生する。バッファが連鎖された場合
には、新しいバッファアドレスが待ち行列シーケンサに
よって出力プロセッサに提供される。

待ち行列シーケンサは種々のスイッチングプロセッサと
は独立にかつ実質的に並列に、待ち行列の管理を遂行す
る。初期設定時に、待ち行列シーケンサはキャラクタメ
モリのバッファ（空のバッファ）のすべてを自由待ち行
列リストに置く。動作中、待ち行列シーケンサは種々の
スイッチングプロセッサに対して自由待ち行列リストか
らおよびリストへバッファを割当てかつ引き渡す。出力
を待つ新しいバーストが存在しないときには、出力待ち
行列は空である。

第２５図は待ち行列シーケンサのアーキテクチャを記載
するブロック図である。フントロール８６０、レジスタ
８５４、ＡＬＵ　８５６　、およびＲＡＭ８５　Ｂはそ
れぞれ内部データ／アドレスバス８６２と結合されてい
る。ＦＲＯＭ８５２は命令バス８７６およびアドレスバ
ス８７４ｅ介してコントロール８６０と結合されている
。これらブロックはスイッチングプロセッサに関して上
記したのと本質的に同じ機能を実行する。第２５図のＲ
ＡＭ８５　Ｂは待ち行列シーケンサの内部の一部として
示されている。第２１図において、ＱＭ６０２は待ち行
列シーケンサから離れた別個のメモリ構成要素として概
念的に示されている。第２５図は好ましい一実施例であ
る。

待ち行列シーケンサは図面にＱＳ−ＢＵＳと指示された
待ち行列シーケンサバスを介してスイッチングプロセッ
サとインターフェースする。このインターフェースは２
つの部分、すなわち入力および出力、に分割される。出
力インター７エース（ＯＵＴ−ＩＦ）８６４はデータ／
アドレスバス８６２と結合される入力インターフェース
（ＩＮ−４Ｆ）８６６は７アーストイン・ファーストア
ウトバッファ（ＦＩＦＯ）８６８と結合され、ＦＩＦＯ
８６８はスイッチングプロセッサと待ち行列シーケンサ
間の入力バッファの場合のように動作する。種々のスイ
ッチングプロセッサは独立に待ち行列シーケンサにリク
エストを発生する。

スイッチングプロセッサが待ち行列シーケンサバスへの
アクセスを獲得すると、このプロセッサはＦＩＦＯ８６
８の頂部にリクエストを記憶する。

待ち行列シーケンサがリクエストの処理を完了すると、
このシーケンサは次の制御を、１つである場合には、Ｐ
ＩＦ０８６８の底部から得る。ＦＩＦＯ８６８にリクエ
ストが存在しない場合には、待ち行列シーケンサは空き
ループでのリクエストの受信を待つ。

ＰＩＦｏ　８６　Ｂは種々のスイッチングプロセッサか
らのリクエストを優先度群内に先着順サービスの順序で
記憶する。これらＦＩＦＯは商業的に入手できるＦＩＦ
Ｏ集積チップおよび制御論理を使用して実現できる。各
ＦＩＦＯの出力は次の未決定のリクエストである。この
リクエストはＦＲＯＭ　８５２のアドレスにルックアッ
プテーブルを介してマツピングされる。このアドレスは
そのリクエストに対応するマイクロコードルーチンに対
するジャンプアドレスとしてコントロール８６０によっ
て使用されるものである。待ち行列シーケンサ８５０は
一組が通常優先度のリクエストに対するＦＩＦＯであり
、他の組が高い優先度のリクエストに対するＦＩＦＯで
ある２組のＦＩＦＯを含む。高い優先度のＦＩＦＯに任
意のリクエストが存在する場合には、その出力は次の未
決定のリクエストとして取り出される。その他の場合に
は、通常優先度のＦＩＦＯの出力が使用される。

エンキュー／デキュー８７０は出力待ち行列の各あて先
に対する未決定ワークのインデックスを更新するのに使
用される論理３含む。バーストがそのバースト形式の未
決定の他のバーストＥ持たないあて先に対する待ち行列
に加えられると、そのバースト形式に対応するビットが
そのあて先のインデックスにセットされなければならな
い。これはバースト形式フィールドをデコードし、その
結果とインデックスとのＡＮＤをとり、そして最終結果
号インデックスとして記憶することによって行なわれる
。出カブ四セッサがデキューを要求すると、エンキュー
／デキュー８７０は２つのタスクを実行する。第１は、
最高優先度のバースト形式の未決定がインデックスレジ
スタから取り出さなければならない。これは優先度エン
コーダおよびデコーダを使用して行なうことができる。

第２は、インデックスレジスタ内のバースト形式に対応
するビットは、デキューされるバーストがそのバースト
形式の最後のバーストの未決定である場合に、リセット
されなければならない。こねはインデックスと最高優先
度のバースト形式の未決定の補数とのＯＲをとることに
よって行なうことができる。エンキュー／デキュー論理
によって実行される動作はまた、フントロール８６０に
よっていくつかの命令で実行することができ、あるいは
上述した動作が論理に組込まれたカスタムＡＬＵを使用
して行なうことができる。

待ち行列シーケンサにおいて、ＰＲＯＭ８５２は２５６
ワードを有し、各ワードは６４ビツトの長ざを有する。

命令ワードの長さから実現される速度およびデコード上
の利点はスイッチングプロセッサのＦＲＯＭに対して記
載したのと同じである。

ＲＡ、Ｍ　８５８は２．０４８バイトのデータメモリを
含む。次の２つの形式の情報がＲＡＭｌ３５８に記憶さ
れる。すなわち、キャラクタメモリの各バッファの管理
情報とスイッチングプロセッサメモリの各待ち行列の管
理情報である。

ＡＬＵ８５６の演算および論理動作はインクリメントお
よびデクリメントするための手段を含む。

レジスタ８５４け８ビツト内部データおよびアドレスバ
ス８６２をアクセスする。待ち行列シーケンサレジスタ
は表３に特定されており、次の通りである。

スイッチングプロセッサの中天制御装置および待ち行列
シーケンサに対する負荷を減少させるために、リンクス
イッチの槙々のインターフェースがバスの転送を独立に
実行するように設計された。

この技術はこの分野では知られている。第２５Ａ図はス
イッチングプロセッサおよび待ち行列シーク゛ンサの任
意のインターフェースとして適当に変形することにより
重用できるハンドシェイク論理を使用するインターフェ
ース回路のブロック図９９００である。

第２５　Ａ図は２つのプロセッサＡとＢ　ＩＦ−１のイ
ンターフェースを示す。プロセッサＢと通信するために
、プロセッサＡは送出されるべきデータをその内部バス
９０２に置さ、送出ライン９０４を付勢する。外部バス
９０６を通る転送のタイミング（まバス調停論理９０８
によって制御される。データを受信するために、プロセ
ッサＢは受１ｇライン９１０を付勢し、その内部バス９
１２がらデータを読み出す。

この形式のインターフェースは同期または非同期で動作
可能である。このインターフェースは異なるプロセッサ
の論理間を、およびバス間を通信するのに使用できる。

この場合には、ラッチＡ１ラッチＢ１王たは両方をバッ
ファと交換してもよい。第２２図において、ＱＳ−ＩＦ
７１４およびＣＭ−ＩＦ７１８は後者の形式のものであ
る。第２５図において、０ＵＴ−ＩＦ８６４およびＩＮ
−ＩＦ８６６もまた、趨者の形式のものである。

待ち行列シーケンサの基不命令セットは表４に示されて
いる。

表　　４ レジスタからメモリへの移動 メモリからレジスタへの移動 ｊｎ＋ｒ　　大きい場合にジャンプ ｊｕｌ　　小さい場合にジャンプ ｊｆｕ　　無条件ジャンプ ｊｆｅ　　等しい場合にジャンプ ｊｆｎ　　等しくない場合にジャンプ ｊｆｇ　　大きい場合にジャンプ ｊｆｌ　　小さい場合にジャンプ ’ｒ　Ｉｌｅ　　バッファカウントパラメータをインク
リメントｄｅｃ　　バッファカウントパラメータをデク
リメントｓｉｎ　　　インデックスレジスタへのバース
トの付加を許容ｄｉｎ　　　インデックスレジスタから
のバーストの除去を許容 待ち行列シーケンサの動作は種々のスイッチングプロセ
ッサによってＰＩＦ０８６Ｂに置かれたコマンドまたは
リクエストによって制御される。

各リクエストはＦＲＯＭ８５２に記憶されたマイクロコ
ード化サブルーチンに対応する。

動作開始時に、待ち行列シーケンサはＲＡＭ８５Ｂを祷
期設定する。このタスクはすべての待ち行列を空きにセ
ットし、すべてのバッファを空きにセットし、そしてす
べてのバッファを自白待ち行列リストに置くことよりな
る。

待ち行列シーケンサは、次に、その空きループに入る。

この空きループにおいて待ち行列シーケンサはＦＩＦＯ
８６８を寂間してリクエストが到着したか否かを決定す
る。リクエストが存在するときには、ＦＩＦＯジャンプ
命令が実行される。

これは特定のリクエストを実現するマイクロコード化ル
ーチンの始めにＨＪ−を転送する。

ルーチンの終了時に、ＰＩＦ０８６８に再び次のリクエ
ストに対して、もしある場合には、質問される。他のリ
クエストが存在する場合には、このリクエストを実現す
るためにａｆＥなＦＩＦＯジャンプが実行される０リク
エストが存在しない場合には、待ち行列シーケンサ空き
ループが再び始められる。

上記したように、スイッチングプロセッサおよび待ち行
列シーケンサは協働して動作し、リンクスイッチ（また
はハブスイッチのリンクインターフェース）にインライ
ンの砲台スイッチングを遂行させるのに必要な＝Ｕ上の
利点を提供する。この速度上の利点はアーキテクチャの
賢明な設計によって実現される。中央メモリはキャラク
タ部分と管理部分に分割され、それによってメモリのコ
ンテンションを減少させる。待ち行列シーケンサは種々
のスイッチングプロセッサと並行して動作し、かつメモ
リの管理部分に関係した特殊のタスクを実行するように
設計されている。

スイッチングプロセッサおよび待ち行列シーケンサの広
蛇囲の命令フォーマットはデコードの遅延なしにプロセ
ッサ信号の直接の付勢を可能にする。この広範囲の命令
フォーマットは１つ以上のプロセッサ動作が同時に遂行
されるようにする。

より短かい命令ワードは追紺のデコード遅延をまねき、
そして命令当り１つの動作のみを惟持する。

命令取出しが前の命令の実行とオーバラップする動作の
バイブラインモードは非パイプラインモードの動作より
も動作のＭｕが速い。

スイッチングプロセッサおよび待ち行列シーケンサの特
殊のインターフェースはいったん始動すると、絡了まで
動作し読ける。ｌ従って、どのプロセッサも入力／出力
タスクの結果として遅延されない。ソフトウェアで実行
された場合にちつと時間を要するであろうアクション３
早くするために特殊ハードウェアが用意きれている。こ
の特殊論理の例は有限状態マシン、種々のインターフェ
ース、およびエンキュー／デキュー論理である。

スイッチングプロてツサおよび待ち行列シーケンサのア
ーキテクチャはこれら特徴を組み入れて処理効率を最適
にしており、その着果、８合インラインスイッチングの
厳しい時間岡束が達成できる。

表５はスイッチングプロセッサの特殊のアーキテクチャ
の特徴から生じるこのスイッチングプロセッサの速度上
昇係数（７アクタ）の推定を含む。

表６は待ち行列シーケンサの特殊のアーキテクチャから
生じる同様の速度上昇の推定を含む。表７はリンクスイ
ッチのアーキテクチャのまたはハブスイッチのリンクイ
ンターフェースの速度上昇の推定を含む。これら表にお
けるエントリは６　ＭＨｚのクロックを有しかつ特殊の
サポートハードウェアのない現在の技術の仮想の代表的
マイクロプロセッサを使用する同様のアーキテクチャと
比較して行なわれた大ざっばな推定であるっこれら表の
係数は独立でもなければ相互にｆＪＰ他的でもない。

従って、インラインスイッチング機能目に対する全体の
速度上昇係数は種々の係数の積を計算しても得ることか
でさない。これら表はそれぞれのプロでツサのアーキテ
クチャを理解するｖ？とじて提供されたものである。バ
ーストスイッチングの実施例において得られた全体の速
度の上昇は約２０倍であるということが経験から分った
。この相当な速度の上昇係数は上記した檀々のインライ
ンスイッチング機能の実行を可能にする。

表　　５ スイッチングプロセッサ 速度上昇係数の推定 特徴　　　　　　係数　　メカニズム 減少命令セット　　５　　より速いサイクル時間：外部
メモリアクセスなし 簡単な命令 少ない命令のデコード より少ないサイクル／命令 命令の並行　　　　２　　より少ない命令（ＦＪｓ　ｏ
％） キャラクタおよびチ　ｔ５　より少ない命令ヤネル伏坤
に対する　　　　（約３３％）有限状態マシン 独立インター７エ　ｔ３　ソフトウェアのバス認可を一
ス　　　　　　　　　　　待つ必要なしデュアルボー）
　　　１５　待ち行列シーケンサからイＲＡＭ　　　　
　　　　　　　ンタラブトを待っＥ室なし表　　６ 待ち行列シーケンサ 速度上昇係数の推定 特徴　　　　　　　係数　　メカニズム減少命令セット
　　５　　より速いサイクル時間：外部メモリアクセス
なし 簡単な命令 少ない命令のデコード より少ないサイクル／命令 命令の並行　　　　２　　より少ない命令（約５０％） 独立インター７エ　ｔ３　ソフトウェアのバス認可を一
ス　　　　　　　　　　　待つ必要なしエンキュー／デ
キ　ｔ５　臨界的経路においてニューハードウェア　　
　　デキューに対する９つの緒令およびエンキューに対
す る６つの命令の代りに１サ イクル 表　　７ 速度上昇係数の推定 特徴　　　　　　　係数　　メカニズム待ち行列シーケ
ンサ　２　　スイッチングプロセッサが連続およびメモ
リ管准機能 を実行する必要なし 待ち行列シーケンサ　ｔ５　スイッチングプロセッサか
のＦＩＦＯ待ち行列シーケンサの＄前 状態を待つ必要なし 待ち行列シーケンサがワー クロードをバランスできる 別＋ｇの待ち行列シー　ｔ３　メモリへの並行アクセス
ケンサおよびキャラ　　　　各バスのコンテンション城
りタメモリバス　　　　　　少 スイッチングプロセッサおよび待ち行列シーケンサは特
殊百「コシーケンサである。両方とも複数の特殊レジス
タ、ＲＡＭ、および他のハードウェア構造を制鉗するマ
イクロプログラムを■する。

これらマイクロプログラムは王だ、ジャンプおよび分岐
を指示する制副の流れＴ／ｆ　報も含む。マイクロプロ
グラムフォーマットはＬＩＪ　＞Ｊ　２れるハードウエ
アに特定している。各ハードウェア機能を制御する１つ
のビットまたは一部のビットがある。

待ち行列シーケンサに対するマイクロコード７オーマン
トは第２７図に示されている。マイクロコードは６４ビ
ツトの（襠を有し、８つの８ビツトバイトとして構成さ
れている。第１のバイトは待ち行列シーケンサの局部メ
モリをアドレスバスを通じてアドレスするために使用さ
れるアッパー・アドレスバイトである。このバスはまた
、レジスタを通じて制御することもでき、この場合には
アッパー・アドレス出力バイト（ＵＡＤＤＯＵＴ）がす
べて１である。マイクロコードの第２（２番目）のバイ
トはローア−・アドレスパラメータ（ＬＡＤＤＯＵＴ　
）および選択コード（ＳＥＬ）を含む。ローア−・アド
レスパラメータは局部メモリをアドレスするために使用
される。選択コードは本質刀にはジャンプおよび分岐を
制御回Ｔる次のマイクロコードアドレスがどこから到来
するかを決定する。

マイクロコードの”４３　（５Ｔｒ目）のバイトはＮＥ
ＸＴＡＤＤパラメータを含む。これはジャンプするとき
にのみ使用され、かつジャンプされるべき命令のアドレ
スを含む。第４（４番目）のバイトはデータバスに置か
れるべき即位（イミデイエイト）データ（ＤＡＴＡＯＵ
Ｔ）を含む。これは定数がマイクロコードから任意のレ
ジスタに導入されることを可能にする。マイクロフード
の第５　（５２目）のバイトはＮＡＥＮビットと５つの
査込み許容（イネーブル）ビット（ＷＥＮ）を含む。Ｎ
ＡＥＮビットはケース分岐を制御する。このビットがア
クティブであると、次のマイクロフードアドレスは実行
されるべき次のルーチンを含むマツピングＦＲＯＭから
取出される。これはマイクロプログラマブル・コンビエ
ータの命令を取出してデコードすることに類似している
。薔込み許容ビットはレジスタへの情報の畜込みを、ｉ
；ｌ制御する。これらビットの任意のものがアクティブ
であると、データバスにあるものはすべて指定されたレ
ジスタに６込まれる。任意数のレジスタが同時に書き込
まれ得る。次の５つの薔込み許容ビットがある。インデ
ックスレジスタＩＲＥＧ、バッファ出力レジスタＢＵＦ
Ｏ，主（局部）メモリＭＭＥＭ、データレジスタＤＲＥ
Ｇ、および一時レジスタＴＥＭＰである。

マイクロプログラムワードの第６（６番目）のワードは
データ読出しビット（ＤＤ）を含む。これらビットの制
御のもとで、レジスタ内の情報はデータバスに置かれる
。一度に１つのレジスタだけを読出すことができる。次
の８つのデータビットがある。ＡＮＤ回路の内容ＡＮＤ
　（インデックスレジスタから１つのビットを取り除く
）、Ｘ　Ｎ　ＯＲ回路（インデックスレジスタに１つの
ビットを加える）、カウンタＣＮＴＲ，バッファレジス
タＢＵＦＦ、マイクロプログラムワードのデータ出力フ
ィールド５ＥＱＵ、メモリ出力ＭＭ　Ｅ　Ｍ　、データ
レジスタＤＲＥＧ、および一時しジスタＴＥＭＰである
。

マイクロプログラムワードの第７（７番目）のバイトは
アッパーアドレスビット（ＵＡＥＮ）およびミドルアド
レスビット（ＭＡＥＮ）を含む。これらビットの制御の
もとで、レジスタからの情報はアドレスバスにあるいは
アドレスバスの一部に置かれる。任意の与えられた時間
に１つのＵＡＥＮまたはＭＡＥＮだけがアクティブであ
る。次の３つのミドルアドレスレジスタがある。バース
ト形式レジスタＢＴＹＰ、インデックスレジスタＩＲＥ
Ｇ、およびシーケンサからのデータ５ＥＱＵである。こ
ちらはデータをアドレスバスの３つの最下位ビットに置
く。５つのアッパーアドレスレジスタはデータをアドレ
スバス全体に置く。これらはバッファレジスタＢＵＦ　
Ｆ　、シーケンサデータＳ　ＥＣＩＵ　、待ち行列レジ
スタＱＵＥＵＥ、データレジスタＤＲＥＧ。

および一時レジスタＴＥＭＰである。

マイクロフードワードの第８（８番目）のワードは錐制
御ビット（Ｐｖｔｌｓｃ）企含む。ＤＱＲ１およびＤＱ
ＲＯはデキューリクエストの完了をＬＯＰｌおよびＬＯ
ＰＱにそれぞれ通徹する。Ｂ／Ｑは最上位の局部メモリ
アドレスビットを別御し、従ってバッファパラメータま
たは待ち行チ」パラメータをアドレスする。Ｂ／Ｔは待
ち行列インデックス（これは優先度によって未決定の仕
尤のトラックを保持する）の操作のためにインデックス
レジスタまたはバースト形式レジスタのいずれかの選択
を１９」御する。Ｄ／ＵはＬＩＰおよびＬＯＰに対する
バッファカウントの操作のために、カウンタがアップ計
数するか、あるいはダウン計数するかを決定する。ＣＮ
ＴＥＮはカウンタの動作を制御する。ＰＳＴＲおよびＮ
５ＴＲは高９先度および通常優先度のＦＩＦＯの出力レ
ジスタをそれぞれストローブする。

第２６図はスイッチングプロセッサに対するマイクロコ
ードフォーマットを示す。このフォーマットは待ち行列
シーケンサのものと類似しているが、しかしビットの多
くの（ｑ能が相違する。第１のバイトはスイッチングプ
ロセッサに対して５ビツトだけであるアドレス出力デー
タ（ＵＡＤＤＯＵＴ）を含む。このバイトの最上位ビッ
トは局部メモリの最上位アドレスビットを制御し、従っ
てチャネルパラメータまたはスイッチングプロセッサの
ルーティングテーブルをアドレスする。マイクロコード
の第２のバイトは次のアドレスフィールド（ＮＥＸＴＡ
ＤＤ）を含み、第３のバイトはデータフィールド（ＤＡ
ＴＡＯＵＴ）である。これらは待ち行列シーケンサマイ
クロフードの同じフィールドに類似している。

スイッチングプロセッサマイクロフードは１０の書込み
許容ビットを有する。バイト４の８つとバイト７の２つ
である。これらはデータバスから１０の異なる場所にデ
ータが書込まれることを可能にする。これら場所は局部
メモＩＪ　ＬＭＥＮ　　ＩＮ。

バースト形式レジスタＢＴＹＰ、出力レジスタ０ＵＴＰ
。

ＡＬＵの入カレジスタＡＲＥＧ、キャラクタ状態レジス
タＣＨＲ３ＩＮ、チャネル状態レジスタＣＨＮＳＩＮ、
インデックスレジスタＩＮ［＞Ｘ、待ち行２ｊｌｊレジ
スタＱＵＥＵ、待ち行列シーケンサリクエストラッチＱ
ＳＲＥＱ、および入力ストロープラッチＩＮＰＵＴ　　
ＳＴＲである。

マイクロワードの５番目のバイトはデータ許容コントロ
ール（ＤＤ）を含む。これらはデータがレジスタからデ
ータバスに転送されることを可能にする７つのビットで
ある。この７つのレジスタはマイクロワードデータ出カ
フイールドからのデータ５ＥＱＤ、スイッチングプロセ
ッサの局部アドレススイッチ０ＷＮＳ、キャラクタ状態
出力レジスタＣＨＲ３ＯＵＴ、ＡＬＵ出力レジしタＡＬ
ＵＯ，入カレジスタＩＰＵＴ、バッファレジスタＢＵＦ
Ｆ、および局部メモリＬＭＥＭ　　ＯＵＴである。

マイクロワードの６＠目のバイトはスイッチングプロセ
ッサのＡＬＵを１−Ｊ御する。これはＡＬＵに加算、減
算、シフト、ＸＯＲ，あるいは他の砲能を遂行させるよ
うに指示する６ビツトのコード化制御ワードを含む。マ
イクロワードの第７のバイトは２つの書込み許容、すな
わち、チャネルスタートラッチのリセットＲ５′ｒ　　
５ＴＲＴ、！：デキューリクエストラッチコントロー／
Ｉ／ＤＥＱを含む。第８のバイトは命令のシーケンスを
制御するビットを含む。これらはマイクロワードのＮ　
Ｅ　Ｘ　Ｔ　Ａ　Ｄ　Ｄフィールドから次のアドレスを
取り出すビットＥＰＡ　　ＳＥＬ、キャラクタおよびチ
ャネル状態に依存して次のアドレスを選択するピッ）　
ＮＡ　　ＳＥＬ。

およびスイッチングプロセッサの他の部分からのフィー
ドバックに基づいた条件付きジャンプを制御する４ビツ
トＳＥＬである。

マイクロコードの発生を容易にするために、カスタムア
センブラが待ち行列シーケンサおよびスイッチングプロ
セッサに対して芙現されている。

これらアセンブラは入力として上記したフォーマットの
アセンブリコードルーチンおよび出力マイクロフードを
取る。アセンブリコードに対するフォーマットはスイッ
チングプロセッサおよび待ち行列シーケンサに対するも
のと類似している。アセンブリステートメントはマイク
ロワード全部下たけマイクロワードの一部を発生する。

アセンブラ出力ステートメントが同じマイクロコードビ
ットに対して競合しないかぎり、これらステートメント
は同じマイクロワードに組み入れることができる。

メモリのアドレス指定は待ち行列シーケンサとスイッチ
ングプロセッサとで、それらのメモリフォーマットの相
違を反訳して、異なっている。待ち行列シーケンサのメ
モリ形態は第２８図に示されている。

待ち行列シーケンサの局ゴーメモリは共有メモリの各バ
ッファに対するパラメータおよび各待ち行列に対するパ
ラメータを保持する。これはメモリに対するアドレス指
定シンタックスに反映される０すなわち、バッファパラ
メータは（ｂ、　＊＊＊＊＊＊）によってアドレスされ
、他方待ち行列パラメータは（ｑ、　＊＊＊＊＊＊峯）
によってアドレスされる。

次の３つのバッファパラメータがある。すなわち、バッ
ファのキャラクタのカウント（ＣＮＴ）、与えられたバ
ーストのこのバッファに取って代るもの（ＳＵＣＣ）、
およびこのバーストと同じ待ち行列の次のバッファ（Ｎ
ＥＸＴ）である。これらパラメータはローア−アドレス
バスによってアドレスされ、通常はシンざル定数（÷Ｃ
ＮＴＸ４ＳＵＣＣ。

ＡＮＥＸＴ）によってアドレスされる。検乏さｎてＩ、
ハるバッファはアッパーアドレスバスを通じてアドレス
され、また定数でまたはレジスタの内蚕でアドレスする
ことができる。例えば、ステートメント ｍｏｖ　−ｄｒｅｇ　＝　（ｂ、　−ｂｕａｉｆ、　’
Ｅｒ　Ｃｎｔ　）はバッファレジスタ内のバッファ（通
常は与えられたチャネルに対する現在バッファ）のカウ
ントパラメータをデータレジスタに移動させることを意
味する。

待ち行列パラメータはミドルアドレスバスを通じてアド
レスされる。これはアッパーアドレスビットを５つの最
上位ビットおよび３つの収下位ビットに分ける。５つの
最上位ビットはあて先（出力リンクまたはポート）によ
って特定の待ち行列をアドレスし、３つの最下位ビット
はバースト形式によって待ち行列をアドレスする。各待
ち行列は３つのパラメータを有する。すなわち、待ち行
列の最後のバーストのアドレスを保持する待ち行列底部
（ＢＯＴ　Ｌ待ち行列の最初の（最も古い）バーストの
アドレスを含む待ち行列頂ｇ（’ｒｏｐ）、および与え
らｎたあて先に対するバースト形シシのうちでアクティ
ブバースを有するもののトラックを保持する待ち行列イ
ンデックス（Ｉ　ＮＤ　ＥＸ　）である。このインデッ
クスはバースト形式０においてのみアクティブであり、
従って通常は定数（ｑ。

−ｑｕｅｕｅ、　＃００００．４１ｎｄｘ　）でアドレ
スされる。

頂部および底部パラメータは通常、２つのレジスタ、す
なわち、１つがあて先に対するもので他の１つがバース
ト形式に対するもの、によりアドレスされる。例えば、
ステートメント ｍｏｖ　（ｑ、　−ｑｕｅｕｅ、　−ｔｙｐ、　’Ｓ　
ｂｏｔ　）＝−ｂｕｆｆはバッファレジスタの内容を待
ち行列レジスタ内の待ち行列のもとのバースト形式レジ
スタのバースト形にの底部パラメータに移動させる。通
常、これは現在待ち行列の底部に現在バッファを加える
ことになる。また、待ち行列パラメータは定数でアドレ
スすることができ、従ってステートメント ｍｏｗ　−ｔｅｍｐ　＝　（ｑ、　−ｑｕｅｕ、　＃０
Ｏ０２＋苧ｂｏｔ　）、および ｎｏｖ　−ｔｅｍｐ　＝　（ｑ、　Ｆ２　ｆｒｅｅｑ、
　４ｔｏｐ　）は有効なステートメントである。

スイッチングプロセッサは異なるメモリアドレスフォー
マットを有し、従ってスイッチングプロセッサに対する
移動ステートメントのシンタックスは僅かに相違する。

スイッチングプロセッサのメモリ形態は第２９図に示さ
れている。

スイッチングプロセッサの局部メモリは２つのアドレス
バスによってアドレスされる。アッパーアドレスバスは
マイクロワードから直接制御され、１０のパラメータの
うちの１つをアドレスする。

これらパラメータのうちの９つは与えられたチャネルに
特定のものである。すなわち、そのチャネルで１１来す
るキャラクタの状７１ｉ：４　（ＣＨＡ　ＲＳ　Ｔ　：
Ｆ　Ｌ　Ａ、　ＧまたはＤＬＥキャラクタにそうぐうし
たか）、チャネルの状Ｍ（ＣＨ５ＴＡＴ：バーストの始
まりまたは終了、等）、アクティブバッファの次のキャ
ラクタのインデックス（ＬＩＰおよびＰＩＰに対してＰ
ＵＴＩＮＤ、ＬＯＰおよびＰＯＰに対してＧＥＴＩＮＤ
　）、誤り制御パラメータ（ＢＣＣ５ＡＶ）、ルート選
定／ルート不選定指示器（ｒｖＬＡＲＫ）・　新しいバ
ーストを配置すべさ待ち行列（ＯＵＴＰＲＴ）、および
変更されるべきルーテイングテーブルアドレスおよびそ
れを変更するデータ（ＴＡＢＡＤＲおよびＴＡＢＤＡＴ
）である。アッパーアドレスバスの１つ以上のアドレス
がルーティングテーブルエントリを制御する。これらエ
ントリはバーストもルート選定する通信リンクを決定す
るために使用され、リンク事故の場合に変更される。

スイッチングプロセッサの局部メモリもまた、ローア−
アドレスバスによってアドレスされる。

全部のチャネルパラメータに対して、これはチャネルカ
ラ〉・夕によって自＃Ｉ的に朋」御される。しかしなが
ら、ルーティングテーブルにアクセスするときには、ロ
ーア−アドレスバスはインデックスレジスタによってｗ
＋　Ｊされる。かくして、命令ｍ６ｖ　（’ｐ　ｃｈａ
ｒｓｔ　）　＝　−ａｈｒｓはその特定のチャネルに対
するキャラクタ犬態パラメータに対するアドレスにおい
てキャラクタ状、咋レジスタの内容を局部メモリに）＄
動させる１、このように、スイッチングプロセッサのハ
ードウェアは池のチャネルに対して使用でさ、他方その
特定のチャネルに対するパラメータは次のフレーム時間
において使用するためにセーブされる。これに対し、ス
テートメント ｎｏｖ　（−１ｎｄｘ　）＝　＄０００１はインデック
スレジスタによってアドレスされたルーティングテーブ
ルロケーションに定数１を移動させる。このロケーショ
ンはチャネル番号とは独立である。それ故、同じルーテ
ィングテーブルが共通のリソースとしてすべてのチャネ
ルに利用できる。

ジャンプステートメントはマイクロワードの実行の順序
を制御する。これは特定の状態に依存してマイクロアド
レスカウンタにある値をロードすることによって行なわ
れる。すべてのジャンプは実行されるのに２サイクルを
要し、従ってジャンプステートメントの後のステートメ
ントはジャンプが行なわれたか否かに関係なく実行され
る。

２つの形式のジャンプステートメントがある。

通常のジャンプとＦＩＦＯジャンプである。通常のジャ
ンプステートメントはマイクロワードのＮＥＸＴＡＤＲ
フィールドから分岐アドレスを取り出す。通常のジャン
プのフォーマットは である。

ＦＩＦＯジャンプは他のハードウェア刀）ら分岐アドレ
スを取り出す。待ち行列シーケンサにおいて、アドレス
は一組のＦＩＦＯから取り出される。これば優先度トリ
ーに従ってサービスされる次のリクエストをもたらす。

デキュー、高優先度、および低優先度の３つの優先度が
ある。１つの優先区内でリクエストは先着順の基準でサ
ービスされる。

スイッチングプロセッサにおいて、アドレスは有限状態
マシンの一部であるＰＲＯ；Ｓ／１から取り出される。

有限状態マシンは谷チャネルに対するタスクのシーケン
ス化を制御する。例えば、バーストの第２のバイトが特
定のチャネルで処理された後、有限状態マシンは第３の
バイトが次であるということを指示し、適当なマイクロ
フードへの分岐を制御する。ＦＩＦＯジャンプステート
メントのフォーマットは次の通りである。

ｊｆ“ 上記した画形式のジャンプステートメントにおいて峯は
条件シンボルを指示する。特定の条件にそうぐうすると
、ジャンプが実行される。その他の場合には、マイクロ
フードアドレスカウンタがインクリメントされ、次の（
引続く）命令が実行される。待ち行列シーケンサおよび
スイッチングプロセッサに対して異なる条件が利用でき
る。待ち行列シーケンサに対しては、利用可能な条件は
ＥＬ ００　　次の命令に入る ｊｎｕ　　０１　　　無条件のジャンプｊｎｅ　　０２
　　　等しい場合にジャンプｊｕｎ　　（１３　　　等
しくない場合にジャンプｊｎｇ　　０４　　　大きい場
合にジャンプｊｎｌ　　０５　　小さい場合にジャンプ
である。これらはある絶対４Ｗ１とデータレジスタの内
容とを比較した結果に基づいている。

スイッチングプロセッサの場合には、条汗はＡＬｔＪ状
態レジスタからかあるいはある外部のハードウェアライ
ンから取り出される。スイッチングプロセッサに対して
利用できる条件は５ＥＬ ００　次の命令に入る ｊｎｕ　　０１　　無条件のジャンプ ｊｎｅ　　０２　　等しい場合にジャンプｊｕｎ　　（
１３　　等しくない場合にジャンプｊｎｂ　　０５　　
バッファがない場合にジャンプである。例えば、命令シ
ーケン ス％１ｏｏｐ　ｊｎａ　’１１（１６ Ｐａｐ は次のチャネルのスタートまでループを薄酸する。

ｎＯＰステートメントは不動作を表わし、１命令サイク
ルの時間をとる。

待ち行列シーケンサおよびスイッチングプロセッサに対
して利用できるいくつかの特殊命令がある。待ち行列シ
ーケンサに対してはこれら命令ばｒｓｔ ｒｓｔ ｊｎａ ｅｃ ｉｎ ｉｎ である。ｎｓｔ命令は通常優先度のＦＩＦＯの出力レジ
スタをストローブし、従って次のリクエストを出力レジ
スタにラッチする。ｐｉｔ命令は高優先度のＦＩＦＯの
出力レジスタをストローブする。ｎｓｔ命令は通常優先
度ルーチンによって実行されねばならず、ｐｓｔ命令は
高優先度ルーチンによって実行されねばならず、さもな
いとＦＩＦＯ出力レジスタの内耳は変更されないま＼で
あり、同じリクエストが多くの回数サービスされること
になる。ｉｎｃ命令はカウンタをインクリメントし、ｄ
＠Ｃ命令はカウンタをデクリメントする。これらはバッ
ファのカウントパラメータを操作するのに使用される。

ｅｉｎ命令はインデックスレジスタにバーストを追加す
ることを可能にし、他方ｄｉｎ命令はバーストの除去を
可能にする。インデックスレジスタは特定のあて先に対
してなすべき仕事を有する待ち行列のトラックを保持す
るために使用される。新しいバーストが待ち行列に塀え
られたとさにあるいは古いバーストが除去されたときに
、トラックを更新することは重要なことである。

スイッチングプロセッサはこのプロセッサに特定の特殊
目的の命令を有する。これらはｒｓｔ ｌＩｔ ｍＯマーｏｕｔｐ　：工−１ｎｐｕｔ 山Ｆｐｅｒａｔｉｏｎ ｒｅｔ（！１Ｐｒｅ＋１ｕｅｓｔ である。

ｒｓｔ　命令はチャネルストローブラッチをリセットす
るために使用される。あらゆるスイッチングプロセッサ
ルーチンはこれをなさなければならず、さもないと次の
チャネルのスタートを見逃すことになる。ｒｓｔ命令は
入力を入力レジスタにストローブする。ＬＩＰおよびＰ
ＩＰの場合には、これは入リンクまたはポートからの入
力をラッチする。

ＬＯＰおよびＰＯＰの場合には、共有メモリからキャラ
クタを要求する。出力レジスタに書込むことは、通常の
移動ステートメントでなされているけれど、同じく特殊
目的を有する。ＬＩＰおよびＰＩＰの場合には、共有メ
モリへの書込みを開始させる。ＬＯＰおよびＰＯＰの場
合には、出力が出リンクまたはポートに送られる。

スイッチングプロセッサにおけるａｌｕ命令はＡＬ　Ｕ
　ｔ−ａ制御するために使用される。このＡＬＵは復致
のコードに応答して１５レジスタ（−ａｒｅｇ）とＱレ
ジスタ（内部）間の動作を実行し、その結果をその出力
レジスタ（−ａｌｕｏ）に置く。利用可能なＡＬＵ動作
は ａ　ｌ　ｕ　　軽ｔ　ｏ　ｑ　：　Ａ　ＲＥ　Ｇの内容
をＱＲＥＧへ転送ｒｅｑ命令は待ち行列シーケンサの仕
事を要求する。これはリクエストをスイッチングプロセ
ッサＩＤ、チャネル番号、およびバッファパラメータと
ともに共有バスを通じて送出し、それを待ち行列シーケ
ンサのＦＩＦＯ中にラッチすることによってなされる。

待ち行列シーケンサが実行できるという各ルーチンに対
するリクエストパラメータが平圧する。例えば、命令 ｒｅｑ　４ｉｎｅｇｉｍ は待ち行列シーケンサがそのスイッチングプロセッサの
そのチャネルと、関連したバッファのカウントパラメー
タをインクリメントすることを要求する。

待ち行列シーケンサマイクロコードはそれぞれがスイッ
チングプロセッサからのリクエストをサービスするルー
チンの集合として構成されている。

リクエストは未決定の仕事を有する最高優先度のＦＩＦ
Ｏから選択される。各ルーチンの終了時に、ｊｆｕ命令
が実行され、次の未決定のリクエストにジャンプする。

かくして、待ち行列シーケンサは行なうべき仕事がなく
なるまで、複数のルーチンを直列に実行し、仕事がなく
なったときに待ちループを実行する。表８に示す１５の
異なるルーチンが現在ある。

表　　８ 待ち行狗シーケンサリクエスト ルーチン　　　定　義 １ｎｃｓｉｒｎ　　　ｓｉｍｐｌｅ　ｉｎｃｒｅｍｅｎ
ｔ　ｃｏｕｎｔｉｎｃｕｎｃ　　　ｉｎｃｒｅｍｅｎｔ
　ｗ／ｇｅｔｂｕｆｉ　ｎ　ｃ　ｕ　ｎ　１　　　ｉ　
ｎｃｕｎｃ　ｗ／ｅｎｑｕｅｉｎｅｃｏｎ　　　ｉｎｃ
　、　ｃｏｎｄｉｔｉｏｎａｌ　ｇｅｔｂｕｆｉｎｃｃ
ｒｅ　　　ｉｎｃ　、　ｃｏｎｄｆｔｆｏｎａｌ　ｒｅ
ｓｅｔｆ＋ｃｅｎｑ　　　ｔｎｃｒｅｍｅｎｔ　ａｎｄ
　ｅｎｑｕｅｒｅｓｅｔ　　　　　　　ｒｅｓｅｔ　　
ｃｏｕｎｔｒｅｑｕｎ　　　ｒｅｓｅｔ　、　ｇｅｔｂ
ｕｆ　、　ｅｎｑｕｅｒｅｓｅｎｑ　　　　ｒｅｓｅｔ
　　ａｎｄ　　ｅｎｑｕｅｄｅｑｐｒｉ　　　ｐｒｉｏ
ｒｉｔｙ　ｄｅｑｕｅ　（ＬＯＰＯ／１　）ｄｅｑｎｒ
ｍ　　　ｎｏｎ−ｐｒｉｏｒｔｔｙ　ｄｅｑｕｅ＝ＰＯ
Ｐｄｅａｃｏｎ　　　ｄｅｃｒｅｍｅｎｔ　、　ｃｏｎ
ｄ　、　ｃｈａｉｎｐｕｔｂｕｔ　　　ｒｅｔｕｒｎ　
ｂｕｆｆｅｒ　ｔｏ　ｆｒｅｅｑｇ！ｔｂｕｆ来　ｚｅ
ｔ　ｂｔ＋ｆｆｅｒ　ｆａｒ　ｔｈｅ　Ｌ　Ｉ　Ｐｓａ
ｔｂａｆ”　　ｓｅｔ　ｂｕｆｆｅｒ　ｐａｒａｍｅｔ
ｅｒｓ牽印のルーチンはｖＪ期設定に３いてのみ戸開さ
れる。

１つのリクエストだけが各スイッチングプロセッサから
任意のチャネル時間に送出することができる。ＬＩＰま
たはＰＩＰはｉｎｃｓｉｍＸｉｎｃｕｎｃ。

１ｎｃｕｎｌＳ　１ｎｃｃｏｎＳ　１ｎｃｃｒｅＳ　１
ｎｃｓｎｑ、ｒｅｓｅｔ、ｒｅｑｕｎ。

あるいはｒｅ９ｅｎｑリクエストを送出することがでさ
るｏ　Ｌ　ＯＰ　ｉｉ　ｄｓｑｐｒｉ、　ｄｅａｃｏｎ
、あるいはｐｕｔｂｕｆリクエストを送出することかで
き、他方ＰＯＰはｄｓｑｎｒｍ、　ｄｅａｃｏｎ、ある
いはｐｕｔｂｎｆリクエストを送出することかできる。

このように１待ち竹製シーケンサは常にその送出のフレ
ーム時間内にリクエストを処理することができる。ｄｅ
ｑｐｒｉは最高の優先度を互し、ＬＯＰに対するバッフ
ァをエンキューするルーチン（１ｎｃｕｎｌおよび１ｎ
ｃｅｎｑ　）は第２に高い優先度を有し、他の丁べての
ルーチン（＝低い優先度を有する。

各ルーチンの終了時に、パラメータは適当なチャネルに
対する適当なスイッチングプロセッサのデュアルポート
バッファメモリに苔込まれる。

各スイッチングプロセッサはそれがＬＩＰ。

ＬＯＰ、ＰＩＦ、あるいはＰＯＰであるかに依存して異
なる一組のマイクロコードを実行する。このマイクロフ
ードの碑盾はすべての組とも類似している。各チャネル
はチャネル時間内で独立に処理される。この時間中、局
部メモリからのパラメータが読み出され、待ち行列シー
ケンサに対してリクエストがなされ、キャラクタが人力
され、処理されて出力され、そしてパラメータが次のフ
レームの同じチャネルに対する局部メモリに記憶される
。

第３０図はリンクスイッチの入力プロセッサの暗化的フ
ローチャートである。ＬＩＰおよびＰＩＦマイクロコー
ドはコードの共通セクションとして構成され、これはそ
の後ｊｆｕ命令を通じて特定のルーチンに分岐する。こ
の共通コードはチャネル時１８１の開始までループをな
し、局部メモリからキャラクタ状態およびチャネル状態
レジスタをロードし、キャラクタ状態有限状態マシンの
出力を局部メモリに記憶する。各ルーチンは通信リンク
またはポートからキャラクタを入力し、適尚な処理をな
し、キャラクタを共有メモリに註き、待ち行列シーケン
サから待ち行列処理を斐求し、次のフレーム時間に実行
されるべきルーチンを計算し、そしてこの情報を局部メ
モリに記憶する。

第３１図はリンクスイッチの出カプロ七ツサのｉ５３能
的７０−チャートであるつＬＯＰおよびＰＯＰはＬＩＰ
およびＰＩＰよりも若干簡単なタスクを有する。ＬＯＰ
は出力リンクまたはポートに向けられたバーストを見つ
け出してこのバーストの次のバイトを出力することだけ
を必要とする。出力に利用できるバーストが存在しない
ときには、ＦＬＡＧキャラクタが送出される。ＬＯＰの
場合には、時間拘束が厳しいのでデキューは最高の優先
度を有する。ＰＯＰの場合には、時間河宋は厳しいとい
う程ではないので低い優先度のデキューが使用できる。

待ち行列シーケンサはすべてのスイッチングプロセッサ
からのリクエストを２形式の侵先夙で処理する。第１の
形式は処理に対するものであり、リクエストの形式に基
づいている。第２の形式はアクセスに対するものであり
、スイッチングプロセッサの一致状態に基づいている。

リクエストには次の３つの優先度がある。デキューリク
エスト、優先度リクエスト、および通常のリクエストで
ある。優先度および通常のリクエストはそれらの形式内
で先オｊ頑の基準でサービスされる。通常のリクエスト
はすべて勿優先度リクエストが完了されるまで、サービ
スされない。デキューリクエストはリンク出力プロセッ
サによって発生され、最高の優先度を割当てられ、従っ
てそれらはつくられたのと同じチャネルでサービスされ
る。デキューリクエストは同じチャネルでサービスされ
るから、スイッチングプロセッサが待ち行列シーケンサ
に識別（アイデンティフィケーション、ＩＤ）を転送す
る必要はない。優先度および通常のリクエストは待ち行
列シーケンサがそれらに対する時間を有するときに、サ
ービスされるべきＦＩＦＯにロードされる。これらリク
エストはスイッチングプロセッサ番号とリクエストがな
されるチャ千ルを含むぞれらのＩＤを仲なわな番ブれば
ならず、その結果待ち行列またはバッファの応答を正し
く戻丁ことができる。

第２列の調停はプロセッサの機能による。ＬＩＰ。

ＬＯＰＳＰＩＰ、およびＰＯＰはその頑序の優先度で配
置されている。スイッチに任意形式のり数のプロセッサ
がある場合には、この形式内の優先度は随意に選択する
ことができる。待ち行列シーケンサとスイッチングプロ
セッサ間のインターフェースは非同期であり、優先度を
与えられる。バスの認可を有するスイッチングプロセッ
サはリクエストおよびそのＩＤｔ−待ち行列シーケンサ
のＦＩＦＯにロードする。

待ち行列シーケンサは主として２つの演算機能（インク
リメントおよび比較）および２つの論理機能（ＡＮＤお
よびＸＮ０Ｒ）をＣイえたレジスタ転送マシンである。

このマシンにはアキュムレータは存在しない。最大速度
の動作を達成するために、条件フード選択フィールドを
除き殆んどすべてのビットが直線的にコード化される。

通読する処理以外には２つのプログラムｉ［ｉｌＪ御命
令、すなわち、条件付きジャンプ命令および条件なしジ
ャンプ命令だけである。

待チ行列シーケンサおよびスイッチングプロセッサは自
動的な命令の予めの取出しを可能にするパイプライン命
令レジスタを有する。命令の予取出しは逐次処理の性能
を向上させ、かつ上首尾のジャンプを行ないながら追加
の命令を付加する。

不動作命令を挿入することがときどき必要となるけれど
、しばしば有用な仕事に上首尾のジャンプの前に予め取
出された命令で行なうことができる。

すべての待ち行列を空に設定し、すべてのバッファを自
由待ち行列に戻す初期設定の後、待ち行列シーケンサは
ＦＩＦＯを通じて到来するスイッチングプロセッサのリ
クエストを待つ小さな２命令ループ（第２の命令は命令
の予取出しによって生じる不動作）に移行する。リクエ
ストが見つけられると、待ち行列シーケンサは適当なマ
イクロコード化サブルーチンにジャンプし、リクエスト
を処理する。ごの点で、もはやリクエストを必要としな
いが、しかし要求するスイッチングプロセッサの識別（
ＩＤ）は必要である。サブルーチンの？ＴＩ　Ｗｌにお
いて、ストローブが適当ｆ：Ｆ　Ｉ　ＦＯに発生され、
次のリクエストのために道を」る。ストローブの間、現
在リフニス）ＩＤはバッファレジスタにクロック入力さ
れる。

待ち行列シーケンサには局部メモリがあり、キャラクタ
メモリに存在するバッファおよび待ち行列の状態を保持
する。過言リンクに進むすべてのバーストはそれらの形
式に基づいて、８つの可能な優先度（音声、データ、お
よびこれら形式の例である制御）に優先度を与えられる
。各通信リンクに対する８つの優先度に対応する８つの
リンク待ち行列と同じ数だけあり得る。

４つのロケーションが各バッファの状態に対して専用さ
れ、従って２つの下位アドレスビットがある。バッファ
状態はバイトカウント、次、および後任のバッファ連係
情報を含む。待ち行列状態は待ち行列に対する頂部およ
び底部ポインタを含む。優先度インデックスレジスタは
リンク待ち行列のＯｔｉ目の待ち行列状態に保持される
。ＬＩＰがある形式の新しいバーストを受信すると、Ｌ
ＩＰは既にセットされていないインデックスレジスタに
対応する優先度ビットをセットする。同体に、ＬＯＰが
空のチャネルに対する次のタスクを要求すると、待ち行
列シーケンサはこのタスクを最高優先度の待ち行列に戻
す。その待ち行列が空であるならば、ＬＯＰはインデッ
クスレジスタ内の対応するビットをクリアする。

待ち行列シーケンサは１２．５ＭＨｚで動作するように
設計されている。スイッチングプロセッサは１０ＭＨｚ
で動作するように設計されている。

バーストスイッチングマロクロコートトいつ題名の付表
はマイクロコードと待ち行列シーケンサおよびスイッチ
ングプロセッサの種々の実施例、例えば、ＬＩＰ、ＬＯ
Ｐ、ＰＩＦＳＰＯＰ、等に対するコメント（注釈）を含
む。

ポート回路 バーストスイツチングシステムにおけるポート１ｇ１ｉ
＆丁なわちポートインターフェース回路の百円は、スイ
ッチポートの信号の形式をポート便用者の４定の信号形
式に変換し、またその逆を行なうことである。丁なわち
、アナログ電話機、ディジタル毫話鎮、データ装置、ア
カログトランク等は、各々七の固有の形式のポート回路
を６要とし、そのポートＬｇＪｌｒＡＫより、その信号
の＋！ｆ注は共通のバーストポート信号形式に変換され
る。

櫨々のノ一式の装置のポート回路は異なるが、丁べて、
バーストを生成しＰ：Ｍさせるための手咳、音声ライン
上における沈黙／音声検出および七の池の４１１　（ｉ
１１１憬如を′♂む。

以゛Ｆには、アナログ成話慎に対するポート回路につい
て記述する。ついで、他の形式のポート回路のアナログ
（括栽ポート回路に対する関係についてａ２明する。

第３図および第６図には、ポート回路１７８および２５
８か、それぞれジンクスイッｆ′″１３２のポートと接
続されるものとして示されている。第３２図は、アカロ
グラインに対するポート１ｇ回路９５０の１例のブロッ
ク図を示しているが、この回路は、ポート回路１７８ま
たにポート回路２５８として採用し得る。

第３２図には、いわゆるＢＯＲ８ＣＨＴ機罷の若干のも
のがポート回ｉｒ９５０に含まれている。これは、バー
ストスイン六の高度に分孜される制御の待機と一頁する
。ｌ’−ＢＯル５ＣＨＴ」なる用語は、従来よりディジ
タルスイン六ングシステムにおけるラインカードと関連
する儂４讃距を表わ丁略語である。これらの我組は下記
のごとくである。Ｂは’、’ｔ　ａ供給（Ｂａｔｔｅｒ
ｙ　　ｆｅｅｄ）の４語で１、　加入者礪６へ直ルバイ
アスまたはループ竜戎を供給すること？、意ｊ禾する。

Ｏは過（圧尿護（０マｓｒマＯ−０−１ｔａ　　ｔｒａ
ｎｓｉｅｎｔ）　の４！＠語であシ、伝送ライン近訪の
磁電により誘起されるトランジェントのような１高磁圧
トランジエントによるフ員漬を昧護することを意、禾す
る。Ｒはリンギング（几ｉｎｇｉｎｇ）の略語であ）、
加入者ライン上に誘起されるリンキング信号を＋ｊｌｊ
−することを意味する。Ｓは監視（８ｕｐａｒ−ｖｉｓ
ｉｏｎ）　の４語であり、７遥々の那入首機益状悪を検
出するためラインを監視することを意味する。Ｃは、コ
ード化（Ｃｏｄｉｎｇ）の略語であシ、加入者音声信号
をゲイジタルキャラクタに変換することおよびその逆を
行なうことを意味する。

■はへイブリッド（Ｈｙｂｒｉｄ）の４語であり、２線
式加入者ラインと４線式コード化部門においてら要とさ
れる２−４腺′Ｘ換を遂行することを意味下る。では試
８艮（’ｐｅ　ｓ　ｔ　）の略語でめ９、Ｖｌｊえば加
入者ライン上において故確染午牙決定する試験を遂行下
ることを意味する。ＢＯ几５ＣＨＴ礪拒のよシ詳細な説
明については、Ａｒ１ｈｕｒ　Ｅ、Ｗｉｌ目・−ａｍｓ
著１’−Ｄｅｓｉｇｎｅｒ　’ｓ　ｔｆａｎｄ　Ｂｏｏ
ｋ　ｏｆ　Ｉｎｔｅ　−ｇｒａｔａｄ　Ｃ１ｒｃｕｉｔ
ｓＪ　、ＭｃＧｒａｗ−Ｊ＝［ｉｌｌ　ＢｏｏｋＣｏｍ
ｐａｎｙ　、　１９８４　’４％行、第４嘆を多項され
たい。

ポート回路９５０からの各形式のバーストは、ポートバ
スとマイクロブグセノナ９５２間においティンター７エ
ース９５４を通ってバイト苺に進行下ル。インターフェ
ース９５４は、ポートバスの・爵注をマイクロプロセン
ｆ９５２のバスに４合させる。Ｚｉｌｏｇ　Ｚ１３０Ａ
として入手し得るマイクロプロセンナは、マイクロプロ
センナ９５２として十分である。

マイクロプロセンｆ９５２に到達する到来音声のバイト
は、ディジタル−アカログ（Ｄ／ム）コア　ハーク９５
６に供給される。Ｄ／人コンバータ９５６は連続アカロ
グ信号を発生し、そしてこの信号はＳ　Ｌ　Ｉ　Ｏ９５
８に伝送される。

加入者ラインインターフェース回、４　（３ＬＩＣ）９
５８は、ハイブリッド丁なわち４−２線ｆｅｄ距、電池
供袷丁なわち（活１景の一力供給、リング４田のライン
への印加およびオフ−フック検出を含むＢＯＲｓＣＨＴ
ｔ＊ｑｌの多くのものを遂行する面東上入手し得る回路
でおる。再溝或されたアナログ信号は、５ＬＩ０９５Ｆ
３により２−４礫７ｆログフイン９６０に供給される。

アカログライン９６０上の４末に用４礪４列えば１合機
から到層したアナログ信号は、５ＬＩＣ９５８を通り、
アナログ−ディジタル（Ａ／Ｄ）コンバータ９６２に供
袷嘔れる。Ａ／Ｄコンバータ９６２に信号をディジタル
化して、キャラクタ列をマイクロプロセンナに供給する
。マイクロプロセンナ９５２は、このキャラクタ列に対
して音ｐｓ／沈黙＠ｊアルゴリズムを実行する。マイク
ロブｃＩ七ツナ９５２は、清報エネルギが４伍すること
、聞えば更用者が話中であることを決定すると、バース
トを宣ゴし、ヘッダを予め：Ｍｉ定し、バーストのバイ
トをインターフェース９５４ｆｒ−介してポートバスに
送り、そしてバーストの１將ｒ埒にターミネーダ丁なわ
ちターミ不−／ヨン／−ブンスをは加する。Ｄ／Ａコン
バータおよびＡ／Ｄコノバータは、−４にされてしばし
ｒＬｃｏｄｅｒ／ｃｌｅｃｏｄｅｒに対する４　［ｃ　
ｏ　ｄ　ｅ　ｃ　Ｊ　　と称される。このように、バー
ストの兄王および終ｒがポート回路で１行なわれる。こ
の４ｄＸは、ポート回路がリンクスイク六の近情から１
用者の近情、冗極面にに４宋の便用者の債感目不円に４
されるとき持に１要である。

バーストスイツ六ングアーキテクテヤは、元信便月番か
らディジタル層話憬を含むデスティネーション便用者へ
のディジタ／＆／伝送を叉待する。

音ＦＭ／沈黙横山アルゴ９ズムは孜前釣に周矧である。

横田アルゴリズムはディンタル信号で１乍するから、デ
ィジタルスピーチ補間（ＤＳＩ）アルゴリズムが適当で
ある。ＦＩＪえは、Ｄ８１アルゴリズムの１列として、
Ｓ、Ｊ、Ｃａｍｐａｎｅｌｌａの論文「Ｄｉｇｉｔａｌ
　　５ｐｅｅｃｈ　ＩｎｔｓｒｐｏｌａｔｉｏｎＪ　５
Ｏｏｒｎｓａｔ　’Ｆｅｃｈ、　　Ｒｅｖ、　Ｍｏ１．
　６、ｍｌ　　１２７〜１５８頁、１９７６年春発行分
参照されたい。

また、茂屑上周凡の寺唾なＴＡＳＩ（時間割当てスピー
チ挿間）Ｆｉ術？参照されたい。

ポート回６＆９５０に４定の状態が起こると、マイクロ
ブσセツｆ９５２は劇坤バーストを生成してそれをイン
ターフェース９５４を介して送出し、高位のプロセンナ
にこれらの状襟について報刊する。かかる状媚として、
万ンフノクまたはオフフック、およびトーン検出≦９６
４からのトーン検出を営む。キートーンのようなアナロ
グトーンの受信にて、トーン検出≦９６４は、そのトー
ンのディジタルコード化信号をマイクロプロセンナ９５
２に供給する。過当なトーン検出盛の列は、ＧＩＩＥマ
イクロｔｇｌ路、部ロ６随０８８７０Ａである。

マイクロプロセンナ９５２は、インターフェース９５４
からｄｌＩ圓バーストを受信すると、７Ｂ１１　ｍバー
ストの形式ＫＸ存する櫨々の（転）作を我シ得る。

マイクロプロセンナ９５２はリンガ９６６をターンオン
することができ、このリンガは２０Ｈｚ（ｆ）リングミ
４玉を発生し、ラインに収り付けられた雀話偵をｉ動さ
せる。制仰バーストは、７ｆログトーンを衰わ丁−運の
バイトを、マイクロプロセンナのメモリから読み出させ
Ｄ／Ａコンバータ９５６に送出することができる。これ
により、トーン例えはダイアルトーンまたは話中１言号
がイ括礪（活られる。、ｆｌｌｌｌ−ストはまた、ＤＡ
コンバータ出力をルックバンクａ路９６ｓを介してＡ／
Ｄコンバータ入力に置換置ｄすることもできる。これに
より、パーヌトスイン六ングンステムの広屹！Ｏ１の遠
隔参１ヒカが町拒となる。

ポート回路を循環させることＫよシ、広範囲の試恢モー
ドのための手取が提供される。インターフェース９５４
から受信された音声バーストは、下記の側路部品を辿っ
た麦インターフェースに音声バーストとして戻される。

丁なわち、インターフェース９５４、マイクロブσセク
ｆ９５２、Ｄ／Ａコンバータ９５６、ルーフバック９６
日、Ａ／Ｄコンバータ９６２、マイクロプロセンナ９５
２およびインターフェース９５４を通る。高位プロセン
ナにより受信された音声バーストは、送られ定ものとデ
インタ／Ｌ’的に比べでさ、これらの部品の−ｊＪＪ？
［化ｎを決定できる。Ｉだ、トーン検出器９６４により
、受信されたトーンは、マイクロプロセンナ９５２から
送られたものと比べできるから、トーン検出器９６４の
劫ｒμ目目乃３監疏できる。

この試議ｉ七力は、アナログライン９６０を非試次伏」
のまＩ伐丁。ポート回路９５０は、もし本ポートバスイ
ンターフェース９５４がディジタルラインインターフェ
ースにより直さ代えられれば、シンクスイン六からアナ
ログ瑞宋−一に移すことができる。−Ｉえば、第３図の
ポート回路１７８がアナログ瑞末礪虐の近くに９Ｊ埋的
に配置されるならば、ポート＠ｇ９５０は、第６図に示
されるポート回路２５８０磯相を逐行する。加入者近情
（おそらく加入者１（円または塙宋更月番＆直門さえも
）の礫はディジタルラインとなシ、遠隔ポート回路を含
む主ラインは、ループバンク１ｊ１２１洛９６８を１史
って試験できる。

ポート回路９５０は、もしも５ＬＩＣ９５８円のハイブ
リッドおよび磁、也供、拾回路およびトーン検出４９６
４が砿去されるならは、ディジタ／Ｌ／音Ｐ４活曜に作
用する。Ｄ／Ａコンバータ９５６のｊ力は直換イ括憬受
話器に向い、嘔佑礪マイク出力は直接ム／Ｄコ／パータ
９５２に［司う。

ディンタルｖｌ末に４当なポート回路は、インターフェ
ース９５４、ポート回路のマイクロプロセンナ９５２、
さらにＵ　Ａ　ＲＴ　（ＵｎｉｖＩ！ｒｓａｌＡｓｙｎ
ｃｈｒｏｎｏｕｓ　　Ｒｅｃｅｉｖｅｒ　Ｔｒａｎｓｍ
ｉｔｔｅｒ）と汗される扁朶９に入手し得る」ｋ−直お
よび亘−並コン゛バータよシー成されよう。

ポート回路９５０は、既存法ｊの回梧切昏えされるライ
ンＬ９［の機能を遂行する。しかして、この回路は、ｃ
ｏｄｅｃ（Ｄ／ＡおよびＡ／Ｄコンバータ９５６および
９６２）および５ＬＩＯ９５８よ）成る。

ポート回路９５０は、少なくとも下記の点で既存のライ
ン回路と異なる。

ｔ　ディンタルラインおよびポート回路の遠隔配置の受
用を町ｇＱにするインターフェース９５４を含む ２、　１ｔｉｉｌ−バーストの屏、沢および沈黙／音声
の検出を”Ｔ　ｇ：にするマイクσプロセソｆ９５０を
含む。

五　多くのライン回路（支）対するリング（圧の共通の
元生でなく、９ング（圧の局部ｎ発生をｏｒ紺にする舖
４．ＦＪ！ｊンガ回烙９６６を言む。

４、　多くのラインｔ！２１４に共有される共通のトー
ン検出器に依存せす、信号トーンの局部ｄ９検出を町炬
にするトーン検出４９６４を含む。

５、　５ＬＩＣ；９５８を尿きポート回路の丁べての遠
、４試：杖をｌ１ｉＴ　Ａ’Ｑにするルックバック＠、
−３９６８を富む。

分収電Ｈｄｌｌ 第１区は、リンクによシ相１ｉ接伏されたリンクスイン
ｆ−Ａよシ成るパーストスイッチングシステム１００を
示している。バーストは、端末愛用者と４合されたポー
トを介してスイツｆ″網にｊ人できる。７ヌデムＩＱＯ
￥Ｃおいて、ぴ月番Ｘは１用者Ｙと通信することを布望
するものと仮定する。

ヘッダにＹのアドレスをもってＸのポートにてスインＰ
ｄに入るバーストは、スイツー７″網によすＹポートに
ルート設定されねばならない。このルート設定は、シン
クスイッチが七のデスティネーションに回ってバースト
を？　Ｉｆｉできるように、各リンクスイッチがスイッ
チ１１１の矧４牙有することを８装とする。さらに詳ｄ
すると、谷すンクスイツｔは、バーストヘッダから下記
のものを決定下るに十分の１掬を有しなければならない
。Ｔなわち、ｔ　デスティネーションが七れ目１−ＷＫ
とって＠部面でなければ、どのリンクがデスティネーシ
ョンに同ってもつとも直接的に４かれるか。−役に、１
以上のリンクがリンクスイッチに’１４される。

Ｚ　デスディ羊−ンヨンがそれ１不によって局部刊であ
れは、バーストがどのポートに供給されるべきか。

パーストスイツｆ″制御１４Ｉ長櫨は、谷々スイツｆ　
Ａｉｄのポートに現われる１組のマイクロブロセツナを
Ａえている。谷ｆｆ１ｌｌ　ｍプロセンナは、ｉ＋ｊａ
バーストと坏されるメツセージを送信し、受信する。訓
呻哀五には、６つの様、Ｉ目面に異なる形式のプロセン
ナがダニする。丁なわち、ポートプロセンナと、発呼プ
ロセッサと、−１４ブロセツチとを肩する。

上述のごとく、各システムポートは、ポート回路列えは
ライン回路に位置してポートプロセンナを有する。ポー
トプロセンチは、七の発呼プロセンナとｎ１ｌ−バース
トを交遺し得る。ポートプロセンナは、オフフック、ト
ーン等のような外部言号をポート回路の曲の回路ととも
に検コし得、そしてポートプロセンナに、ＬＣ）答して
、ｔｒ＋Ｉ呻バーストを達山する。ポートプロセッサは
、１のｊｆｆｌＩＡプロセンナから１１，１１−バース
トを受信し得、セしてポートグロヤンｆに、３谷してリ
ング、トーン等のような外部信号をポート１ｇ路の藺の
回路とともに送出する。外部１ｇ方のニスは、ポート回
路の形式にβ存して変わる。このように、ポートプロセ
ッサは、外部信号と内邸制−バースト間のコンバータと
して働く。

谷ポート回路はポートプロセッサを有する。一般に、経
済的理由のため、ポートプロセッサのメモリを小ざく維
持することが望ましい力）ら、ポードブｃ７−１！：ツ
ナプログラムは大きくない。ポートのｄ城の変幻、−ｊ
えはライン、トランク耳はポートプロセッサで奴シ扱わ
れるから、制−バーストインター７エースは、丁べでの
形式のポートに灯して殆んど同じである。

バーストスイッチングシステムにおける高位膚虐ａ　４
Ｑの大半は、呼プａセグナに配置される。呼ブロヤツナ
は、呼の設定、カストム呼の′＃家の実行、−瀘々の詠
仔タスク等？取り扱うことができる。

タスクの分収の后米、呼プロセツテのプログラムメモリ
は相当大さくなり得る。

６呼プロセンナは、ポートの様相を有する。丁なわち、
呼びプロセスｆに、スイッチ網にとってはそれがデータ
表置でめったかのように見える。

七のスイッチ網の様相は直月番の：Ｉ　ンヒュ−ｙり様
相でおる。しかし、これは、以Ｆに記述されるように、
スインｔそれ自互０１１−にＦｉ直接包含されない。ス
イグ′ｆ制−装置は、一般に、スインｔの呼処理電荷、
利用町組注および−Ａ存町距狂のために必要とされるの
と同数の多数の呼プロセンナを必要とする。Ｍｏｔｏｒ
ｏｌａ　６８０００のような現任入手し得るマイクロプ
ロセンチは、坪プロセッチとして十分の処４雇刀企提供
し得より。

バーストスイン六ングシステムは、必然ａ９に多数の１
４ブ°ロ七スを含む。−ｊえば、′毫コ古システムにお
いて、代衣的１４プロセスは、ディレクトリ番号−装置
番号ｌ懐、時間および利用累涜、最近の変化、保守等で
るる。これらのプロセスが主としてデータベース活動で
ある。このようＶこ、ｆ埋ブａセスは、入きなデータ蓄
・膚の必要および過度のプログラム蓄償の・必要によ）
褥ぷづゆられる。

小形のシステムにおいては、ｆ４プロセスは、呼プロセ
ンナによシ遂行できるかも矧れない。大形のシステムに
おいては、管理プロセスは、おそらく別個のｄ理プロセ
ッサによシ遂行されよう。

大形の応用においては、ｇ埋プロセンナは、大形の蓄槓
北力をもつ呼プロセンナを補えることができ、呼プロ七
ブナ自不に対してはポートインターフェースしか必要と
しない。かくして、リンクスイン力のポートは、使用者
のリンクまたは旧の通信システムに対するトランクと結
合してもよいしくこれらの結合はポートプロセンナを含
む）、あるいは浄プロヤンｆま九はＩ理プロセンナと結
合してもよい。

バーストスイツｆ剖抑獲直は、システムのｇ理・匙４瓜
荷、利用Ｏｒ惰生および上桟）町化注のために必要とさ
れるのとＦ１５ｆ［のＩ４ブロセツナを含むことＫなろ
う。

上このように、」ｌμｓ長直装置各１用者ポートに対下
るポートゲｏ−ｔツナ、若干奴の序プａセンチおよび若
干叔のｄ４プロセンナを含む。以丁の論述は・これらの
部材が剰−既馳を四回に遂行するかを説明下る。単−了
り原理は、チービス提供である。丁べてのプロセンナは
、北極旧に１用番に肘するサービスを提供する。ポート
プロセンナは、愛用４に肘するサービスを直接ｄ９に逐
行する。呼プロセツｆは、ポートプロセンチに対するサ
ービスを２行する。ｉｆ埋プロセッサは、呼ブσセッサ
に対するチービスご遂ｒテする。を玉々の＋６１１　＠
プロセフｆ間の硯１１ｉ１Ｊを公式化下るため、各プロ
センナとＨ４する「チーとスセノト」の砒広を４介する
ことは有用である。このため、下記の定濃が通用される
。

チービスプロセッサ：１也のものンこチービスを提供す
るプロセンナ。

チービスセット、ブコセソナ刀・アービスを提供する丁
べてのもの。

チービスセノトメンバ：ブロセッチがサービスを提供下
るもの。

チーとスセントに対するチービス号提災するプロセンナ
。

第３３図に、サービスセクトの定湛およびサービス４ｇ
Ｊ＜装置の階級を示すもので、Ｆ記の点を注意されたい
。

各ポートプロセスｆは、七のチービスセットに１人の１
用首を有する。

各呼プロセンナは、七のチービスセントに多数のポート
プロセンナを有する。

各管埋プロ上ツナは、七のチービスセントに多以の呼ブ
ロセツｆ′ｆ、有する。

第３３図において、Ｉ　Ｓｊとして４膵の便用膚がＧ１
、Ｇ２、Ｇ、およびＧ、として示されている。谷詳は、
簡単にするため図ＪＥＴ　ＶＣ示されるようにビ・ずし
も２つでなく、適当改の史月番を言む。Ｇ更月番は、そ
れが−ＩＪ分されるそれぞれのポートプロセンナｐｐに
対下るチービスセントである。各硼のポートプロセンナ
は、詳が結合される呼グロセンナ（ＯＦ）Ｋ対下るチー
ビスセット（ｓｓ）を含む。６詳の呼プロセッチト、詳
が結合されるｇ埋ブコセン？（ＡＰ）ＶＣ対下るチービ
スセットを含む。かくして、Ｕ　Ｓ　Ｅ　Ｒ，はＰＰ、
にょクチ−ビスされ、Ｓ８．の番号であるＰＰ、はｃｐ
、　Ｉ／こよｐｆ−ビスされ、８８．の番号でろるＣＰ
、はＡＰ、によシナ−ビスされる。

第３３１Ａは、呼ブロセツチより多くのポートプロセッ
サがあり、け埋プロセンナより多くの呼プロセンナがあ
ることを示吸している。これ拡−膜面にいい得る。ポー
トプロセッサは、音声ポートについて沈黙検出を遂はす
るから、率−ポートにサービスする場合でさえ、かな９
話中であることが予ｔｕｌｌされる。晋通、１つのポー
トは時折のみ呼を開始するから、多奴のポートブロセグ
ｆは単一の呼プロセッサによりサービスされ得る。井ブ
ロセソチのプログラムメモリは（相当大さいと己われる
から、必要数の呼プロセンナのみを設けることで１ｉｌ
ｔｉ浴上の利益がある。

１つのＪ＋Ｋ　＞σる”ｇ４ブロセツプの請シ合いは小
さく、呼ブσイツナのそれよυ小さくさえあるから、・
必要とされるｇ４ブロセツチは１＋ブロセグナよυ少な
い。管理プロセッサのデータメモリの必要曲は相当大き
いと、低われるから、最小数のＩ理ブロセノチのみを設
けるということで師格上の利益がめる。

第３３図は、サービスセントの盾級企意、禾するが、丁
べてのプロセッサは自主的に−ｉＪ乍することを一５ｉ
Ａしたい。第３３図の−ｊ示は、プロセンナブロックが
、ある意・未においてその左のプロインチブロックを、
ｆｆ１ｌ　１＃　Ｌ得ることを意味することを意図しな
い。代わりに、この図は、石に流れるチービス要水およ
び三に渡れるこの−ｇ！求に吋するＩ６答で、サービス
の閃諏を示すことを、医図している。

上述のように、より小さいシステムでは、別個の管理プ
ロセッサを必要としない。この場合、管理プロセスは、
呼プロセッサによシ実行されよう。

実際に、アーキテクチャには、必然的に佇プロセッサを
必要とするものはなにもない。すべてのプロセスは、ポ
ートレベルで動作し得よう。これは、各ポートプロセッ
サに相当のメモリを必要とする。

第３３図の関係は、システムが、共有、分配されるリソ
ースで効率的な態様で制？３機能を実行することを可能
にする。

バーストスイッチングシステムの若干の具体例、特に切
迫した生残）可能性の要求を有するものにおいては、ポ
ート回路インテリジェンスを含む制′ＡＪ装置を、使用
者何円または端末使用者の機器内にさえ配置し得る。こ
の種の具体例において、２人（またはそれ以上の）残存
使用者間で通信が行なわれるに必要なことは、通信−運
搬手段、例えは残存使用者間で結合さｎるリンクスイッ
チが相互に利用できるということのみである。

サービスセットのメンバは、スイッチング網のどこへで
も配置できる。近接したシ閤接している必要はない。し
かしながら、実際問題として、制御メツセージがよシ遠
く移送されねばならぬ程、よシ多くのスイッチングＨリ
ソースがその伝送に採用される。制御に専用のスイッチ
ング網すソースｔ−最小にするためには、サービスセッ
トのヘッド２セツトの中心の近くに配置して、サービス
セットのメンバは互に近くにあると予測するのが適当で
ある。

ポートプロセッサとその呼プロセッサ間の制御バースト
トラヒックは、各プロセッサが、他のプロセッサのスイ
ッチング網アドレスヲ石すること全必要とする。

接続がこれらの要件で定義されると、サービスセットの
他の定義は、セントの各メンバとセットのヘッド間に接
続があるということである。すべての他のバースト接続
と同様に、スイッチング網リソースは、これらのｗｈに
よって全く専用されない。

第１図において、使用者Ｘが使用者Ｙと電話によシ通信
することｔ希望すると仮定する。第３４図は、単純な呼
び全設定し終了させるための制御プロセッサ間における
代表的バーストトラフィックを示す。

ステップ１において、Ｘのオフフック信号がＸのポート
プロセッサＰＰＸにより検出される。

ＰＰは、適当なａ御バース）ｔＸｏ呼プロセッサＣＰｘ
に送る。

ステップ２において、ＣＰ　ｘは制御パース）ｔＰＰｘ
に送１）、ＰＰｘにダイヤルトーンｌｘに送出させる。

ダイヤルトーンを聞くと、ＸはＹの電話番号のダイヤル
を開始する。

ステップ３において、Ｐ　Ｐ　ｘはＸによシダイヤルさ
れ之第１のディジン）１検出する。ＰＰｘは、このディ
ジットを６４　ｍバーストとしてＣＰｘに送る。このプ
ロセスは、ディジットごとに後く。

ステップ４において、ＰＰＸはＸでダイヤルさｎた最後
のティジットに検出する。ＰＰｘはこのディジット’ｉ
　ＣＰ　ｘに制御バーストとして送る。

ステップ５においで、ＣＰｘはＸによシダイヤルされた
Ｙのディレクトリ″ｒ＆話番号およびＣＰｘの装置アド
レスをＸの管理プロセッサ人Ｐｘに制御バーストとして
送出する。ＡＰＸは、Ｙの呼プロセッサＣＰｙおよびＹ
のポートプロセッサＰＰｙの装置アドレスを捜索する。

ステープ６において、人ＰＸは、ＣＰｙおよびＰＰ７に
対する装置アドレスｆｃＰｘに制御バーストとして送出
する。

ステップ７において、ＣＰｘ１オ制御バーストｔＣＰｙ
に送受、ＰＰ７が空であるかどうか全尋問する。この制
御バーストは、ＣＰｘおよびＰＰＸの装置アドレスを含
む。

ステップ８において、ＣＰｙはＣＩ’ｘに応答して、Ｐ
Ｐ７が空であるかどうかを指示するＩｌｉ御バーストを
送る。（もしもＰＰ７か空でなければ、ＣＦ２は、制御
バーストｆｃＰｘに送受、ＣＰｘは、話中信号トーンを
Ｘのラインに供、姶する。この偶発状態については第３
４に示されていない。）第３４図の例においては、Ｐ　
Ｐ　ｙが空であると仮定される。

ステップ９において、ＣＰ　ｘおよびＣＰｙは、制御バ
ーストヲそれぞれＰＰｘおよびＰＰｙに送る。ＰＰｙへ
の制御バーストは、Ｐ　Ｐ　ｘの装置アドレスを含み、
ＰＰ７’ｉしてＹの電話機のリンギング全開始させる。

ＰＰｘへの制御バーストは、ＰＰ７の装置アドレスを含
み、ＰＰ７ｉしてＸ。

を詰機へのリングバック信号全開始させる。この点で、
両ポートプロセッサは、他のパーティのスイッチング５
網アドレスを知る。

ステップ１０において、Ｙが送受ｉ−ｔもち上げる。Ｐ
Ｐｙは、Ｙのオフフック状態全検出し、この状ｆｉｔ指
示する制御バース）？、ｃＰｙに送る。

ステップ１１において、ｃｐｙは、Ｙのオフフック状ｈ
ｔ指示する７ｔ）Ｊ御バーストｆＣＰｘに送る。

ステップ１２において、ＣＰ　ｘは、ＰＰｘに制御バー
ストを送ｐ、ＰＰｘｆしてＸのライン上のリングバック
信号全終了させる。

その後、パーティの先に送られたＨ　ｉアドレスを使っ
てＸおよびＸ間の全２重金話が続く。ＰＰＸから発する
バーストは、管理諸経費なしに直接ＰＰｙに送られ、同
様にＰＰｙからのバーストはＰＰｘに直接送られる。各
パーティのポートプロセッサは、他のパーティのポート
プロセッサのスイッチング網アドレスを知る。

ステップ１３において、ＰＰｙは、Ｙが切ったことを検
出する。Ｉ’Ｐ７は、Ｙのオンフック状態を指示しかつ
利用情報を含む制御バーストをＣＦ２に送る。

ステップ１４において、Ｐ　Ｐ　ｘはＸのオンフック状
？Ｍ’ｒ検出する。ＰＰｘは、Ｘのオンフック状態を指
示しかつ利用？＃　＠　を指示する制御バーストをＣＰ
ｘに送る。

ステップ１５において、ＣＰｘは、評の完了全指示しか
つＢｎ求および／または管理目的のため時間および利用
情報を含む制御バーストをＡＰＩに送る。

ステップ１６において、Ａ　Ｐ　ｘは、ステップ１５に
おいて送られた制御バーストの受領ｆ　ｈ　Ｑする′＃
８御バースト’ｘｃＰｘに送る。

バーストスイッチングシステムにおいて、テータ装置は
、データ伝送のために専用化されたポート回路を介して
システムと結合される。データ呼に対する設定手順は、
音声呼のそれよシも若干簡単である。第１図のシステム
１００において、Ｘ（発呼パーティ）およびｙ（被呼パ
ーティ）は、各々、適当なデータライン回路を介してシ
ステムと結合されると仮定する。データ呼接続は、下記
の方法にニジ設定できる。

ステップ１において、Ｘは、佇馨戒または評イニシャラ
イズ部およびＹのディレクトリ番号を含む呼要求メツセ
ージを伝送する。ＰＰｘはこの伝送を検出、受信する。

ＰＰｘは、Ｙのディレクト’Ｊ　香＋Ｔ’ｚ　ＣＰ　ｘ
に別画バーストとして送る。このステツ７は、第３４図
に示されるステップ１〜４に対応する。

ステップ２において、ＣＰ　ｘは、Ｙのディレクトリ番
号およびＣＰｘＯｋｋアドレスｆ　Ａ　Ｐ　ｘにＭｌ　
御バーストとして送る。ＡＰｘは、ＣＰｙおよびＰＰｙ
の装置アドレス全捜索する。このステップは、第３４図
に示される方法のステップ５に対応する。

ステップ３において、ＡＰｘは、Ｏ２０およびＰＰ７の
装置アドレスをＯＰｘに制御バーストとして送る。この
ステップは、第３４図に示されるガムのステップ６に対
応する◇ ステップ４において、ＯＰｘは、ＰＰ７が空であるかど
うかを尋問する利岬バーストをＯ２０に送る。この制（
至）バーストμ、ＯＰｘおよびＰＰｘの装置アドレスを
含む。このステップは、第３４図に示される方法のステ
ップ７に対応する。

ステップ５において、ＣＰｙはＣＰｘに応答する。もし
もＰＰ７が話中であると、ＣＰｙは、ＰＰ７（Ｄ話甲伏
、−３指示下る１１呻バーストをＣＰｘに送る。ＰＰ７
が空であると、Ｏ２０は、接続が可屈であることを指示
するＩＵ１１ＡＩｌｌｔｌバーストをＣＰｘに送る。こ
のステップは、第３４図に示される万云のステップ８に
対応する。

ヌデクブ６において、ＣＰｘおよびＣＰｙは、谷々、ｆ
ｉ１１１５４１バーストｆ　Ｐ　Ｐ　ｘおよびｐｒｙに
七れぞれ送る。

ＰＰｙに対する制御バーストは、ＰＰｘの装置アドレス
を含６、ＰＰ７をして警報メノセー＋７をＹのデータ長
［直Ｖご送出せしめる。ＰＰｘに対する制御バーストを
ＰＰ７０獲１アドレスを含み、ＰＰｘをしてＸのデータ
Ｖｊ、置土に「坂接ａコメグセーンを衣示させる。この
点にて、（尚Ｐ　Ｐ　ｘおよびＰＰ７は曲のパーティの
スイグテング調アドレスを凡る。

これは、第３４図に示されるガムのステップ９〜１２に
対応する。

七の疫、ＸおよびＹのデータ装置ＩＮＫ全２１データ又
換が行なわれ得る。

データ１乎に対する呼ひの「刀ｍ手・碩は、各パーティ
のオンフック伏、・服の４灸出が過当なデータ耘込終ｒ
伏寒の検出によυ置さ代えられる点を１余さ、第３４図
、ステップ１６〜１６に示されるガムに類似でめる。

データ呼ヒ、琳６４図の方法にしたがって設定できる。

この場合、データは１，４当なインタフェース説ａ列え
はモデムを１．Ｉｉ″してシステムとぐ合される。しび
しながら、データラインとの一合が好ましい。

いずれの方法においても、叶の愛玩は、発呼パーティの
ポートプロセツチおよびツ呼バーチｉ（Ｄポートゲａセ
ンチが各々１のパーティの装置アドレスを知るときに設
定される。それにより、呼の完ｒ侵呼２終了させること
を呟き、呼は１１す帥装置により他の動距なしに伝送、
受信され得る。伝送レベルでは、！′＃報が送られつつ
あるときしか帯域幅がいずれかの方間において利用され
ないとしても、１同一ンペルでは呼び接読が４圧する。

バーストスイン六ング／ズデムのイ、斌・届のｌｉＪ的
嗣当での４点ご道、、Ｊ−４下るため、回路切替え従続
に対比して、「仮、司接碗（バーカニアル）」なる用、
府が採用される。回１名切替え接続においては、全伝送
帯域が後視の達ｄのため運（に的に荊り当てられる。

いずれのガムにおいても、各ＩＪデフσセツｆは、その
子−どスセクトにおける谷ポートプロゼノテの、盾−Ｐ
／臣状Ｊご准侍する。

第３５図は、第３４図に示される呼設定およびテークダ
クンのガムにおける若干のｒａｉｌ　ｕｌｌｌ　’−ス
トをメ］示している。システム１００の一部を水下図面
におし１て、頃ＩＪ　ｕバーストは、−」示の目ｎのた
め、［ｉｌ−プロセンチ間のＡ線として示されている。

竺刊−バーストは、朋の形式のバーストと同様にスイッ
チング網を介して伝送される。凶−における蒼号汀きの
ステップは、上述の番号Ｉｔさのステップに対応してい
る。ＰＰｘおよびＰＰ１間のＡ線は、ＸおよびＹ間の音
声会話（双方間）を指示している。

第３５図はまた、システム１００に対する代衣面Ｉ１．
ｉｌＩ呻アーキテク六ヤを示している。ＯＰｘは、ＰＰ
ｘを♂む多数のポートプロセッサに対する呼ブロセツチ
である。同様に、ＣＰ７は、Ｙおよび多数の１の使用者
にサービスする呼プロセンナである。ＡＰｘは、ＣＰｘ
を言む多数の序プロセンナに対する′ｕ４ブロセッチで
ある。ＡＰ７はｃＰｙに対する呼グロヤノナである。Ｘ
が井の発＋を者であるから、ＡＰｙは、呼設定およびデ
ークダクン万五のこの具不−ｊにおいては賃任を有さな
い。方法の池の具体列、→に庄又の持家が実地される場
合、ムＰ７は、呼設定およびテークダクンにおいて役割
を演じよう。ＸおよびＹは異なるリンク群の１用首であ
り、図面においてそれぞれのｍｌ＋ｎプロセンチの異な
るサービスセットにあるものとして示されているが、ア
ーキテクテャにおいてこの配置を必要とすることは何も
ない。−ｊえば、ＣＰｙはＡＰＩのサービスセントにめ
ってもよいし、それに加えて、または４強で、ＣＰｘが
ＰＰｘおよびＰＰｙにサービスすることもあう得る。

如何なる＋’ｔｆｎＪ　ＩＪレベルでも、サービスのメ
ンバが１　（または仮載の）リンク群に１捩定される必
要はない。

第３４図に４４ｄ示されるように、バーストスイッチン
グシステムにおいては、呼は高度に分配された＠画アー
キテク六ヤで設定され、テークダクンできる。６安とさ
れる＆Ｌレベルの１ｄｌｌ（ロ）は、中天・蜀に位置す
るのではなく場合よく配置されたリンクスイッチｌｆｃ
はへブスイツテの一部と結合されるａＡｉブロセノチの
レベルでろる。制」アトラフイックは、４込のためスイ
ッチング網それ自互？利用する。ＸおよびＹが呈に局部
であれは、呼を実灯するに必要な＋６１１　ｎ表置μ、
Ｘのラインにチービスする馴１ｇｌブロセツチの位置よ
シ遠くに位置しないでろろう。上述のように、この劇帥
アーキデク六ヤは、規４Ｉ］而２乎サービスに加えて５
文の’＃、ａを実地するのに採用できる。

サービスセントに制御プロセッサ間加えて、セットのヘ
ッドのスイッチング嗣アドレスを１ｕｌｌ　’ＩＪブａ
セノチに達ることもでさる。七のｉ、制御プロセッサは
、七のチービス費ボを七のチービスフロセンナ、丁なわ
ちチービスセントのヘッドに送ることになる。チービス
セントのヘッドが別当でメツセージのセンダである・６
要はないが、七うする場合もしばしはある。一枚重に、
第１のｕｌｌ−プロセッサが、第２の、ｆｌｌ、Ａプロ
セッサを第６．−１呻ブコセノチのチービスセットに割
り当てることができる。

第３３図全参照すると、ｃｐｌは、その（ＣＰ。

の）アドレス’ｉＰＰ、に制御バーストとして加えるこ
とにより、ＰＰｘ　’にそのサービスセットに加え、Ａ
Ｐ、は、その（ＡＰＬの）アドレスｔｃｐ。

に制御バーストに送ることによシ、ｃｐ、１そのサービ
スセットに加える。第３４図におイテ、ＰＰＸは、呼設
定における制御バースト通信のためＣＰｘのアドレスを
処理する。

サービスセットの設定は、制譚装置のプロセッサ間にお
ける制御バーストの送出によシ遂行できるから容易であ
る。サービスセットは、容易に同等に再限定できる。

制御プロセッサが故障の場合、故１−のプロセッサのサ
ービスセットのメンバを、代わシの制御プロセッサのサ
ービスセットに再割当てする手段が存在しなけれはなら
ない。これは、サービスセット再割当てのだめの信号全
制御バーストで送ることによシ、スイッチング網内で容
易に遂行でさる。

第３３囚において、ＣＰｌが故障の場合、ポートプロセ
ッサＰＰＩ　〜ｐｐ２　（−ｍに１つのｔＦＰには２以
上のポートプロセッサがある）を他のサービスセットに
再割当てすることが必要である。おそらく、これをなす
もつとも簡単な方法は、それらの各々’ｔ　ＣＰ　ｚの
アドレスに送ることによシ、それらＩｃｐ、のサービス
セットに割シ肖てることである。これは約２倍のＣＰ、
の負荷となるかも知れない。よシ一様な再分配がよいか
も知れない。例えば、システムがＮの等しくロードされ
た、または概ね等しくロードされた呼プロセッサを有し
、１つが故障であると仮定する。残少のＮ−１の呼プロ
セッサの各々は、故障の呼プロセッサのサービスセット
におけるポートプロセッサの１／Ｎ−１をビックアンプ
し鞠よう。この場合、各制御プロセッサの負荷は、Ｎ／
／Ｎ−Ｉ　Ｌか増力ａしないであろう。他の手法として
、制御プロセッサに池のプロセッサに取って代わる緊急
答散を合俸することもできる。

１つの重要な特徴は、既存のバーストスイッチングシス
テムに制御ｇ量を追加することが答易なことである。例
えば、システムがＮの等しくロードされた、または概ね
等しくロードされた呼プロセッサを有し、追加の制御容
量が所望されると仮定しよう。新しい呼プロセッサが空
ポートに設証され、ポートプロセッサの１／（Ｎ＋１　
）　７５：新しい呼プロセッサのサービスセットに再割
当てされるならば、得られたシステムはＮ＋１の呼プロ
セッサを有する。もしも再割当てされたポートプロセッ
サが、原のＮのサービスセットから一様に扱かれるなら
ば、得られたシステムは、Ｎ＋１の等シくロードされた
すなわち概ね等しくロードされた評プロセッサに！する
。この場合、原の貯プロセッサの各々は、比例的に、す
なわち係数１／（Ｎ＋１）だけ減ぜられた負荷を有する
ことになる。このように、追加の容量は、インクリメン
トにそして使用者サービスに実質的に乱れ？生ぜずにシ
ステムに設置できる。

制御プロセッサがバーストスイッチングシステム内に設
定されてしまうと、ソフトウェアの皮−はスイッチング
網内で遂行できる。特定のプロセッサに対するン７トウ
エ７は、システム中でダウロードされ、イニシャライズ
および始動試験も同様にスイッチング網内で遂行できる
。プロセッサ、すなわち、実際にどのプロセッサに対す
るソフトウェアの変更も、スイッチング月１４中で自動
的に設酋できる。スイッチング網内にお切るこの始動能
力は、バーストスイッチの内包する保守および管理能力
の一側面であシ、これは迅速なしスボンスと最小の価格
でシステムリソースの変幻性のある管理全可能にする。

一方制御の再割当も遂行できるが、この場合、バースト
スイッチングシステムのアーキテクチャに関して、２つ
の点が重要である。第１に、特ガ０の切替ネットワーク
が必要とされないことである。

再割当ては、完全に既存のネットワークを介して遂行さ
れる。第２に冗長性のある制御容量の割当てが、現在の
デュプレックスシステムにおいてしばしは見出される１
：１の冗長性と異なり、きわめて変幻的であシ、効率的
であることである。

切替えが行なわれ得る前にプロセッサが故ｌ頌している
ことを決定することが必要である。パーストスイッチン
グ制＠装置において、プロセッサの故障は、試験メツセ
ージトラックの応答の欠如によフ決定される。サービス
セットの再限定は、残存用呼プロセッサとともに動作す
る管理プロセッサにより調整される。

バーストスイッチング制御装置は、多くのプロセッサを
利用して制御タスクを遂行するから、マルチプロセッサ
システムである。これは普通のマルチプロセッサシステ
ムと異なる。ｇ通のマルチプロセッサシステムは、共通
のバスまたは共有のメモリを使ってプロセッサ間に緊密
な結合を提供する。このよりなアーキテクチャは、それ
自不故１社を受けるから、２蛍化されねはならない。バ
ーストスイッチング劇において、マルチプロセッサシス
テムは、スイッチングｊＮ　ｋ介してのメツセージ又換
により縫く結合されるプロセッサから形成される。この
緩い結合は、システムリソースの管理および拡張の容易
さにおいて相当に大きい変幻性および経済性を与える。

容量は、空ポートにプロセッサを追加することによシ拡
張できる。追加されるプロセッサは、この新しいプロセ
ッサが呼プロセッサであれ管理プロセッサであれ、サー
ビスセットの再限走により容易にサービス下に置くこと
ができる。

マルチプロセッサの制御プロセッサはスイッチング＝ｉ
　を介してのみ結合されるから、プロセッサ相互通信バ
スまたは共通メモリは設けられない。

冗長バスおよび共通メモリは必要とされない。−万のバ
スと他方のバス間の切替回路、または１つの共通メモリ
と池のメモリ間の切替えは必要とされない。故障が起こ
ったかどうかを決定するための、多知または比較回路は
必要とされない。これらの理由のため、保守は、代表的
１：１冗長装置において必要とされるよ）も複雑でない
と思われる。

バーストスイッチング制御装置は、今日の中央局および
ＰＢＸＩＥ回路スイッチの制御アーキテクチャと異なる
アーキテクチャを提供する。バーストスイッチング分配
制御アーキテクチャは下記の利点を逼供する。

１　容易な容量の再分配および拡張ニジステムは単一（
ｔたは数個）のａ　／ａｌｌプロセッサの故障により不
動化されない。制御プロセッサが故障の場合、残シの制
御プロセッサは故障のプロセッサに置キ代えられるから
、使用者のサービスは維持される０使用者のサービスに
実質的に乱れ金主じずに制御容ｉｔシステムに段階的に
加えることができる。

２　各活動プロセッサに対する待期プロセッサを用いず
に、スイッチング５ｉ１３それ自体、切替ネットワーク
および誤検出コンパレータ全使用することによる容易で
効率的なプロセッサの故障の回復。

工　簡単化されたアーキテクチャのため保守機能の四辺
さの低減。

４　呼プロセッサの動作が独立的でるるため、バースト
スイッチングシステムは、システムに存在するポートプ
ロセッサと同数の呼を同時に発生し得る。これは、シス
テムに制御装置を段階的に追加し得るという経済的利点
をもたらす。

Ｓ　先の諸利点のため、システムのりソー２をより経済
的に利用し得る。

以上、不発明の好ましい具体例を図示説明したが、技術
に精通したものであれば本発明の技術思想から逸脱する
ことなく種々の変形、変更がなし得ることは明らかであ
ろう。

第１図はバーストスイッチングシステムの一実施例を示
す構成図、第２図はバーストのディジタルフォーマット
の好ましい一実施例金示す丸賂区、第３図は本発明によ
るリンクスイッチの構ｇ図、第３λ図はリンクスイッチ
によって処理される走行中のバーストの４つの形式を例
示する説明図、ｉ；）　３　Ｂ図は本発明の梱々の実施
例で使用できる代表的な従来技術の並列潰先度解決回￥
！を例示するも４成図、第４図は特にハブスイッチのス
イッチングユニットｆ’ｅ＋およびリンク群との結合を
示すハブスイッチの構成図、第５図は本発明によるハブ
スイッチの（構成図、第６図は入力および出力ポートプ
ロセッサと２４の末！＋２使用者機幌との間に結合され
たディジタルマルチブレフサを示すリンクスイッチの他
の実施例の構成図、第７図はリンクスイッチの中央メモ
リにバーストの一部分を含むダイナミックバッファのフ
ォーマットを示す概１賂図、第８図はリンクスイッチ内
の待ち行列の５つのバーストに対するバッフ７間の連結
全例示するｆｒｙ成図、第９Ａ図および第９Ｂ図はそれ
ぞれバッファの大力および出力インデックスを例示する
ためにリンクスイッチｔ　ａるバーストの処理における
リンクスイッチのキャラクタメモリ内のバッファを異な
る２つの時刻において示すａｌ、略図、第１０図はリン
クスイッチの入力および出力プロセッサとキャラクタメ
モリ全通る４つのバーストの流気を例示する説明図、第
１１Ａ図乃至第１１Ｅ図は最初のバイトの到来時から最
後のバイトの伝送時までのリンクスイッチを通るバース
トの処理の虫々の段階での大力および出力プロセッサと
リンクスイッチの中天メモリの待ち行列およびバッファ
との連結をそれぞれ示す構成図、第１２ＡｙＨ＊−よび
第１２Ｂ図は出力チャネルにコンテンションが存在する
場合にリンクスイッチ内の出力チャネルに対するバース
トの割当てを例示する説明図、第１３囚は４つのヘッダ
バイト内に特定のフィールドを含むバーストの好ましい
フォーマットを示す説明図、第１４図は本発明によるデ
ータリンク・エスケープ手続きを要約して示す説明図、
第１５図はバーストスイッチング網において使用される
へプスイツチの構成図、第１６図は第１５図のハブスイ
ツチの単一のスイッチングユニットの構成図、第１７因
は第１６図に示したスイッチングユニットのハブスイッ
チング素子を示すブロック図、第１８図は時分割多重ハ
ブフレーム中のハブチャネルとバブリング循環周期との
関係を示す説明図、第１９図はハブスイツチによって処
理されるディジタルバースト信号の７オーマツ）ｋ例示
する説明図、第２０図はハブスイツチのスイッチングユ
ニットの動作を要約した説明図、第２１図は待ち行列シ
ーケンスならひにスイッチングプロセッサの撞々の央り
例、あるいはファームウェアの変形を示す代表的なリン
クスイッチのブロック図、第２２図は基本スイッチング
プロセッサのアーキテクチャのブロック図、第２３図は
３つの状態を示すスイッチングプロセッサの有限状態マ
シンに対するキャラクタ状態線図、第２４図は８つの状
態金示ススイツチングプロセッサの有限状態マシンに対
するチャネル状［ｑ　Ｊ　ＩＥ、第２５図は本発明によ
る待ち行列シーケンサのアーキテクチャのブロック図、
第２５Ａ図はスイッチングプロセッサＩたは待ち行列シ
ーケンサにおいて任意のインターフェースとして使用で
きるハンドシェイク論理全便用するインターフェース回
路のブロック図、第２６図は待ち行列シーケンサのマイ
クロコードフォーマットを示す概略図、第２７図はスイ
ッチング１０七ツサのマイクロコードフォーマット金示
すＩＡ略図、第２８図は待ち行列のメモリ形態を示す説
明図、第２９図はスイッチングプロセッサのメモリ形感
上水す説明図、第５０図はリンクスイッチの入力プロセ
ッサに対する機能的７０−チャート、第３１図はリンク
スイッチの出刃プロセッサに対する機能的フローチャー
ト、第３２図は第３図および第６図に示すようなリンク
スイッチの構成要素として使用できるアナログラインに
対するポート回路のブロック図、第３６図はバーストス
イッチングシステムに対する代表的制御アーキテクチャ
におけるサービスセットおよびサービス提供者の階ＷＩ
を例示するブロック図、第３４図はバーストスイッチン
グ電話通信システムにおいてポートＸから発信してポー
）Ｙで終了する単一の呼全設定するのに必要な槓々の制
御プロセッサによって実行される段階を示す概略図、尤
３５図は代表的なバーストスイッチング制？ａＵアーキ
テクチャにおいて制御プロセッサ間に伝送されるある制
御バーストを９１」示する説明スである。

ｉ　００：バーストスイッチングシステム１０２：ハブ
スイッチ １（１３．１ａ４：リンクスイッ チ１０６：時分ｂｊ多重進信リン ク１０８：末端使用者機器 １１２．１３０．１３２．１３４．１９０．１９２：リ
ンクスイッチ１２０：バースト １６０：中央メモリ １７２：メモリアービッタ １７８：ポート回路 １８０１１８２：ハブ １８４：ハブスイッチングユニット ２０２：中央メモリ ２２４：メモリアービッタ ２５８：ポート回路 ３００．３２０：バツ７ア ３１０：待ち行列 ３１２：待ち行列ヘッダ ３３０：リンクスイッチ ３３２：中央メモリ ３４０：中央メモリ ３６０．３６２：リンクスイッチ ３６４：リンク ４００：バーストのフォーマット ５００：ハブスイッチ ５０２．５（１３：ハブバス ５０５：中央クロック ５１６：メモリ ６００：リンクスイッチ ７００：基本スイッチングプロセッサ ９５０：ポート回路 Ｆｉ”ｉケＺ。

１）ン’ｌ−’）−７７＜逸ふ■ラヒツ２）Ｆ”ｉｇ、
３Ａ。

Ｆ”ｉｔ７．３Ｂ。

Ｋ″ Ｐｉ”　ｉｑ″、４゜ Ｆｒ’ｉｔ；１．６′。

Ｆ”１ｔｌｉｉＡ。

Ｆ”ｉｃｌ、　ＨＢ。

Ｆ”ｉｃｌ、　ｉｆＣ。

Ｆ”ｉｃｌ、　１４゜ Ｆｒ’ｉｃ；１１σ １戸１ｔ７１８゜ ［二夏φ［二Ｔ二＝＝α［＝＝ニニニニ］二ニニ可Σ二
＝］Ｆ”ｉｇ、１９゜ ＦＴ”１ｔ７２５Ａ。

Ｆ”ｉｔ７．２♂ Ｆ”ｉｑ：　２７゜ 告５η’！’ｌ　′ｌｌン゛ワ”ｆ−・）７大−マづＹ
　　　　　　　　　スルー１士ン７１プＯ匁−７゛ワ°
メミ１）で７１１Ｆ；”ｉ７２Ｂ。

Ｆ”ｉｔ７．２Ｂ。

Ｆ″ｉｇ：３Ｌ Ｆ／’Ｌ（Ｊ、　Ｊ岳。

Ｆ”１ｔ）＝　３５゜ 手続補正書 昭和６１年１０月２９日

Claims (15)

【特許請求の範囲】
1. （１）バーストが複数のバイトであり、バーストスイツ
   チング通信システムが時分割多重通信リンクによつて相
   互接続された複数のスイツチを含み、各リンクが各秒内
   に複数のフレームを有し、各フレームが複数のチヤネル
   を有し、各チヤネルが１バイトを伝送するための通信容
   量を有し、１つのバイトがあらかじめ定められた数のビ
   ツトであり、１つのビツトが１つの２進数字であり、前
   記通信システムが複数のポートを含み、各ポートがスイ
   ツチの構成要素であり、該スイツチが待ち行列シーケン
   サおよび少なくとも１つのスイツチングプロセツサを含
   み、該待ち行列シーケンサおよびスイツチングプロセツ
   サが待ち行列シーケンサバスを通じて結合されているバ
   ーストスイツチング通信システムのスイツチにおいて使
   用するための高速度待ち行列シーケンサにおいて、 データ／アドレスバスと、 該データ／アドレスバスと結合され、前記待ち行列シー
   ケンサを制御するための制御手段であつて、プログラム
   記憶式メモリおよび実行手段および待ち行列メモリ手段
   を含み、前記リンクスイツチを通るバーストに属する管
   理情報を記憶する制御手段と、 前記データ／アドレスバスと結合されており、かつ通信
   リンクの出力チヤネルへの割当てを待つバーストを指示
   するリストである出力待ち行列にバーストを置くために
   必要な管理を遂行するためのエンキユー手段と、出力待
   ち行列の最高優先度のバーストを前記通信リンクの空き
   出力チヤネルに割当て、該割当てたバーストを前記出力
   待ち行列から除去するためのデキユー手段とからなるエ
   ンキユー／デキユー手段であつて、前記制御手段と実質
   的に並行にかつ独立に動作するエンキユー／デキユー手
   段と、 前記データ／アドレスバスと結合され、前記スイツチン
   グプロセツサからリクエストを受信し、各リクエストの
   優先度を決定し、優先度クラス内の未決定のリクエスト
   を記憶し、そして各優先度クラス内の前記リクエストを
   受信したときと同じ時間順序で出力するためのリクエス
   ト保持手段であつて、前記制御手段と実質的に並行にか
   つ独立に動作するリクエスト保持手段と、 前記待ち行列シーケンサバスと前記リクエスト保持手段
   との間に結合され、前記待ち行列シーケンサと前記スイ
   ツチングプロセツサとの間にインターフエースを提供す
   るための入力インターフエース手段であつて、前記スイ
   ツチのスイツチングプロセツサからリクエストを受信し
   、該リクエストを前記リクエスト保持手段に送信する能
   力を有し、そして前記制御手段と実質的に並行にかつ独
   立に動作する入力インターフエース手段と、前記データ
   ／アドレスバスと前記待ち行列シーケンサバスとの間に
   結合され、前記待ち行列シーケンサと前記スイツチング
   プロセツサとの間にインターフエースを提供するための
   出力インターフエース手段であつて、バツフアアドレス
   をスイツチングプロセツサに送信する能力を有し、そし
   て前記制御手段と実質的に並行にかつ独立に動作する出
   力インターフエース手段とを具備し、 前記待ち行列シーケンサが前記スイツチングプロセツサ
   と実質的に並行にかつ独立に動作し、かつ前記スイツチ
   のすべてのスイツチングプロセツサの代りに作用するよ
   うにしたことを特徴とする高速度待ち行列シーケンサ。
2. （２）前記通信リンクを通る伝送速度がＴ１レートまた
   はそれ以上のレートに実質的に等しい特許請求の範囲第
   １項記載の高速度待ち行列シーケンサ。
3. （３）１つのバイトが８ビツトである特許請求の範囲第
   １項記載の高速度待ち行列シーケンサ。
4. （４）前記リクエスト保持手段が１つまたはそれ以上の
   先入れ先出し（ＦＩＦＯ）メモリからなり、該各メモリ
   が必要な制御機能を含む特許請求の範囲第１項記載の高
   速度待ち行列シーケンサ。
5. （５）前記プログラム記憶式メモリが少なくとも６４ビ
   ツトのワード長を有するプログラマブル・リード・オン
   リー・メモリである特許請求の範囲第１項記載の高速度
   待ち行列シーケンサ。
6. （６）前記待ち行列メモリ手段が前記データ／アドレス
   バスおよび前記制御手段と結合されたランダム・アクセ
   ス・メモリである特許請求の範囲第１項記載の高速度待
   ち行列シーケンサ。
7. （７）前記通信システムがリンクスイツチを含み、前記
   待ち行列シーケンサが該リンクスイツチの１つの構成素
   子である特許請求の範囲第１項記載の高速度待ち行列シ
   ーケンサ。
8. （８）前記通信システムがハブスイツチを含み、前記待
   ち行列シーケンサが該ハブスイツチの１つの構成素子で
   ある特許請求の範囲第１項記載の高速度待ち行列シーケ
   ンサ。
9. （９）バーストが複数のバイトであり、１つのバイトが
   あらかじめ定められた数のビツトであり、１つのビツト
   が１つの２進数字であり、前記通信システムが複数のポ
   ートを有するリンクスイツチを含み、各ポートが該スイ
   ツチの構成要素であり、各ポートが通信チヤネルと関連
   しており、前記リンクスイツチが待ち行列シーケンサお
   よび少なくとも１つのスイツチングプロセツサを含み、
   該待ち行列シーケンサおよびスイツチングプロセツサが
   待ち行列シーケンサバスを通じて結合されているバース
   トスイツチング通信システムのスイツチにおいて使用す
   るための高速度待ち行列シーケンサにおいて、 データ／アドレスバスと、 該データ／アドレスバスと結合され、前記待ち行列シー
   ケンサを制御するための制御手段であつて、プログラム
   記憶式メモリおよび実行手段および待ち行列メモリ手段
   を含み、前記リンクスイツチを通るバーストに属する管
   理情報を記憶する制御手段と、 前記データ／アドレスバスと結合されており、かつ出力
   チヤネルへの割当てを待つバーストを指示するリストで
   ある出力待ち行列にバーストを置くために必要な管理を
   遂行するためのエンキユー手段と、出力待ち行列の最高
   優先度のバーストを空き出力チヤネルに割当て、該割当
   てたバーストを前記出力待ち行列から除去するためのデ
   キユー手段とからなるエンキユー／デキユー手段であつ
   て、前記制御手段と実質的に並行にかつ独立に動作する
   エンキユー／デキユー手段と、 前記データ／アドレスバスと結合され、前記スイツチン
   グプロセツサからリクエストを受信し、各リクエストの
   優先度を決定し、優先度クラス内の未決定のリクエスト
   を記憶し、そして各優先度クラス内の前記リクエストを
   受信したときと同じ時間順序で出力するためのリクエス
   ト保持手段であつて、前記制御手段と実質的に並行にか
   つ独立に動作するリクエスト保持手段と、 前記待ち行列シーケンサバスと前記リクエスト保持手段
   との間に結合され、前記待ち行列シーケンサと前記スイ
   ツチングプロセツサとの間にインターフエースを提供す
   るための入力インターフエス手段であつて、前記リンク
   スイツチのスイツチングプロセツサからリクエストを受
   信し、該リクエストを前記リクエスト保持手段に送信す
   る能力を有し、そして前記制御手段と実質的に並行にか
   つ独立に動作する入力インターフエース手段と、前記デ
   ータ／アドレスバスと前記待ち行列シーケンサバスとの
   間に結合され、前記待ち行列シーケンサと前記スイツチ
   ングプロセツサとの間にインターフエースを提供するた
   めの出力インターフエース手段であつて、バツフアアド
   レスをスイツチングプロセツサに送信する能力を有し、
   そして前記制御手段と実質的に並行にかつ独立に動作す
   る出力インターフエース手段とを具備し、 前記待ち行列シーケンサが前記スイツチングプロセツサ
   と実質的に並行にかつ独立に動作し、かつ前記リンクス
   イツチのすべてのスイツチングプロセツサの代りに作用
   するようにしたことを特徴とする高速度待ち行列シーケ
   ンサ。
10. （１０）１つのバイトが８ビツトである特許請求の範囲
    第９項記載の高速度待ち行列シーケンサ。
11. （１１）前記リクエスト保持手段が１つまたはそれ以上
    の先入れ先出し（ＦＩＦＯ）メモリからなり、該各メモ
    リが必要な制御機能を含む特許請求の範囲第９項記載の
    高速度待ち行列シーケンサ。
12. （１２）前記プログラム記憶式メモリが少なくとも６４
    ビツトのワード長を有するプログラマブル・リード・オ
    ンリー・メモリである特許請求の範囲第９項記載の高速
    度待ち行列シーケンサ。
13. （１３）前記待ち行列メモリ手段が前記データ／アドレ
    スバスおよび前記制御手段と結合されたランダム・アク
    セス・メモリである特許請求の範囲第９項記載の高速度
    待ち行列シーケンサ。
14. （１４）前記通信システムがリンクスイツチを含み、前
    記待ち行列シーケンサが該リンクスイツチの１つの構成
    素子である特許請求の範囲第９項記載の高速度待ち行列
    シーケンサ。
15. （１５）前記通信システムがハブスイツチを含み、前記
    待ち行列シーケンサが該ハブスイツチの１つの構成素子
    である特許請求の範囲第９項記載の高速度待ち行列シー
    ケンサ。