JPS6298739A - 半導体プロセス異常診断方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の利用分野〕 本発明は、半導体プロセスの異常診断方式に関し、特に
ウェハプロセスの異常診断知識を収集し、また半導体ウ
ェハ上へテストパターンを設置する診断方式に関するも
のである。

〔発明の背景〕

半導体製品の超微細化に伴って、新プロセスの開発、ま
たは歩留り向上を目的としたプロセス診断を迅速かつ正
確に実施することが、ますます固壁となっている。この
問題を解決するための１つの方法は、解析目的別のデス
１−パターンを製品ウェハ上に作成し、このテストパタ
ーンを解析する方法である。しかし、このようなテスト
パターンの解析には、実際の診断経験から得られる診断
知識が不可欠であり、テストパターンの解析を有効に活
用するには、上記の診断知識を収集する必要がある。

従来、解析のための特別のテストパターンを製品ウェハ
上に作成し、このテストパターンを解析する方法の活用
について、例えば、「集積回路プロセスモニタに関する
自動パラメトリックテスタ」（Ｋａｅｍｐｆ、５ｏｌｉ
ｄ　　　５ｔａｔｅ　　　Ｔｅｃｈｎｏｌｏｇｙ（日本
語版）Ｎｏｖ４９８１　、ρＰ、６２〜６９参照）ある
いは、「スタテイステイカル・モデリング・アプローチ
・フォア・シミュレーション・オブ・ＭＯＳ　　ＶＬＳ
Ｉ　　サーキット・デザインＪ　　（Ａ　　Ｓｔａ七１
ｓｔｉｃａｌ　　　Ｍ　ｏｄｅｌｉｎｇ　　　Ａ　ｐｐ
ｒｏａｃｈ　　　ｆｏｒ　　　Ｓ　ｉｍｕｌａｔ、１ｏ
ｎｏｆ　　　ＭＯＳ　　　　ＶＬＳＩ　　　　Ｃ１ｒｃ
ｕｉ七　　Ｄｅｓｉｇｎ　　：　　Ｈｅｒｒ、　Ｉ　Ｅ
ＥＥ　　ＩＥＤＭ８２．ｐｐ２９０〜２９３（１９ｇ２
）参照）に記載されている。しかし、上記の文献を始め
とする従来の技術では、検査データを統計的に解析する
にとどまり、検査データの異常発生状況からその異常原
因を究明することに関しては、何等述べられていない。

すなわち、従来は、原因究明のため、解析者自身がデー
タ解析結果を解釈することによって究明していた。最近
では、知識工学技術を応用し、原因究明のための診断知
識を計算機に取り込み、原因究明を計算機に実行させる
方法が考えられているが、この場合の診断知識をいかに
集めるかが大きな問題となっている。また、従来から使
用されているテストパターンは、電気的特性の計測用で
あるため、加工表面の状態あるいはエツチングによる切
断面の状態を始めとする３次元的な加工精度、安定性等
をテストするためには不向きであった。

〔発明の目的〕

本発明の目的は、このような従来の問題を改善し、異常
診断知識を簡単に収集でき、これを活用することにより
、多大な時間と労力を費すことなく半導体製品の構造上
の異常を検出して製造プロセスの異常診断が可能であり
、またウェハ製造プロセスを変更することなく、テスト
パターンを製品ウェハ上に形成できる半導体プロセス異
常診断方式を提供することにある。

〔発明の概要〕

上記目的を達成するため、本発明の半導体プロセス異常
診断方式は、半導体製品となる半導体ウェハ上にテスト
パターンを備え、該テストパターンの検査データを収集
し、該検査データを基にして、上記半導体ウェハの素子
パラメータ値を推定処理した後、規格範囲と比較するこ
とにより該素子パラメータの異常発生の有無を判定し、
該ウェハの既知の異常原因を受け付けて、該異常原因と
上記異常発生状況を１ｍにして、これを診断知識として
記憶することに特徴がある。

〔発明の実施例〕

以下、本発明の実施例を１図面により詳細に説明する。

第１図は、本発明の一実施例を示す半導体製造プロセス
の異常診断装置のブロック構成図である。ここで示すよ
うに、半導体製造プロセスは、製造工程１−１と検査工
程１−２で構成されている。製造工程１−１には、例え
ば、酸化・拡散プロセス、インプラ・プロセス、ホトエ
ツチング・プロセス等が含まれており、その製造工程自
体は従来よりの製造プロセスであって、半導体ウェハの
加工を順次行って製品ペレットを製作する。

検査工程１−２は、ウェハ上に特別に設けたテストパタ
ーンの電気特性データを測定装置により測定する工程で
ある。上記の測定データは、データ収集装置ｉ１２を通
して記憶装置３に転送された後、処理装置４で行う素子
パラメータ値の推定を行うとともに、その推定結果と所
定の基準範囲との比較等より、ウェハ上の異常有無の判
定を行う。なお、第１図の構成において、データ収集装
置２゜記憶装置３．処理装置４．およびディスプレイ装
置５は５外部メモリや入出力装置等を含む１台の計算機
システムで実現することができる。

本実施例においては、半導体製品となる半導体ウェハ上
にテストパターンを備えておき、このようなウェハに対
して、異常原因が既知のベレン１〜を含むウェハを用意
し、このペレットを用いて、良否不明のペレットを診断
するための診断知識を次のようにして簡単に収集できる
ようにしている。

すなわち、上記テストパターンの検査データを収集する
工程と、その検査データを基にして上記半導体ペレット
の素手パラメータ値（膜厚、寸法等）を推定し、その規
格範囲と比較することによりその素子パラメータの異常
発生の有無を判定する工程と、この原因と上記異常発生
状況を一組にして、これを診断知識として記憶する工程
とを備えることによって、診断知識の収集を簡単にする
。

第２図は、本発明において、ウェハ上に設けられるテス
トパターンの図である。素子パラメータ値を推定するた
めの被測定パターンであるウェハ上の診断用テストパタ
ーンは、プロセス技術開発用に利用する従来のテストパ
ターンに類似している。２１．２２は被測定体、２３．
２３’　、２４゜２４′は測定端子（バード）である。

次に、第１図の処理装置４で行われる素子パラメータ値
の推定処理について、具体例により説明する。半導体製
品を構成する主要素子の１つである電界効果トランジス
タ（ＦＥＴ）の素子パラメータとしては、寸法、膜厚、
不純物濃度等がある。

これらに対して、製品チップと同一のウェハ上に、第２
図に示すような特別のテストパターンを作成し、その測
定値から経験的に推定することができる。推定の基本と
しては、寸法に関するパラメータには、電気抵抗を、ま
た膜厚、不純物濃度等に関するパラメータには、電気容
量を用いる。

素子パラメータ推定の具体的方法を、酸化膜厚を例にと
り説明する。この推定には、例えば、第２図に示すよう
なテストパターンを作成し、これを利用する。第２図に
おいて、２１．２２は電極であり、両極の間にはその厚
さを推定したい膜（設計値ｄ）を挟んである。Ｑｌ、Ｗ
、は、製造プロセスでの寸法バラツキより大きな値とし
、バラツキの影響を相対的に小さくする。第２図のテス
トパターンを測定した静電容量Ｃ［Ｆ］から、単位面積
当りの容量ｑ［Ｆ／ｍ２）を算出すると、となる。ここ
で、知りたい膜厚の誘電率ε　ＣＦ／ｍ〕は形成される
膜の組成から分かるので、（１）式より、膜厚ｄの推定
値ｄ（ｍ〕は、 ｄ＝　　□　　・・・・・・・・　（２）となる。この
テストパターンは、製品ウェハ上に製品ペレットと同時
に作られているため、上記ｄの値は製品ペレットの酸化
膜厚であると考えることができる。なお、このテストパ
ターンによる推定を正しく行うためには、テストパター
ンが設計通りに正常に製作されていることが不可欠であ
り、（１）（２）式を適用するために、前提条件をチェ
ックする必要がある。その例として、Ｋ１≦Ｃ≦に２　
　　　・・・・・　（３）をチェックする。ここで、Ｋ
１ｔＫ２は定数であり、ナス１−パターンが正常に製作
されているときの測定値に対する上下限値を示す。

第３図は、本発明における酸化膜厚推定処理のフローチ
ャートである。また、膜厚以外の各種寸法、不純物濃度
に関する素子パラメータ値も、第３図の方法と同じよう
な処理で推定することができる。すなわち、先ず、テス
トパターンの測定データの読出しを行い（ステップ３１
）、推定式についている前提条件式のチェックを行い（
ステップ３２）、条件が成立したときには、単位当りの
電気容量の推定を行い（ステップ３３）、次に膜厚の推
定を行った後（ステップ３４）、推定値を所定値と比較
して正常・異常を判定する（ステップ３５）。

指定されたパラメータ全て終了か否かを判定し、終了で
あれば処理を終る（ステップ３６）。

第４図は、第３図の方法によって推定されたＦＥＴの素
子パラメータ値である。処理装置４は、第４図に示すよ
うな各種パラメータ値を推定し、正常、異常を判定した
後、入出力端末装置５を介して、ユーザから対象ペレッ
トの異常原因を受け付ける。さらに、この装置４は、上
述のようにして求めた素子パラメータ値の正／異常の判
定結果と異常原因とを１組として、第５図に示すデシジ
ョンテーブル形式の横１行分として記憶する。第５図に
おいて、横方向の各行は、「最右欄に示す異常原因が発
生したとき、０印を付けた全てのパラメータに異常が見
られる」ことを示している。

これがつまり診断知識である。不良ペレットが発生し、
その原因が判明する度に、上述のような診断知識の収集
を実施すれば、診断知識は容易に収集することができる
。

このようにして収集した診断知識を使用して、新たなウ
ェハの異常原因を究明するには１次のような方法を用い
る。すなわち、素子パラメータの異常判定までは、上記
知識収集時と全く同じように行い、これによって素子パ
ラメータの異常発生状況が判明した後、第５図のテーブ
ルを活用して、推定パラメータの異常判定の結果から製
造プロセスの異常工程を究明する。具体的には、第５図
の横方向各行において、Ｏ印を付けた全てのパラメータ
に異常判定があった場合には、その左側に示す工程で異
常が生じていると判断する。これらの結果は、ディスプ
レイ装置５に表示される。

このように、ウェハ上に設けられたテス１へパターンを
用いて、異常を発生させた製造工程を究明するための知
識を簡単に収集できるため、これらの知識を使用するこ
とにより、異常診断を迅速かつ正確に実施することがで
き、超微細な半導体製品における歩留りの早期向上、高
レベル維持が可能となる。

第６図は、本発明の他の実施例を示すウェハ上のテスト
パターンの図である。本実施例においては、第１図のデ
ータ収集装置２として、テストパターンの目的により２
種類の装置が使用される。

すなわち、従来から使用されている電気計測用テストパ
ターンに対しては、一般に半導体パラメトリック・テス
タと呼ばれる計測装置が利用される。

一方１本実施例の特徴である３次元加工状態計測・観測
内テストパターンに対しては、電子顕微鏡装置が利用さ
れる。また、記憶装置３．処理装置４等は、外部メモリ
や入出力装置等を含む１つの計算機システムで実現され
る。

半導体製品は、概念的には、各種の層を積み重ねて製造
していくものと把握することができる。

従って、ウェハの製造が完成し、それが不良であると判
明しても、途中の工程での３次元加工状態の良否を調べ
ることは簡単ではない。途中工程での３次元加工状態は
、ウェハ・プロセスの途中工程で抜き取り検査すること
により、実現することができる。しかし、量産ラインで
は、その生産量の多さから、全数検査することは不可能
で、あるため、不良であることが判明した製品について
、ウェハ・プロセス途中の各工程における３次元加工状
態がいかなる状態にあったかを計測・観察できるような
テストパターンを、ウェハ上に製品ペレットと同時に製
造しておくことによって実現している。このようなテス
トパターンは、従来の電気計測用テストパターンと同じ
方法で作成できる。

つまり、そのナスｌ−パターンで着目する工程以降の処
理では、新たな層が形成されないように、マスクパター
ンを設計すればよい。

本実施例のテストパターンは、従来と異なり、電子顕微
鏡用のパターンを設けておく点に特徴があり、この点に
ついて更に詳述する。

テストパターンとしては、基本的には、解析目的にあっ
た任意のものを採用すればよい。本実施例では、エツチ
ング工程における３次元加工状態をａｍするためのテス
トパターンを例にとり、具体的なパターンとその活用法
を述べる。エツチング工程の３次元加工状態を１ｍする
には、例えば、第６図に示すテスト用パターンを作成す
る。第６図は、ウェハ上のテストパターンを斜め上方か
ら電子顕微鏡で観察した例を概念的に示すものである。

これによって、エツチング切断面のテーパ角度、露光時
の定在波の影響等を見ることができる。

このようなテストパターンを、専用ウェハ上に作成する
ことは、従来から、個別工程のプロセス開発に活用され
ている。しかし、これを製品ウェハ上に、製品ペレット
と同時に作成してしまうことは実施されておらず、この
点に本実施例の特徴がある。

第７図は、本実施例によるテストパターンのウェハ上の
配置図であり、第８図は、同じくテストパターンのレチ
クル上の配置図である。

テストパターン７は、第７図に示すように、各ペレット
６の横に設置する。最近、マスクパターンの超微細化に
伴って、縮小露光方式が多いため、第８図に示すように
、レチクル８上にテストパターン７を入れておけば、自
動的にウェハ全面にテストパターンを作成することがで
きる。２パターンからなるレチクル８の場合のテストパ
ターン配置の例が、第８図に示されている。

このように、本実施例では、ウェハ製造プロセスを従来
と変更せずに、テストパターンを製品ウェハ上に形成す
ることができる。さらに、これらのテストパターンの検
査データを用いて、プロセスの異常診断を簡単に実施で
きる。これにより、（ａ）異常診断用の各種パラメータ
値や３次元加工状態に関するウェハ内分布、ウェハ間変
動、およびそれらの時系列変化を把握・分析することが
可能となる。従って、解析時点の異常分析だけでなく、
異常多発の予知等も可能である。（ｂ）半導体製造にお
ける歩留りの早期向上、高レベルの維持が可能である等
の利点があり、サブミクロン・プロセス以降の超微細半
導体製品の開発が迅速化される。

〔発明の効果〕

以上説明したように、本発明によれば、製品ペレットの
素子パラメータ値の異常発生状況に基づく異常診断知識
を簡単に収集でき、さらにこれを利用して多大な時と労
力を費すことなく、半導体製品の構造上の異常を検出し
、製造プロセスの異常診断が行える。また、製造プロセ
スを変更することなく、テストパターンを製品ウェハ上
に形成できるので、プロセスの診断が容易となる。

【図面の簡単な説明】

第１図は本発明の一実施例を示す半導体製造プロセスの
異常診断装置のブロック図、第２図は本発明におけるウ
ェハ上のテストパターンを示す図、第３図は測定データ
から素子パラメータ値を推定するための処理ブローチヤ
ード、第４図はＦＥＴの素子パラメータを示す図、第５
図は本発明による診断知識の記憶形式を示す図、第６図
は本発明の他の実施例を示すウェハ上のテストパターン
の斜視図、第７図はテストパターンのウェハ上の配置図
、第８図は同じくテストパターンのレチクル上の配置図
である。 に半導体製造プロセス、１−１：製造工程。 １−２：検査工程、２：データ収集装置、３：記憶装置
、４：処理装置、５：ディスプレイ装置、６：ペレット
、７：テストパターン、８ニレチクル、２１，２２：被
測定体、２３，２４．２３’　。 ２４′　：測定端子（バード）。 第１図 第　　　　２　　　　図 第　　　　３　　　　図 第　　　　４　　　　図 第５図 第　　　　６　　　　図

Claims (2)

【特許請求の範囲】
1. （１）半導体製品となる半導体ウェハ上にテストパター
   ンを備え、該テストパターンの検査データを収集し、該
   検査データを基にして、上記半導体ウェハの素子パラメ
   ータ値を推定処理した後、規格範囲と比較することによ
   り該素子パラメータの異常発生の有無を判定し、該ウェ
   ハの既知の異常原因を受け付けて、該異常原因と上記異
   常発生状況を１組にして、これを診断知識として記憶す
   ることを特徴とする半導体プロセス異常診断方式。
2. （２）上記テストパターンを、半導体ウェハ上に製品ペ
   レットと同時に作成する際に、電気計測用テストパター
   ンと、電子顕微鏡による計測・観察のためのテストパタ
   ーンを設けることを特徴とする特許請求の範囲第１項記
   載の半導体プロセス異常診断方式。