JPS6297494A - バ−ストスイツチング通信システム用リンクスイツチ - Google Patents

バ−ストスイツチング通信システム用リンクスイツチ

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Publication number
JPS6297494A
JPS6297494A JP61180285A JP18028586A JPS6297494A JP S6297494 A JPS6297494 A JP S6297494A JP 61180285 A JP61180285 A JP 61180285A JP 18028586 A JP18028586 A JP 18028586A JP S6297494 A JPS6297494 A JP S6297494A
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JP
Japan
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burst
link
switch
port
character
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Application number
JP61180285A
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English (en)
Inventor
スタンフオード・アール・アムストウツツ
マーク・エリスキユ
イー・フレツチヤー・ヘイゼルトン
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Verizon Laboratories Inc
Original Assignee
GTE Laboratories Inc
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Publication date
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    • HELECTRICITY
    • H04ELECTRIC COMMUNICATION TECHNIQUE
    • H04QSELECTING
    • H04Q11/00Selecting arrangements for multiplex systems
    • H04Q11/04Selecting arrangements for multiplex systems for time-division multiplexing
    • HELECTRICITY
    • H04ELECTRIC COMMUNICATION TECHNIQUE
    • H04LTRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L12/00Data switching networks
    • H04L12/64Hybrid switching systems

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Signal Processing (AREA)
  • Data Exchanges In Wide-Area Networks (AREA)
  • Use Of Switch Circuits For Exchanges And Methods Of Control Of Multiplex Exchanges (AREA)
  • Small-Scale Networks (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は、統合された音芦1およびデータサービスを提
供する通信交換システムおよびそれらの諸要素に関する
。特定すると、本発明は、統合された音声およびデータ
サービスを提供する+”L M度スイッチに関する。
従来の技術 通信使用者、特に遠距離通信使用者は常に増大する範囲
の情報の伝送を要求している。典型的な電話網において
は、音声信号は電話網を介してアナログ形式で伝送され
、スイッチングされていた。
ある形式の伝送媒体における経済性のために、音声信号
は伝送の目的のためにディジタル化された。
ディジタル音声信号の時分割多重化はワイヤを基礎とす
る伝送プラントの電話網を利用する最も経済的な方法で
あった。
データ処理システムおよび分散データ処理システムの出
現によって、通信リンクを通じてのおよび電話網を介し
てのデータの伝送の必要Nが生じ(た。ここでは、「デ
ータ通信」はディジタル化された音声信号以外のディジ
タル通信網を介して伝送された任意の1″lv報と広く
定義することにする。
今日、最も一般的な形式のデータ通信は文字数字(英数
字)式データ、すなわち、テキストあるいは数字データ
である。将来の通信要件としてかなりの比率でイメージ
(画t1)およびビデオ通信を搬送することができるこ
とがあげられる。イメージ通信は静止画または動かない
物体の伝送である。
現在最も一般的な形式のイメージ通信であるファクシミ
リ伝送は1ブロツクまたは1頁を構成す、るレターある
いはキャラクタのディジタル表示の伝送ではなくて1ブ
ロツクまたは1貞の情報のイメージの伝送である。ビデ
オ伝送はイメージ伝送に動きを加えたものである。これ
は完全に動きのあるカラーテレビジョン信号の伝送から
一連の逐次の静止画像であるコマ「F−めビデオにまで
及び得る。
イメージおよびビデオ伝送はどんどん広まっているので
、帯域幅の需要がか1的に増大している。疑いもなく、
種々のサービスおよびトラヒック客殿に関して、将来、
さらに大きな通信需要があろう。
ディジタル時分割多重伝送は多くの理由、例えばディジ
タル多電化により実現できるかなりの経済性のために、
音声およびデータ通ずHの両方にとって好ましいという
ことは分っている。ディジタル多重化は複数の音声会話
を単一対のワイヤにはさみ込みをするような同じ形式の
通信間に生じ得る。また、ディジタル多重化はデータ通
信を音声通信における検出可能な沈黙時間中に挿入する
ような異なる形式の通信間にも生じ得る。そのような検
出可能な沈黙時間は対話者の一方が聞いているときに、
あるいは話者のワード間またはシラブル間のギャップ中
に生じ得る。ディジタル多重化は、多くの音声およびデ
ータ通信が固有にバースト的な性質を有することから生
じる可変の帯域幅要求に順応するのに特に適している。
従って、音声およびデータの統合はディジタル多重化の
かなりの経済性と増大する種々のサービスとによって拍
車をかけられている。
ディジタル通信網またはシステムは、この通信網または
システムが通常の装@および設備を通じて音声およびデ
ータ通信を伝送する能力を有する場合には、「総合」、
あるいは「総合サービス」を提供するといわれる。総合
通信システムの特誓は制御のために通信網の種々の点に
おいてインテリジェント・プロセッサを使用することで
ある。
制御は通信網全体の制御が複数の地理的位置、すなわち
それぞれが通信網それ自体を通じて遠方の位置から提供
される局部情報または情報を使用する地理的位置、から
生じる場合に、分配または分散される。かくして、分配
された制御網におけるインテリジェンスはサービスを受
ける地理的区域全体に分散される。特に、局部プロセッ
サによって行なわれる必要のあるスイッチングの決定は
局部プロセッサがただちに利用できる情報により行なう
ことができる。大規模な通信システムにおいては、分配
された制御は局部トラヒックのルート選択に必要なイン
テリジェンスがそばにあるので、一般に効率を高める。
また、分配された制御は遠方の制御位置が働かない場合
に自己制御されているシステムの局部は動作可能状態に
あるから、生き残り性を高める。
伝送帯v21IIi!に対する要求がどんどん増大して
いるため、将来、より高いビントレースが通信リンクに
使用されることは自明である。既に数百万マイルが設置
されているベルシステムのT1キャリヤでは通信リンク
は毎秒1544メガビツトを搬送する。かなり高いビッ
トレートのリンクが現在の技術によってさえ実現できる
。高速度通信リン々による総合サービスの提供は通信網
を通じての情報の伝送を制御する新しい方法、手続きお
よびプロトコルを特徴とする特に、ルーチング(ルート
選択)および管理、すなわち、「オーバヘッド」のため
にシステムによって要求される追加の帯域幅は最小限に
すべきであるが、環境の変化に順応するように通信網内
に合理的な融通性を持たせるべきである。総合スイッチ
ング装置はTル−トおよびそれより高いビットレートで
情報を伝送し、ルート選定し、最着のチャネル利用がで
きるようにすべきである。
通信システムの計画者、特に遠距離通信システムの計画
者は高速度リンクによる総合サービスを行なう、かつオ
ーバヘッドの少ない、大いに制御が分散されている、現
存の伝送プラント(v備)を@室長く使用する、ならび
に低価格、モジュール構成、保守が容易、安全性および
プライバシーの向上等の他の特徴を有する新しい通信網
の構成(アーキテクチャ)および手続きを追求している
もしそのようなシステムが利用できたならば、通信技術
の分野にかなりの進歩をもたらすであろう。
発明の目的 従って、本発明の目的は現存の技術の欠点を除去し、か
つ通信システムの分野に新しい重大な寄与を行なうこと
である。
本発明の他の目的番:↑完全に統合された音声およびデ
ータサービスを有する通信システムを提供することであ
る。
本発明の他の目的はT1またはそれ以上のビットレート
を有する高速度通信リンクを使用する通信システムを提
供することである。
本発明の他の目的は大いに分散された制御および装置を
有する通信システムを提供することである。
本発明の他の目的は制御機能が伝送網を介して完全に管
理され、制御aiシカの再割当てが伝送網を介して融通
性をもってかつ使用者サービスの事実上の中断なしに、
完全に達成でき、しかも制御プロセッサが故障の場合に
この故障したプロセッサの責任を1つまたはそれ以上の
生き残った制御プロセッサに再割当てすることができる
通信システムを提供することである。
本発明の他の目的は銅線工場(プラント)の現存する電
話網を効率良く使用する総合通信システムを提供するこ
とである。
本発明の他の目的は最小限のルート選定および管理オー
バヘッドを必要とし、かつ環境の変化に順応するように
網に適当な融通性を与える通信システム内の情報伝送の
方法を提供することである。
本発明の池の目的は低価格のモジュール構成素子を特徴
とし、かつ超大規模集積(超LSI)技術で実現するの
に十分に適した非常に冗長な回路を備えた総合通信シス
テムを提供することである。
本発明の他の目的は恐らく過負荷状態にある場合を除き
、加入者が認知し得る歪みまたは遅延なしに音声通信を
伝送する能力を有する総合通信システムを提供すること
である。
本発明の他の目的は各スイッチングの筒内に帯域幅をダ
イナミックに割当てる能力を有し、すなわち現在通信チ
ャネル内に有し、それによってシステム全体の帯域幅の
利用状態を最大にする通信システムを提供することであ
る。
本発明の他の目的は非常に効率の良い態様でバースト的
情報、すなわち、可変長のディジタルメツセージを処理
する能力を有する通信システム内の情報伝送の方法を提
供することである。
本発明の他の目的は通信システムにおいて使用でき、比
較的小形で安価であり、地理的に大いに分散でき、所望
ならばそばにあるいは加入者の建物に位置付けできるリ
ンクスイッチを提供することである。
本発明の他の目的は通信システムにおいて使用でき、シ
ステムの高い集中点に位置付けすることができる高速度
高容薯スイッチであるハブスイッチを提供することであ
る。
本発明の目的は通信システムのリンクスイッチにあるい
はハブスイッチに1つの構成素子とじてまたは複数の構
成素子として実施できる高速度スイッチングプロセッサ
を提供することである。
本発明の他の目的は通信システムの若干の実施例におい
てリンクスイッチあるいはハブスイッチの構成素子とし
て使用できる開速度待ち行列(キュー)シーケンサを提
供することである。
本発明の他の目的は基点(オリジン)ポートから目的地
ポートまでのディジタル通信を提供する能力を有し、雑
音の干渉を実質的に減少させ、保守の容易さを向上させ
、安全性およびプライバシーを高めた通信システムを提
供することである。
本発明の他の目的はディジタル化音声を含むツク−スト
に対するポートで受信した伝送レートが通信リンクを通
じてのバースト伝送レートにほぼ等しく、従ってリンク
スイッチ内の音声バーストの速度バッファ手段が必要で
ない総合通信システムを提供することである。
本発明の他の目的は高度の制御インテリジェンスを有す
るリンクスイッチに対するインテリジェント・ポート回
路を提供することであり、このポート回路が遠方に位置
付けされているときに通信システムの分配された制御の
特徴が顕著になる。
本発明の他の目的は呼あるいはメツセージの伝搬容量が
、所望ならば、ハブスイッチレベルで、リンクスイッチ
レベルで、および末端使用者機器レベルでさえ存在する
ように、加入者の近傍に、加入者の建物に、あるいは末
端使用者の機器内に位置付けすることができるリンクス
イッチに対するポート回路を提供することである。
本発明の他の目的はループバックテスト能力を有するリ
ンクスイッチに対するポート回路を提供することであり
、バーストスイッチングシステムの構成素子がポート回
路それ自身の構成素子を含み、動作可能性について遠方
で監視できるようにしている。
本発明の他の目的は電話通信システムにおける呼セット
アツプおよびテークダウン方法を提供することである。
本発明の他の目的は事実上使用者サービスの中断なしに
制御能力を段階的に追加または減少することができる通
信システムに対する大いに分散された制御構成(アーキ
テクチャ)を提供することである。
〔発明の概要〕
本発明の1側面に依れば、これらの目的は、バーストス
イッチング通信システムに対するリンクスイッチを提供
することにより遂行される。バーストは、デステイネー
シヨンポートアドレス、情報部分およびバーストの端部
の終了部分を含む複数のバイトより成る。システムは、
時分割通信リンクにより相互接続された′!I1.数の
スイッチを含む。
各通信リンクは、各秒時開山に複数のフレームを有し、
各フレームは複数のチャンネルを有し、各チャンネルは
、1バイFの伝送のための通信容量を有する。1バイト
は、固定長のビットストリングであり、1ビツトは1つ
の2進数字(ディジット)である。本発明の好ましい具
体例において、1バイトは、例えば、A3CIrキャラ
クタと同様に8ビツトである。
リンクスイッチは、中央メモリと、該中央メモリと結合
されたリンク入力処理手段を含む。リンク入力処理手段
は、通信リンクと結合するための手段と、通信リンク上
のバーストを受信するための手段と、中央メモリにアク
セスするための手段を有する。
リンク出力処理手段が中央メモリと結合されている。リ
ンク出力処理手段は、通信リンクと結合するための手段
と、通信リンク上にバーストを伝送する手段と、中央メ
モリにアクセスする手段を有する。
スイッチは少なくとも1つのポートを備えており、各ポ
ートは、ポートインターフェース回路を介して、中央プ
ロセッサ、端末使用者機器または他の通信システムと結
合するための手段を提供する。
ポート入力処理手段が、中央メモリと前記ボーFの少な
くとも1つとの間に結合されている。ポート入力処理手
段は、ポートからバーストを受信する手段と、中央メモ
リにアクセスする手段を有する。
キード出力処理手段が、中央メモリとポートの少なくと
も1つとの間に結合されている。ポート出力処理手段は
、ポートにバーストを伝送する手段と、中央メモリにア
クセスする手段を有する。
メモリ管理手段が、中央メモリと結合されていて、所与
の時点に中央メモリへの唯一のアクセスが行なわれ得る
ことを保証している。
スイッチは、スイッチを介してバーストを/l/ −ト
指定する手段を備えており、該手段は、下記のごとく、
4つの形式に分割することができる。すなわち、 (1)バーストをスイッチを介して、該スイッチのオリ
ジンポートから同じスイッチのデステイネーシヨンポー
トにルート指定する手段。
(g)バーストをスイッチを介して、該スイッチのオリ
ジンポートを介してデスティネーションに向う該スイッ
チのリンクにルート指定する手段。
(■)バーストをスイッチを介して、該スイッチングる
リンクから該スイッチのデステイネーシヨンポートにル
ート指定する手段。
艶)バーストを該スイッチを介して、該スイッチに入る
リンクからデスティネーションボルトに向う該スイッチ
のリンクにルート指定する手段。
ポートをリンクにまたリンクをリンクにルート指定する
手段は、バーストが伝送されるときのみ任意のチャンネ
ルが割り当てられその他の場合該チャンネルが他のバー
ストの伝送に利用可能となるように、バーストのリンク
内のチャンネルへの動的割当てを採用する。スイッチは
、バーストの第1バイトの受信後、そしてバーストがデ
スティネーションボーFに向うスイッチのリンク上に伝
送されることを決定後、デスティネーションボー上に向
うリンクの第1のフレームの第1の利用可能なチャンネ
ルでバーストの第1バイトを伝送し、そのチャンネルを
そのバーストに割り当てる。スイッチは、バーストの第
2のすなわち後続のバイトを受信後、リンクの第2のす
なわち後続のフレームの割り当てられたチャンネルで、
第2のすなわち後続のバイトを伝送する。スイッチは、
バーストの最後のバイトの伝送後、バーストの最後のバ
イトの伝送直後の7レームで他のバーストへの割り当て
のため、割り当てられたチャンネルを解放する。
本発明の他の具体例においては、システムは複数のポー
トを有するリンクスイッチを備えており、その結果、リ
ンクスイッチと結合される通信リンクの必要はなく、シ
たがってリンク入力処理手段もリンク出力処理手段も必
要としない。
リンクスイッチのポートは、ポートバス上に逐次結合で
きる。他の具体例において、スイッチはマルチプレクサ
回路を備え、スイッチのポートはマルチプレクサ回路と
結合されている。
このようにして、現在および来るべき将来の通信tX?
要の増大に適合した高度に効率的で完全に統合されたリ
ンクスイッチが提供される。このスイッチは、迫って詳
細に説明される多くの特徴および利点を備えている。
実施例 以下添付図面を参照して本発明の実施例について詳細に
説明する。
バーストスイツカングはディジタy化された音声(ボイ
ス)およびデータを完全に統合された態様でスイッチン
グするための新規な方法および装置を使用する。バース
トの定義から明らかなように、任意形式のディジタル通
信がノく−ストスイッチングによって処理できる。バー
ストスイッチングシステムは代−&+fJには大巾に分
散された小型スインt、分配された制御(コントロール
)、および同上された帯域幅効本を%徴としている。
第1図はバーストスイッチング7ステム100の好まし
い一実施例を示す。このシステム100は高容量ハブス
イッチ102および複数のリンクスイッチ104を含む
。リンクスイッチ104は代表市には飼えば32または
それ以下のポートをJffり扱う(チービスする)小型
スイッチング素子である。T1スパン袖24チャネルで
あるので24ボー、トが好ましい数である。これらスイ
ッチは時分割多重通信リンク106、例えばT1スパン
によって互いに結合されている。aaの末端使用者機6
1oBがライン110を介してライン回路(図示せず)
と結合されてもよい。これらライン回路はリンクスイッ
チ104の構成要素であるポートと結合される。リンク
スイッチのポートは使用者、1ItII岬プロセンナ、
あるいは他の別個の通信システムがシステム100にア
クセスする+段を提供する。ポートインターフェース回
路が七のようなに月番、制御ブロセグツ゛、あるいは1
(ハの通信システムとの適当なインターフェースを提供
する。末端使用者機−とインターフェースするときには
、ポートインターフェース回路は、本明細1斗では、ラ
イン回路と表示される。他の通信システムとインターフ
ェースするときには、ポートインターフェース回路は、
本明細否では、トランク回路と表示される。制御プロセ
ンナとインターフェースするときには、またid認称的
にいうとさには、本明細署では1−ポートインターフェ
ース回路」または[ポート回路−1という用語が1史用
される。
本明細得においては、Tキャリヤは音声またはスピーチ
および他の信号をパルス符号変調(POM)および時分
割多重(TDM)技術を使用してディジタル形式で搬送
するように設計された一階層(ハイアラーキ)のディジ
タル伝送システムからなる。T1キャリヤは24のPG
Mスピスピーチチャネルする。各信号は毎秒s、o o
 o回すンプルされる。各ナンプルは8ビツトコードに
よって表わされる。各フレームは24のスピーチチャネ
ルのそれぞれに対するナンブルとフレームの終りに1ビ
ツトのフレーム101期ビットを有する193ビツトで
ある。〒1ラインレートは毎秒1544メガビツトであ
る。T2キャリヤは6.312メガビツトのラインレー
トを有し、96のPOM音声チャネルまたは等flti
′Jp/J′4i:搬送する。Tキャリヤのこれら定A
#i単に−j示として示すだけである。従って、これら
定義は本発明の動作あるいは説明には臨界φJなもので
はない。
リンクスイン力はリンク詳に購戒してもよい。
1つのリンク群内の任意のリンクスイッチがハブスイッ
チを通過する通信なしに回じリンク群内の任意の他のリ
ンクスイッチと通信する能力を有する。第1図において
、A、BSC,およびDと指示された4つのリンク詳が
図示されている。リンクスイッチ103とリンクスイッ
チ112間の任意の通信は必ずハブスイッチ102を通
過しなければならない。従って、リンクスイッf105
とす777、イブ+112は異なるリンク詳にある、丁
なわちリンク尋人およびDにそれぞれある。ハブスイッ
チ102は別間のリンク詳を相!′i、接続する。
小形のバーストスイッチングシステムはハブスイッチを
必要としないであろう。例えば、リンク詳Aはハブスイ
ッチ102なしで完全なシステムとしてaHQし得る。
これに対し、大形のバーストスイッチングシステムまた
は高い残存性の要件を有するシステムは1つ以上のハブ
スイッチを必要とするであろう。
システム100としては星形、リング形、トリー(木)
形形態およびこれらの組合せのような櫨々の他の形態が
あ夛、各形態は荷置の適用例の要件に1ぺ存して多かれ
少なかれ関連するある利点および欠点を有する。第1図
に示すよりなシステム100は侵記する理由のためにバ
ーストスイッチの好ましい一実施例である。
システム100は代表的には98.000ラインおよび
トランクをサービスするための6量を有する今日の中央
間または構内交換@(PEX)に対応する。バーストス
イッチングにおいて、スイッチングd&には分散されて
いる、丁なわち、使用者の近くKもたらされている。ジ
ンクスイクtは小形であり、従ってこれらリンクスイッ
チは使用者の近傍または会社に分数することができる。
代表的なリンクスイノfは居住区域の小形分配変圧器に
非常によく似九ボールに取付けても、あるい鉱商用ビル
の便所(物入れ)の璧に取付けて本よい。
第1図に示されたスイッチングdADの大巾な分数はバ
ーストスイッチングの目的を44足する。電話産業は外
部の鋼玉4(プラント)に大規模な投“文をしている。
この外部の工場はスイッチングおよび端末設備に匹敵す
る1要な価匝を有している。
バーストスイッチングはこの工場の用途を新しいサービ
スにまで拡大し、(直立されているサービスの効率を同
上することKよってこの工場の有用さを拡張する。
総合サービスディジタル網(ISDN)は1つの新しい
サービス領域である。この網は加入者磯識または端末に
おいて288,000ピント/秒の帯域幅を要求するか
もプ↓れない。恐らく数6ヤード離れたリンクスイッチ
に至る短かいループの万が中央間に至る1乃至3マイル
の長い2線対よシも良好にこの帯域幅を維持することが
できる。
バーストスイッチングは現存する工場にスイッチングの
大部分を移動させることによってこの工場から新しいサ
ービスおよび帯域1嘔を引き出丁仁とができるものと予
期されている。1m面の効果として、+均ループ畏が非
常に短かくなってインピーダンスの変化が非常に少なく
なシ、へイブリッド回路網においてよシ一層良好な妥協
を見つけることができるようになる。バーストネットワ
ークを通じて若干の遅延があるかも仰れないが、バース
トスイッチングはエコー抑圧装置を必要としない0 宜しい部@あるいはビルに設置する場合に、または設備
を変換する場合に、バーストスイッチループを設置する
のに必要な鋼の量は典形面なスイッチを設置下るのに必
要々鋼の蓋よシも大巾に少ない。ジー・ティー・イー・
ラボラトリーズによって行なわれた最近の用途研究によ
れば、約2000回線の地方区域に設置したバーストス
イッチは現在の渠甲弐設備が必要とした外部工場の僅か
15%しか必要としなかったということを示している。
バーストスイッチングにおいては、データキャラクタは
ディジタル音声キャラクタと同じ、弓様で、同じ回路に
よりスイッチされる。同様に、任意形式のディジタル化
されたアナログ信号、列えはイメージバブノドはバース
トスイク六ングシステムによって完全に統合された態様
で処理される。完全に統合されたスインtは短期間のお
よび長期間のトラヒックミックスの変化に良好にJ応す
る。
万一、将来において音声に対するデータの割合が増大し
ても、バーストスイッチはデータを音声と同じ態様でス
インテ下るので、再構成下ることなしにそれに順応する
。バーストスイッチングは1つの特定例においてはデー
タと音声とを差別処理さえする。音声チンプルは消滅し
やすい。過度の遅延は音声サンプルを無用のものに下る
。一方、データメツセージは非常に長<:M延させても
認知し得る性態を有する、丁なわち識別することができ
る。これに対し、音声は冗長性を有する。従って、若干
の音声サンプルがなくなっても音声の質を損なうことが
ない、丁なわち音声を判別することができる。−万、デ
ータは冗長性を有さないのでいかなるバイトも失なわれ
てはならない。
それ故、バーストスイッチングは音声サンプルをデータ
より高い憂先度でスイッチし、コンテンションの場合に
音声バーストがリソースにおいて第1のヂャンスを有す
るようにする。これは音声サンプルの損失(クリッピン
グ)を最小にする。
データキャラクタはコンテンションの場合にはバグ77
作用を受け、送達は遅延されるかも知れないが、データ
は失なわれないようにする。
バーストスイッチングにおける統合の他の例においては
任意のポートがラインまたはトランクと結合でき、また
音声ラインであってもデータラインであってもよい。ポ
ート回路は相違するが、トランクはスイッチのどこにで
も出現し得る。トランクはアナログまたはゲインタルの
どちらでもよい。
バーストはディジタル化された音jM(またはスピーチ
)あるいはデータメツセージを含んでいてもよい。不明
#I署では、ディジタル化されたスピーチ以外の通信を
含むバーストがデータ通信として処理される。「トーク
スパート」は単一シラブルの発音中に生じるような音声
エネルギの単一の運d放射である。通常の会話における
話者はその会話時間の35〜40%の間音声エネルギを
発する。バーストスイッチングは送るべき清報が4圧す
るときKのみ、丁なわち、バースト中のみ、伝送チャネ
ルのようなシステムリソースがもっばら使用されるよう
にするために沈黙(またはスピーチ)の検出を行なう。
バーストの終丁時に、このチャネルは他のバーストに割
当てるのに利用できる。かくして、バーストスイッチン
グはそのリソースを、呼の全−aQ間の間1つの会話に
対して1つのチャネルを専用する典型(ト)な回線スイ
ッチングの効率の2〜6倍の効率で利用することになる
第2図はバーストのディジタル表示の好ましい一実施例
を示す。バースト120は図面にB1、B1、B1、お
よびB4と指示された4バイトのヘッダから始まる。こ
のバーストスイッチングの実施例においては、および本
明細遜において灯、1バイトは8ピントである。勿、扁
、この仮定は本発明にとって臨界的なものではない。他
の実施−1においては、1バイトは1ビツト、または4
ビツト、または任意のあらかじめ定められた故のビット
からなる本のでよい。この実lNl1/llにおいて8
ビツトを選択したのはでキャリヤチャネルの8fikが
8ビストであるためと、印@町罷なキャラクタが代表[
flには8ビツトコード、聞えはASCII(アスキー
)コードによって表わされるからである。1バイトを8
ピントと定義したことによシ、用語「キャラクタ」は本
明細遵ではバイトとIi美曲をもって使用できる。
バースト120において、ヘッダはバーストのあて先の
網アドレスを含む。バーストがスイッチに入力すると、
ヘッダはめて元ポートに至るスイッチからの過当なリン
ク(またはポート)を選択するように解釈される。ヘッ
ダはバーストを音声、データ、または制御バーストとし
て記述する情報を含む。説で詳細に説明するように、+
(tllutlバーストはスイッチプロセフf間で父換
されるメツセージである。ヘッダt#報は所孟の没先度
で出力するためにおよび1111のg4の1釣のために
バーストの行列をつくるのに使用される。
ヘッダの第4番目のバイトは間違ったあて先へバースト
を発送するのを防止するヘツダテエグクナムである。デ
ータの場合にはバーストを間違つて発送するよ#)本バ
ーストを(′TI、IJシ、再伝送に頼る方がよいとみ
なされている。音声バーストを再伝送する試みはなされ
ていない。丘声バーストのl#命は非茗に短かく、丘だ
バーストを正しく発送するのに1回のチャンスしかない
。七のチャンスを失なった場合には、七のバーストは古
すぎで役に立たない。
ヘッダに続いてバースト120Fi、N(任意の整数)
のバイトからなる情報部分を有する。バースト100は
図面にTと指示された単一のバースト終rバイトで終T
する。あるい1まL 、vRするように1つ以上のJT
バイトをl史用してもよい。バースト終rバイトは本明
細証ではFLAGとも呼はれる。
か< L’t−1!バーストごとに5つのオーバヘッド
キャラクタが4圧する。丁なわち、4つのヘンダキでラ
クタと1つの鏝rキャラクタである。
FLAGが受信されると、受信りにjバーストか完rし
たことをmlる。バーストは連dする伝送までの任意の
麦さのものでよい。FLAGはまた、テヤネA/空きキ
ャラクタとしても使用でき、従つて次のバーストが始ま
るまでFLAGが空きチャネル中に送られる。
FLAGに対して選択されるピントの組合せはバースト
で送られるべさキャラクタ甲に起り得る。
データソースに利用できるキャラクタ・セットにいかな
る制限もめってはならない。任意の組合せの2巡データ
を送ることができなくてはならない。
データリンク・エスブーブ、丁なわちDLR。
キャラクタは終了バイトとしてのFLAGキャラクタと
通常のデータとしてのFLAGキャラクタビットの組合
せとを区別するのに使用される。ソースにおいて、送ら
れるべきデータ中に生じる各FLAGまたはDLEは余
分のDLEに先導される。あて先において、受信された
DLRは丁てられ、とのDLEに続くキャラクタがFL
AG−fiたはDLEの検倉なしに受信され、それによ
ってキャラクタスト9−ムをソースのキャラクタストリ
ームに戻丁。DLRによって先導されない受信FLAG
dバースト終rキャラクタとして解釈される。
各挿入されたD L Eは実際のデータを遅延させる。
FLAGおよびD L Eはそれらが送られるべき音声
チンプルまたはデータ中にめったに生じないように選択
されるべきであり、DLEの挿入遅延を可匝な限シ導入
しないようにする。音声トラヒツクは峠世紀の終シまで
データよ#)tが多いと予期されるから、これらキャラ
クタに対して選択される好ましい値はアナログ音声信号
の最大のIEおよび負の振幅を表わ丁コーデック(音声
Al)−DA変f!i!L器)の出力である。他の選択
は最小の正および負の値であろう。この選択はこれら最
小値が最小パックグラウンドノイズ・スレッショルド以
ド(絶対値で)である場合に侍に有利である。
いずれにしても、t41 +611 c+T fffi
 iキャラクタは恐らくデータおよびテキストの伝送中
に高頻度で生じるから、これら印t611 or tM
なキャラクタを表わ丁ビット溝成は選択されるべきでは
ない。
第1図において、スイッチ間の通信リンク106は、他
のレート、例えばばT2またはそれよシ高いスパンが使
用できるけれど、T1スパンである。
バーストはこのスパンの時分割多重チャネルでスイッチ
間に送られ、バーストの1[のキャラクタはこのスパン
のt&dのフレームで送qされる。T1キャリヤのカヤ
ネル内のキャラクタレートは毎秒8、000キヤラクタ
であり、これはコーデックのキャラクタ発生レートと合
致する。バーストスイッチングにおいて、通信リンクを
通じての音声キャラクタ伝送レートはスピーチキャラク
タソースおよび受信者に対するキャラクタレートに合せ
られる。従って、音声バーストに対するジンクスイッチ
においては速度のバッファ手段は必要でない。
ただし、淡述するように、コンテンションの場合にはバ
ッファ手段が存在する。バースト出力はヘッダのルート
割当てが行なわれるや否やジンクスイッチから始ま勺、
従ってジンクスイッチを通じての遅延は2チャネル時間
、例えは10マイクロ秒程度の極く短かい時間にし得る
Tキャリヤチャネルを1史用することはバーストスイッ
チングと音声パケットスイッチングとの重要な相違であ
る。パケットスイッチングにおいては、パケットはリン
クの全帯域幅を使用して節点間に伝送され、パケットの
キャラクタを連続して@送する。パケットのキャラクタ
はソース(コーデック)レートで累積され、セしてよシ
高いレートで伝送される。このことはより高いレートの
伝送が始まる前にパケットのキャラクタがバッファ作用
を受けなければならないということを意味する。累積の
時間は遅延を導入するから、音声パケットのサイズは厳
着に制限される。さもないと、エコーが重大な問題にな
るからである。短かいパケットはヘッダオーバヘッドが
1要になるということを意味する。例えば、音声パケッ
トは8000キャラクタ/秒の発生レートで8ナンプル
、または1ミリ秒分のデータに11!′lI限されると
仮定する。
ヘクダオーパヘッドが5キヤラクタ/パケツトであるな
らば、16キヤラクタが8つの音p4/′−ンブルをあ
て先に送るために伝送されなけれにならず、帯域11g
効率は口または62%となる。3つのヘッダキャラクタ
のみが必要であるならば、音声バこれに対し、スピーチ
伝送レートはバーストスイッチングにおいては全土レー
トに等しいから、伝送が始まる前にスピーチバーストを
バグファする必要がない。伝送はバーストの受信が始ま
った後で1キヤラクタ時間程度始まシ、そしてバースト
は任意の時間の間続く。ヘッダの伝送はバースト当セ1
回だけ必要とする。
トークスパートの平均長は使用する沈黙検出アルゴリズ
ムに依存するが、一般には100ミリ秒を越える。10
0ミリ秒のバーストに対するバーストスイッチングの帯
域幅効率は800/805であり、これは99%を越え
る。
将来、現任普及しているレートよシ高い呼出しレートが
予期される。人類は′(話をま丁ま工種々の用途に11
1!用し続けるであろうということが経験円に予測され
ている。−列として10年あるいは20年前には実際に
存在しなかったデータ通信の伝送が増大していることが
あげられる。
他の重要な例は叶を自動的に出し、そしてデータベース
のアクセスの期間のみ保持するトランザクション端末、
例えにクレジットカード検証端末である。この予期され
ている兄仕レートの増大がどの程度重要であるかを決定
することは現在は不Or能である。それでもなお、バー
ストスイッチングの1つの目面は増大する発呼レート(
呼率)に合致するように優美に増大し得る、かつマルチ
プロセッサ中央第4装置の捩湘さを呈しないスイノf制
御素子の博逍(アーキテクチヤ)を央疋することである
共通制御に対する典杉開な屏決鍛は決定を行なう素子(
共通制@II)をスイッチの中心に配置し、周辺機器か
らの刺激(加入者からの信号光中および監視)を引き入
れ、そしてスイッチおよび周辺機器(列えは、呼出しイ
g号に対して)に接続のために指令を発することである
よ#):#rしい馴岬得」宜は侍に遠隔スインカングユ
ニットにおいて、ある処」里1財力をスレーブブロセツ
ナの形式で一周辺機器の方へ4丁ことである。
これらスレーブブロセツfはある低レベルの予備の処理
を行なうことができるが、最終の決定を行なうのは通則
、中央制御点に残っている。
バーストスイッチングのS失策はこの分FF!L頌同を
その限界まで拡大する。呼確立および待機実行論理はリ
ンクまたはハブスイッチのポートに関連したプログラマ
ブルブコ七グチに配置される。バースト網のポートの奴
が増加すると、制御プロセッサの数が非膚に自然な態憬
で増加する。処理能力の増大はプロセンナをマルヂブロ
セツナバヌに追加することによって必然市に生じる複准
さおよび故障時間なしに空きポートにプロセンナを加え
ることによって達成できる。バーストスイツヂングンス
デムにおいては、同時に伝搬され得るバーストの数はシ
ステムのポートプロ七ツナの故およびチャネルの数によ
ってのみin’ll 限される。ポートプロ七ツナは後
で詳細に説明するポート回路のブロセノf溝成濃子であ
る。
メツセージは1i11呻ブロセツチ1■で交換される。
例えば、発呼滑プロでソチと仮叶者プロ七ツナ間のメツ
セージの交換はIE規の汁を設定することを必要とする
。このメツセージトラやツクは通常の方法でバーストと
して搬送され、従って、メツセージトラヒックit、重
要ではないけれど、網によって搬送された全トラヒック
に加えられる。それぞれが音声エネルギを35%の時間
にわたって完工する2つのパーティ間の5分の呼はぼ万
の音声ナンブルを発生させる。呼を設定し、放出する必
要がある制御メツセージの交換は100以ドのキャラク
タを必要とし、僅かに負荷の0.01%に丁ぎない。
外部メツセージの交換は必ずしも必要としない。
1つのリンクスイッチでのポート−ポート呼は外部のt
iill 鐸メクセージトラヒツクを必要と下ることな
しに、リンクスイッチ内で′完貨に確立できる。
リンクスイッチの分散されたプロセンナは、たとえ事故
によってバースト鋼頑域が網の残部と通信することがで
きなくても、網内の運、統したe切fを0T指にする。
バーストスイツカングシステムにおいて決定を行なう1
ffll ’Aが周辺憬4に移されたけれど、ある半果
干す−ビスプロセンナ機、化は残る。符に、ディレクト
9番号および装置番号間の変換(ダイアルされた番号−
バーストスイッチアドレス)はバースト@全本に分散さ
れたいくつかのデータベース探索(ルックアップ)マシ
ーンによって実行される。池の同様のS機能は呼の終了
時に伝票を発行するための1g!用T#報の記録である
。麦述するように、これら#浬プロセスは呼プロセツf
あるいはU埋プロセンチにおいて実行できる。これら制
御プロセンチのいずれがシステムの空きポートと結合さ
れてもよい。
制御を分散したことによる利点は、プロセッサの過負新
法rt’14が除去されるということ、ポートが増える
につれ処理11ヒ刀が自然Kかつ各易に増えること、お
よび中央またはその相のプロセッサが故障してもバース
トスイッチング網がだめにならないということである。
第5図はリンクスイッチ132の好ましい一実施例のブ
ロック図を示す。リンクスインf132は第1図に示す
ようにシステム100のリンクスイッチ130と164
との間に結合される。このような構成において、リンク
スイン:F152は次に示す4つの形式の通過するバー
ストを処理する。
第1はリンク−リンクまたは通過トラヒック、丁なわち
、入リンクからリンクスインf132を通って出リンク
に至るバーストであり、第2はリンク−ポートまたは層
信トラヒック、すなわち、入リンクに到来し、そしてリ
ンクスインf132に対してローカルなポートに腐信す
るバーストであり、第3はポート−リンクまたは発信ト
ラヒック、丁なわち、リンクスイッチ132に対してロ
ーカルなポートから発信し、出リンクから出て行くバー
ストであシ、第4はポート−ポートまたはリンク内スイ
ッチトラヒック、すなわち、リンクスイッチ132に対
してローカルなポートから発信し、ローカルなポートに
層信するバーストである。第6人図に示す破線の矢印は
リンクスイッチを作る上記4つの通、M形式のバースト
を例示する。これら4つの通過形式は第10図にも示さ
れている。
第6図において、リンクスインf132は次の6つの高
速プロセンナと結合された中央メモリ160を含む。第
1はリンクスイッチ130から到来する通信を処理する
リンク入力プロセンナ(LIP)161であり、第2は
リンクスイッチ150へ出て行く通信を処理するリンク
出力プロセラf(LOP)162であ)、第3はリンク
スイッチ134から到来する通信を処理するLIP16
4であシ、第4はリンクスイッチ134へ出て行く通信
を処理するLOP166であシ、第5ii24のポート
回路178から到来する通信を処理するポート入力プロ
セッサ(PIF)168であり、第6は24のポート回
路178へ出て行く通信を処理するポート出力プロセラ
f(pop)170である。これら・谷ブロセツチはキ
ャラクタおよびバッファを処理するようになっている待
珠スインカングプロセッサである。後でa細に説明する
ように、僅かに相違するノットフェアまたはファームク
エアを備えた同じ高速プロセンチが6つのリンクースイ
ッチブロセツ+1″戟組を満足するようにメ成できる。
高速直接アクセスメモリを有する中央メモリ160はメ
モリアービッタ172と結合されており、従ってリンク
スイッチ132の1つのプロセンチのみが1回にアクセ
スできることになる。メモリ160は14々のプロセン
ナ間の通信の准−の手段である。
[ポートJという用語はポートlO1路178を含まな
い。ポート回路178はリンクスインf152に隣接し
てgl埋的に位置付けしても、あるいは1史用者の建物
または木端便用片の我1岱内にのように遠方に位置付け
してもよい。ポート回路178は、リンクスイッチ13
2が末端使用者機4と結合されるときKは、ライン回路
であり、またリンクスイッチ132が他の通信システム
と結合されるときにはトランク回路である。リンクスイ
ッチ132のポート回路はまた、1611−の目し8の
ため、列えVま:呼設定のために、呼プロセッサまたは
1′7浬ブDセンチと結合してもよい。かくして、9ン
クスイツテのポートは、本明細遵でlSI!用されると
きには、外部回路または摸1群と結合するためのリンク
スインfFE3の手段をいうが、この外部回路まだは装
置はポートの一部ではない。
メモリ160の大部分1d、 +1!Ji=リンクまた
はポートのアクティブチャネルに割当てることができる
ダイナミックバッファに分割される。キャラクタは人力
チャネルに対するバーストに割当てられたダイナミック
バッファの入力に記憶され、出力に対するキャラクタは
出力チャ羊ルに割当てられたパン7アから抗酸られる。
ダイナミックバッファはリングまたは循環バッファとし
て使用され、従ってバッファの最後の記i意位1イは第
1の記は位置に相当する。同時の大力および出力が生じ
る可能性があυ、キャラクタが入力として記はされた後
の数キャラクタ時間の与このキャラクタが出力として続
出される。故キャラクタのみが入力されているとさと同
じレートで出力されているバーストのバッファに存在す
る。
バッファ記憶位置はラワンド・口とン態様でi更用され
、出力か入力を奴キャラクタ遅れて刊いかける。
Jl!I74’;の・局舎はバッファ中に数キャラクタ
のみを有する同時入力および出力であるけれど、ダイカ
ミツクバッファ技術により単一のバッファの記憶空間よ
り多くの記1.l!空間が必要なときにa叔のバッファ
を一諸にチェイニング(連鎖)することが8易に行なえ
る。各バッファが連鎖の次のバッファのアドレスを床付
するときに連鎖のバッファが形成される。この連鎖溝で
3は、例えば、データバーストがコンテンションのため
に出力から一時的に阻止され、出力が始まる址でバース
トのキャラクタが1つ以上のバッファの連鎖にバッファ
されているときに、使用できる。
出力の準1蒲ができたバーストは適当な出力通信リンク
またはポートと関連したキューに配置層される。これら
キューはメモ9160に保持される。
キューエントリは2部分のデータを含む。丁なわち、キ
ューの第1のバーストの第1のバッファのアドレスとキ
ューの最後のバーストの第1のバッファのアドレスであ
る。キューは利用1′jT 岨な出力チャネルへの割当
てをqつバーストに肘する基準を含む。
各出力リンクと関連−[る5つのキューがイメ+Eする
。丁なわち、高ぢ先度、正規の澄死度、および低置先度
のキューである。1−Itllll[tlバーストは誦
優先度キューのグ11に加わる。何故ならば、制御バー
ストをスインf網を介して急送することが望ましいから
と、制御バーストは代表、0には10または20のバイ
トのみからなシ、従ってチャネルを短時間占有するだけ
であるからである。音声バーストはIE規の優先度で処
理され、データバーストは代理先度で6埋される。音p
fンブルは遅延が大きいと役に立たなくなるので、音p
はデータよシも優先される。データバーストはバッファ
および4延が9朗であり、許谷注rib限界内に床付T
ることができる。
出力リンクカヤネル処理においては、空きカヤネルに出
会ったときにはいつでもす/クキニーが検圧される。こ
れらキューの少なくとも1つにバーストが存在−「る場
合には、!、%if先度のバーストがそのキューから+
5送され、七のヂャネ、ルに割当てられ、バーストの第
1のキャラクタ(またはバイト)が=iされる。1つの
バーストが出力リンクの列に加わった唯一のバーストで
あるときにこのバーストが出力9ンクキユーに配される
場合を考えてみる。バーストが列に加わった後で生じる
第1の空きチャネルはその伝送を引き受け、従ってチャ
ネル間の遅延を最小にする。一般には、伝送六ヤネ/l
/け受信のカヤネルとは相違する。
リンクスイッf132の6つのプロセンナはメモリ16
0へのアクセスを競争する。プロセンナがキューにバー
ストを配置しているときに、例えば、メモリが1t!1
のブ【ゴセンナによって使用できるようになる削に割(
Δみなしに1つ以上のメモリアクセスが要求できる。そ
うでない場合には、バーストに対するキューの基帛が不
完全になる。リンクスイッチ132を通るすべての通信
はメモリ160を通らなければならないから、リンクス
イッチ162の速度はメモ!J160の速度に依存する
。これら理由のために、メモリ160はメモリアービッ
タ172の+t(ii l111Fにある。
メモリ調停手段(メモリアービック)はこの技術分野で
は知られている。第3B図は従来稜討の並列優先度解決
回路450を示す。この回路450は1986年にアカ
デミツク・プレスより発行されたワイ・パキール(Y、
 Pakir)著の「マルチプロセッサ・システム」の
91頁よシ引用したもので、適当な変更を行なうことに
より第6図のアービツタ172に適するものとなろう。
複数のプロセンナからメモリアクセスの要求が出ている
ときには、最高の着先度の要求が回路450によって最
初にチーどスを受ける。優先度は要求のカテゴリおよび
時間によって決定され、よシ高いランクのカテゴリ内の
要求が第1にサービスを受け、同じカテゴリ内の委ボは
・i番侍合せの基準でチービスを受ける。1つの要求だ
けが出ている場合には、直ちにサービスを受ける。19
84年にパン・ノストランド・9インボールド・カンパ
ニー・インコーホレイテッドより発行されたアーサー・
エン六・サイドマンおよびイワシ・フロアーズ編果によ
る「ザ・ハンドブック・オブ・コンピューターズ・アン
ド・コンピユーテイング」の第227貞〜第262頁、
ならびに第262頁に引用された参考文献も参照された
い。
J−f:916 (Jは読出しおよび否込みパルスヲ発
生するタイミングコントロール、およびランダム・アク
セス・メモリ(RAM)を含む。バグファアドレスおよ
びキャラクタインデックス(これらはスイツテングブロ
セッナによってキャラクタメモリバスを介して送られる
)は独自のキャラクタのアドレスを形成下るように連結
される。
バーストは入力リングから出力リンクへリンクスイッチ
を通って次の段階を経て狽む。
t 人通信 (a)  バーストの最初のバイトが割当てられていな
いリンク入カテヤネルから受信される。このバイトはメ
モ9のバク7アに記はされる。
lb)  最初のバイトがルート割当てに対する十分な
情報を含む場合には、上記バッファrii4当なリンク
出力キューに配置される。
(c)2番目のバイトが受信され、記[fされる。
バーストが最初のバイトでルート割当てされず、かつ2
番目のバイトがルート割当てに対する十分表if報を含
む場合には、そのバッファが適当なすツク出力キューに
配置迎される。
(d)58目のバイトが受信され、記憶される。
バーストがまだルート割当てされていない場合には、同
じリンクスイッチの1つのポートに予定される。3番]
」のバイトはこのローカルポートを識別する。
(e)  4m目のバイトが受信され、記憶され、そし
てヘッダ・カニツクサムが計算される。
(f)  」=記六二ツクナムが不良である場合には、
バーストの受信は打切られ、そしてバースト終rバイト
FLAGの11ffの侵続のバイトが放棄される。
Ig)  カニツクサムが良好である場合には、受信し
たバイトはバーストf:J′バイI−FLAGが受信さ
れるまでバッファに記憶される。
ta)  カヤネルのふく七うは出力9ンクの空きチャ
ネルよりも多くのバーストがリンクの出力キューに存在
するときに生じる。システムはカヤネルのふくそうがめ
ったにしか起きないように工学的に設計されるべきであ
る。
tb7  バーストが空き出カ六ヤ不ルの割当てを待つ
間、入力はバッファに111っている。
tc)  音声:2ミリ秒分の音声サンプルが累積され
、かつ出力が開始されなかった場合には、累積されたキ
ャラクタの若干またil:全部が放棄される。
これはクリッピングと呼ばれる。スレッショルド1直F
i6r変である。
(d)  データ:データギヤラクダを!J!、膚する
バッファが一杯である場合には、他のバッファが取得さ
れ、第1のバーストにリンク結合される。データはその
伝送が遅延されるかも矧れないが、チャネルのふくそう
によっては放棄されない。
五 出通信 (a)  空きリンク出力カヤネルが生じると、出力プ
ロセッサは最高優先度の侶でないキューから第1のバー
ストを停切し、このバーストの第1のバイトを出力する
tb)  その後谷引続くカヤネル時間においで、バー
ストの次の(引続く)バイトが同じ出力カヤネルで出力
される。入力お上ひ出力u p1時に進行する。
(c)  F L A Gがバッファから奴シ出される
と、上記カヤネルで送られ、バッファはフリー・リスト
に戻シ、チャネルは空きに戻る。このtヤネノνは、今
、他のバーストの伝送のために使用できる。
へブスイツテはバースEスインテング網における高県甲
点で便用される尚速高各量バーストスイツ尤である。へ
ブスインチの主な眠、f目はリンク群間に通信を伝送下
ることである。第4図はリンク群ASB1G、およびD
と結合するための手段を肩下るシステム100のへブス
イッf102を示す。図面に8Uとしてそれぞれ示され
た4つのスイッチングユニットは2つのハブ180およ
び182のまわシにリングに接続されている。ハブ18
0は1つの方向に少なくとも1バイトの並列伝送をor
症にし、ハブ182は反対の方向に同じ並列容量を有す
る。
$4図の実施例において、各へブスイツテングユニット
は2つのリンク群と結合されている。
8U184は通信リンク188を介してリンク群Aのリ
ンクスイクf192と結合される。8U184はまた、
通信リンク186を介してリンク群Bのリンクスイッf
−190と結合される。この構成の利点はシステム10
00谷リンク群が2つのスイッチングユニットと結合さ
れるということである。1つのスイッチングユニットが
故障した場合K、そのリンク!羊は四方のスイッチング
ユニットを介しての別の通信ルートがあるために隔絶さ
れない。
第5図岐へブスインテ102の8U184のブaンク図
を示T0第4図に示すように、5UI84はリンク#A
のリンクスイッチ゛192および9ンク膵Bのリンクス
イッチ190と結合される。第5図において、通信 9
ンク188は入力ライン198(ハブスイッt102に
対する)および出力ライン200として図示されておシ
、通信リンク186は入力ライン194およヒ用カライ
ン196として図示されている。
5U184の溝)′lLf′iリンクスイクf132の
溝層と若干類似している。中央メモ9202はとの実施
例では次の通シの8つの高速プロセンチと結合されてい
る。第1はリンクスイッチ190から到来する通信を処
4するリンク入力プロセンチ(LIE)204であり、
第2はリンクスイッチ190に出力する通信を処理する
リンク出力ブロセクナ(LOP)2015であシ、第6
はリンクスイッチ192から到来する通信を処理するL
IP208であυ、第4はリンクスイッチ192に出力
する通信を処理するLOP210であシ、第5はへブス
イツテング素子(H2N)220からメモリ202に到
来する通信を処理するへブ入カブロセツf(HIP)2
M2であり、第6はメモリ202からH8B220へ出
力する通信を処理するへブ出力ブロセツf(HOP)2
14であり、第7はH8B222からメモリ202に入
力する通信を処理するHIP216であシ、そして第8
はメモリ202からH2N 222へ出力する通信を処
理するll0P218である。ノ1ブスイノテング素子
の王な磯距は通信をハブにおよびハブから伝送すること
である。第5図に示すように、H8B220は一万のガ
ロに伝送するサービスを八1182に提供し、H8E 
222Fi反対の方向に伝送するサービスをハブ180
に提供する。メモリ202は1つのブロセツチだけが任
意の持定の時間にアクセスすることができるようにメモ
リアービッタ224と結合される。第5図において、破
線A−Aの右側に対する5tJ184の1g逍はリンク
スイッチの構造と非附に類似している、丁なわち、中央
メモリが「虫々の一峙味目f4″Jの高速プロセンチと
結合されている。HiP、I(OP、およびH2Nはそ
れぞれファームクエアまたはソフトフェア変更手段を備
えたLIEおよびLOPと同じブロセクナである。
列えは、256のスイッチングユニットが第4図に示す
配置でバブリングを形成するように結合される。他の実
施911においては、さらに多くのスイッチングユニッ
トがバブリングに結合される。
冗艮注のためとへブスイツカ内の利用できる伝送チャネ
ルの数を2倍にするために、へブスインカに例えばへプ
180および182のように2つあるいはそれ以上のへ
ブリングが存在してもよい。
第5図に示すへブスインチの実施列を参照すると、ハブ
180および182は時分AII多重化される。各T1
フレーム時間中32のカヤネルが)1ブに存在する。谷
ハブチャネルは256のグロックチックに分割される。
各グロックチックはバブリングの1ワードを1つの8T
Iから次のSUへ進める。ハブチャネル(256fツク
)内で各8Uは、バブリングに256のスイッチングユ
ニットが存在するので、ハブワードを任意の池のSUへ
送ることができる。かくして、各ハブチャネルにおいて
、256のオリジンSUは256のハブワードを256
のあて先SUへ送ることができる。1ノ1ブワード扛八
ブで同時に伝送することができるビットの完全(平行)
補数である。
ハブが1バイトの1鴎であると仮定すると、ノ1ブリン
グ・クロックレートは(sooo7レーム/秒)x(3
2チヤネル/フレーム)x(256:y−ツク/−f−
ヤネル) = 65.55へ000チック/秒である。
4バイト1嘔のハブはこのレートの7王なわち、143
84.000チツク/抄のレートを必要とする。どんな
4のハブであって本「ビジィ」ビットと呼ばれる追加の
1制−ビットが存在する。
各ハブ信号ラインはたった1つの負荷、丁なわち、引続
<H2Nの対応するビットの負荷、のみを有する。この
形態においては誦7アン・アクトパス構造においてOT
能であるよシも高いレートが維持できる。
第4図に示すように、各SUは代表的には遠隔のリンク
スイッチに巡する2つのT1リンクを有する。256の
SUを備えたへブスインチ¥i仄の伝送容量を有する。
丁なわち、(256のSU)×(2つのT1リンク/5
U)X (24のT1六ヤネル/リンク)x(8000
バイト/秒/f−ヤネル) −9& 304.000バ
イト/秒。上記したように、1バイトの1隔を有するへ
ブリング(従って、各クロックチックごとに1バイトが
ハブで進められる)は65.536.000六ツク/秒
のまたは等IiI[i数のバイト7秒の8童を有する。
それ故、256のスイッチングユニットを有する八ブス
イツテの実例を保愕するためには2つの/%プリングが
必要である。
第5図に示されたハブスイッチ184は好ましい一実施
列であるが、他の実施例も可能であシ、通信7スデムの
符珠の安住に合致させるために望まれる可)正性がある
後述するように、オリジンのH8Fからあて先のHUB
へバーストを送るためにL1オリジンの1(SEが送4
=qきてあシかつあて元のf(8Eが受信空さであるハ
ブチャネルを選択する必要がある。
七の陵バーストの残りがそのチャネルで送られる。
へブスインカをJjるバーストの進行はリンクスイッチ
を通るバーストの携行と頃似している。
(a)  バーストが人力リンクから到層し始める。
(b)  バーストのキャラクタがスイッチングユニッ
トの中央メモリにバンファされる。あて・元の538E
のアドレスがバーストのヘッダから犬定される。
te)  バーストが一部のへグまたは他方のへフチ伝
送のために待ち行列化される。
1dl  空きチャネルがハブで選択される。
(e)  バーストの引続くバイトが選択されたハブチ
ャネルの引続く発生でハブで伝送される。
2−  G’FaのH8Fにおいて (a)  バーストのバイトはスイッチングユニットの
中央メモリを通4することなしに直接H8Eを通ってハ
ブに沿って転送される。
五 ろて先のH4Fにおいて (a+  バーストのバイト1H8Bによって)1ブか
ら取シ出され、バイトが工1iしたときにスイッチング
ユニットの中央メモリに記]意される。
+b)  ヘッダバイトは翻8尺されて適当な出力リン
クを決定する。
(el  バーストは適当な出力リンクで待ち行列化さ
れる。
(d)  第1の空き出力リンクカヤネルで出力が始ま
る。
好ましいバーストスイッチング網形1点においては、各
リンクスイッチは任意の他のリンクスイッチテに運する
少なくとも2つの通信リンクを有する。ルート灸が類似
している場合にはいずれのリンクも使用できる。事故の
場合に他のリンクがルートを提供する。リンクスイッチ
と結合された自律制御ブaセツナは通信することかでき
る丁べてのリンクスイッチ間でサービスの継続を町B口
にする。
へプスインテはバーストを伝鍜するためにそれぞれが匣
用できる2つの負荷分割バブリングを含むことが好まし
い。へプリングが故障の場合には、池のへブリングが任
意のバーストに対して使用できる。上記したように、単
一のへブリングはピークトラヒンクを処理するのに十分
な容量を有さないかも知れない。へブリング全不が1枚
のカードにおさまる根十分に小さくなることがHOEの
超L8I化によって予期される。この場合に、ノ\プヌ
イク六は各4主の一部のバブリングが’7gQアクティ
ブであシ、′?!r徂の他方のへブリングがバックアッ
プ6′jjkである2組の2八ブリングを含んでいても
よい。
他の例は1つ以上のへブスイツ六を有するバーストスイ
ツf″網を購成し、へブスインカの完全な故障(へブス
イツ六での2つ以上の四時収障を必要とする)によって
もスイツチ網の一部だけの通信が停止されるようにする
ことである。この例は、敵対行為のためにおよびランダ
ムな回路の故障のために通信の事故が生じ得るJ1L用
装置の場合のような高度の生き残カ性を必要とする装置
において魅力がある。
リンクスイッチの分散によシ果千式スイッチの場合の修
復よシも1−復が困難になる。バーストスイッチング網
はかなシの診IグfI泪力を肩下べきてあシ、故障の場
所が確認でき、迅速に補疹行為が行なえるようにするべ
きである。
バーストスイッチング網はビーク負荷時間以外に自動的
に走行する練習ルーテンおよびバンクグラウンドテスト
を肩下べきである。飼えば、隣接するyンクヌイヅfす
ニ一定の間隔でテストメツセージを交侠することができ
る。fi疋された時間内に予期されるテストメツセージ
を受信しなかったリンクスイッチは別のリンクスイッチ
を介してサービスブσセツナに通報を行なう。
中央局にループが出現しないから、ジンクスインfFi
自動的にまたは人間操作の保全位置からの11tll 
呻で、ループおよび加入者機器のテストを実行し、その
債呆のレポートを戻丁匪力を有するべきである。
第1図に示すシステムの#jl遺の池に、任意数の11
11の実施1列のバーストスイッチングシステムがある
。以F it 曲のシステムの構〕電および実施列の例
である。これら例は代表であって全部ではない。
バーストスイッチングシステムは複数のポートにサービ
スを提供する単一のリンクスイッチを含んでいて本よい
。バーストスイッチングシステムは単一のリンク群に複
数のリンクスイッチを含んでいてもよい。バーストスイ
ッチングシステムは単一のハブを有する、あるいは2つ
以上のハブを有していてもよいハブスイッチによって結
合された複数のリンクI羊を有していてもよい。バース
トスイッチングシステムは1つ以上のハブをそれぞれが
有する複数のハブスイッチによって相生接続された複数
のリンク群を含んでいてもよい。これらシステムにおい
て、各リンクスイッチは1つ以上のポートにチービスを
提供する。ポートがライン回路を介して便用者末帽1滲
と結合されてもよく、あるいにトランク回路を介して他
の通信システムに達するトランクと結合されてもよく、
あるいはポートが呼プロセッサまたは・a理ブロセッナ
と結合されてもよい。前記したように、バーストスイン
チは列えば星形、リング、トリー形1隻およびそれらの
徂合せのような種々の形態で通信リンクによって結合さ
れる。通1nリンクは全二這通信Tキャリヤスパンであ
ってもよい。
第1図において、リンク群Aの1更用−a Xがリンク
#Bの使用者Yと接dを行なったと仮定する。
この接続は単にYのアドレスをXが用っていることより
なるおよび七の逆よりなるので[fW(バー六ユアル)
接続と呼ばれるかも仰れない。システムのリソースはバ
ーストが走行中であるときを1余きば用されない。
XおよびYが音声またはスピーチポートと結合されたと
仮定すると、Xからシステム100を通ってYに達する
バーストの走行を要約すると次の通りである。
tXの音声検出諾(ポート回路に位置付けされた)が音
声を感却すると、この検出器はlく一ストヘッダをXの
リンクスイッチへ出力する。ヘッダはYのアドレスを含
む。
2、Xのリンクスイッチはヘッダから、バーストがハブ
スイッチにルート選定されねばならないということを犬
走する。Xのリンクスイッチはノ1ブスイツテに達する
通信リンク中の第1の目出チャネルを4択し、バースト
の第1のバイト?迷信する。
五 ハブスイッチにより近い各リンクスイッチが四じ+
続さを実げし、ヘッダアドレスを翻、訳し、ハブスイッ
チに運する通信リンクの第1の自由チャネルでバースト
を送信する。
4、 ハブスイッチはバーストヘッダから、どのリンク
群がポートYを含むかをC犬走する。ノ1ブスイツfは
ハブを通じてバーストをYのリンク群に送る。
5、Yのリンク群の各リンクスイッチはヘッダアドレス
を翻訳し、Yのリンクスイッチに達する通信リンクの第
1の自由チャネルでバーストを送る。
& バーストを受信下ると、Yのリンクスイッチはヘッ
ダを放棄する。何故ならは、ヘッダはバーストをYへ導
ひく七の自回を泌したからである。
Yのリンクスイッチはバーストの1宵報部分をYへ送る
2 外部への(外回さ)チャネルを割当てた説、各リン
クスインf′は1バーr )づつバーストを各リンクス
イッチを1lll Jさせ、内部への(n同き)リンク
のチャネルで各バイトを受イぎし、外回きリンクで割当
てたチャネルで各バイトを送出する。
& 谷すンクスイツfij:、バーストの饅fバイトを
受イ言したときに、■にバーストに1判当てられた外向
きリンクのチャネルを解放する。このチャネルi′1.
仲、他のバーストに割当てるために1史用できる。
あて元のリンクスイッチを尿く各リンクスイン′fは第
1のヘッダバイトだけに基づいてそのルートの選定を行
なう。ハブスイツカは第2(24目)のバイトにYのリ
ンク群番号を見出下。Yのリンクスイッチは第3(3番
目)のバイトにYのポート番号を見出下。各リンクスイ
ッチはバーストを一対のキャラクタ時間だけ、これらバ
ーストキャラクタを一緒に連子ときに、遅延させる。バ
ーストがXからYへ進むときにバーストが観察できたと
した場合には、中継のリンクスイッチ全部にわたって配
置されかつバーストの数キャラクタを各リンクスイッチ
が保持しているバーストを親祭することになる。
各リンクスイッチはそれを自分の外園きリンクのチャネ
ルに割当てる。一般に、バーストは1つの内向きリンク
のチャネルでリンクスイッチに到4 L、異なる外園き
リンクのチャネルで出て行く。
バーストが七の;t9ジンと七のあて光間でN1固(N
は任意の贅数)の通信リンクを通る場合には、Nの独立
したチャネルの割当てがある。
XおよびYが同じリンク詳に存在した場合には、バース
トはへブスイツテを通らない。XおよびYが凹じリンク
スイッチに存圧しだ場合には、バーストは通信リンクを
通らない。
リンクスイッチ132は第1図ではその隣接するリンク
スイッチに関して左側にリンクスイッチ160、右側に
リンクスイッチ134があるように示されている。リン
クスイッチ132を通るバーストの丁べてのバイトが第
6図に示すように中央メモリ160を通る。IF犬メモ
リは通信リンクまだはポートの時分、q1多爪化チャネ
ルにダイナミックに割当てることができるバッファに分
割される。l:P犬メそ9社共通であり、いくつかのス
イノテングブロセツナ間の唯一の通信経路である。メモ
リにアクセスする同時の要求はメモリアービッタ172
によって調停される。
これらスイッチングプロセッサは中央メモリとリンクチ
ャネルまたはポート回路間のキャラクタの移動を管理す
る。第3図の実相を圀におレビC,9ンクスイグf13
2は6つのスイッチングプロセッサをイイし、各スイッ
チングプロセラfは基本的には同じプロセッサである。
リンクスイッチ内の異なる適用列においては、各ブロセ
ッfは備かに異なるプログラムを実行する。谷プロセン
サに対する1itll呻ブσグラムはそれぞれのプロ七
ツサ内のリード・オンリー・メモリ(ROM)に記憶さ
れる。各ブロセクfはノ→部ランダム・アクセス・メモ
リ(RAM)を有し、プロセッサによってチービスを受
ける各リンクチャネルおよびポートに対する状態および
バッファアドレスi′#報が渫待される。
スイツカングプσ−七ッナは高速度にA応した侍珠目聞
ブロセクチである。ulえばLIPl、!i1は、リン
ク140のカヤネルでキャラクタを受信したときに、チ
ャ不/L/118間内にそのキャラクタを入力下るため
の丁べての・ろ委なステップを実行する。
これらステップにはバッファー全、カヤネル割当て、寺
に必要な内部# X:4!ステツプが含まれている。
LIPl(SOは次のチャネルで到来する他のバースト
のキャラクタに対して同じステップを繰返すことができ
なければならない。同様に、LOP162はTル−トで
キャラクタを処理し、出力下ることができなければなら
ない。1つのTlfヤネルは5.21マイクロ秒の4続
時間である。 ゛第3図において、PIP168および
POP170は入力ポートバス174および出力ポート
パスをそれぞれ使用し、周期釣、態様でポート回路を走
査し、七の請泌各バスの各ポートと開運した時間期間ま
たは「チャネル」が存在する。かくして、処理ポートチ
ャネルにおけるポートプロセッサのf用は処理リンクチ
ャネルにおける入7]および一カプロセンナの作用に頑
似している。第3図の実施列においては、24のポート
回路がポートバス174および176に直列に結合され
ている。
各ポート回路178は1!(j々のポートに圓係した、
バースト発生、音声ポートに対する沈黙/スピーチ検出
、音声ポートに対するアカログ−ディジタルおよびディ
ジタル−アカログ変換、ならびに典形円なディジタルス
イッチングシステムにおけるラインカードと関連した標
準の磯f化である必要なりO几80HT(ポルシュド)
の機1尼を含む磯IIヒを実行する。
第6図はPIF168、POI’170とポート回路1
78間の第3因に示すポートバスをゲイジクルマルテブ
レクナ回路250と置き侠えたジンクスイッチ152の
他の実施列を示す。マルチプレクサ回路250は24の
並列ディジタルライン256とPiPl 6Bへので1
梯洛252との間を、およびPOP170からのT1経
1I8254と24の並列ディジタルライン256との
間を多点化する。
ジンクスイッチのこの実姫丙は第6図の実施列に勝る多
くの利点がある。、PIPおよびPOPの外部インター
フェースは今、LIPおよびLOPのものとそれぞれ回
じ′P1インターフェースである。ポート回路258は
仲、末端使用者1臥し11えは4話機に配置眞すること
がでさ、リンクスイッチに対するディジタルラインの相
ヱ接続を提供し、そしてディジタル伝送が提供下るit
音排除注および遠隔からテストすることができるという
利点を有する。
上記したように、中央メモリ160は複数のダイナミッ
クバグファに区分されている。第7図はこれらバッファ
に対する受は入れ可能なフォーマットを示す。バッファ
300は走行中のバーストと関連している。例えは、バ
ーストはリンクチャネル1のジンクスイッチに到来し、
リンクチャネル5で出て行く。入力プロセンナの局部メ
モリにおいて、バッファ600はチャネル1と関連して
おり、また出力プロセッサの局部メモリにおいて、バッ
ファ600はチャネル5と関連している。それ故、バッ
ファ600は入力六ヤネル(またはポート)および出力
チャネル(またはポート)と関連している。
バグ7ア600は一定数のワード、例えば5つのワード
を含み、各ワードL1バイトである。また、関連した3
つのパラメータを有する。第1のパラメータであるNE
XTは侍ち行列(キュー)の矢のバーストの第1のバッ
ファのアドレスを含む。寺ち行列に次のバーストが存在
しない場合には、NEXTは例えは0(ゼ0)のような
あらかじめ定められたキャラクタに設定される。第2の
パラメータであるCNTはバッファ300に否込まれ、
かつ読み出されていないキャラクタの故である。@6の
パラメータである5ucaはこのバーストの後任のバッ
ファのアドレスである。後任のバッファが存在しない場
合には、5UOOは0(ゼロ)のようなあらかじめ定め
られたキャラクタに設定される。バッファ300の情報
部分INFCM、INFO2、・・・、INFON(こ
の例ではN−5)は走rテ甲のバーストのバイトを含む
。バッファ300は分)易くするために5つの情報バイ
トを含むものとして図示されている。IB−ましい−実
施列においては、バグ7ア600は32の情報バイトを
含む。
通常は、1つのバッファのみが1つのバーストに対して
必要でsb、キャラクタは入力からバッファを通って出
力へ渡れる。一時的に不十分なリンクチャネルのために
データバーストが遅延された場合には、1つ以上のバク
7アがバーストのキャラクタを出力チャネルが割シ当て
られるまで保持するのに必要となる。この場合に、これ
らバッファは一緒に連鎖され、そして各バッファの5U
OOフイールドがバーストのその後任のバッファのアド
レスを保持する。
待ち行列が出力通信リンクまたはポートと関連しておシ
、かつバースト優先度形式とも関連している。第8図に
示すように、各待ち行列は爵ち行ゲ1jヘッダおよびバ
ーストバッファを含む。待ち行列ヘッダは2つのデータ
素子、丁なわち守ち行列の第1のバーストの第1のバッ
ファのアドレスFルSTと、峙ち行列の最後のバースト
の第1のバッファのアドレスL A、 8 Tからなる
第8図は5つのバーストを有する待ち行列610を示す
。第1のバーストはアドレスAおよびBを有する2つの
バッファよりなシ、第2のバーストはアドレスCを有す
る1つのバッファよシなシ、第5のバーストはアドレス
Dを有する1つのバッファよりなる。待ち行列ヘッダ3
12#−1:バツフフ人のアドレスを含むF TL 8
 Tと、バッファDのアドレスを含むLASTとからな
る。図中の矢印は1僅々のバッファと待ちfT列ヘッダ
間の連清を示す。
バッファの情報部分け、バッファの最鏝のnV報ロケー
ションが第1の(7&初の) tll報r7′f−ジョ
ンにJ収って代わられるものとして収設われるチ・fク
リックま九はリングバッファである。バッファは人力プ
ロセッサと出力プロ(=フサ間の交換媒体として使用さ
れる。人力プロセッサはバッファアドレス(七の第1の
o7−ンヨンのメモリアドレス)およびFUTINDX
と呼ばれる第1の1ゴブ−ジョンからの入力オフセラト
ラ使用してバグフ7にバーストのバイト・を記憶する。
同時に、出力プロセッサはバッファアドレスおよびGE
TINDXと呼ばれる第1のロケーションからのff1
71オフセツトを使用してバッファからバーストのキャ
ラクタを一出丁。オフセントは、受信されるべきバース
トの次のキャラクタが記憶されるまたはバーストの次の
キャラクタが送信されるバッファのロブ−ジョンを指定
するまたは示す。
両プロセッサはONT、丁なわち、バッファにf(す込
まれたがしかし読み出されていないキャラクタの計数値
を使用する。0NTL入カブロセツナによって、一杯の
バッファにキャラクタを記憶しないということを確実に
するために使用され、廿た出力プロセッサによって、空
のバッファからキャラクタを、況み出さないということ
を確実にするためIC+更用される。ここで「空」とい
う慮I禾はバッファ中の丁べてのキャラクタが既に出力
されているということである。
第9A図および第9B図は例示のために5つのINFO
ロケーションを有するバッファ620を示す。第9A図
において、人力プロセッサはバーストの初めの3つのキ
ャラクタa、b、およびCを記憶している。出力プロセ
ンナはまだバーストを出力し始めていない。第9B図に
おいては、出力プロセッサはバーストの初めの3つのキ
ャラクタを出力しており、大カプロセッサは6つの追加
のキャラクタdSo、およびfを記憶している。
PUTINDXおよびGE’I’INDXのそれぞれの
位置は各図に示されている。@9E図においてbおよび
Cを通る水平ラインはこれらキャラクタが消去されてい
ないけれど既に出力されているということを示す。
第10図は図面にA、B、O,およびDと指示された4
つのバーストのリンクスイッチ630を通る戎れを例示
するものである。バーストAおよびBのキャラクタは内
向きリンクの2つのあらかじめ割当てられたチャネルで
到来しており、−万バーストCおよびDのキャラクタは
2つのローカルポートから到来している。−?!rバン
ファBUF1乃至BUF4はバーストの1つをそれぞれ
割当てられている。
バーストAのキャラクタは次のようにしてリンクスイッ
チ330中を進行する。バースl−Aが到来しているチ
ャネルが現われると、LIPはそのチャネルからバース
トの次のキャラクタを受信し、それをBUFlに置く。
BUFlのアドレスはバーストAの入力チャネル番号と
関■した@都メモリでLIPが便用できる。
バーストAが送信しているチャネルが現われると、LO
PがBUF 1から次のキャラクタを取り出し、それを
即]当てられた外回きリンクチャネルで送る。B[JF
lのアドレスはバーストAの出力チャ不ル曲号と関〕亜
した間部メモリにおいてLOPが使用できる。
バーストBSO,およびDのキャラクタは同様のり様で
処理される。これら4つのバーストはリンクとポート間
のリンクスイッチ内の4つの肩合せを表わ丁。バース1
−Ai人力リンクからリンクヌイツf530E通って出
力リンクへ進む。バーストBは入力リンクから出力ポー
トへ4tr。バースl−0は入力ポートから出力リンク
へ」慝む。七してバーストDill:入力ポートから出
力ポートへ遇む。
リンクスイ″1−7−をJInるバーストの連続する流
れを注、機工へきである。バッファに個々のキャラクタ
を記りぼすることについては既に記載した。ある時間期
間にわたって、バイトの渡れ、丁なわちバーストはaa
(ストレート・フォワード)論理および高効率でバッフ
ァ中を流れる。これらバッファはリンクスイツf″!i
:Jjrする走行中のバーストに対してダイナミックに
割当てられる。これは、オリジンおよびあて先ポートの
円方が回じジンクスイッチに対してローカルでし)つて
も、飼えはバーストDの場合であっても、いえることで
ある。
以上において、バーストは第1のノ\イトまたはキャラ
クタの到来時からジンクスイッチを通ってt& ttj
−のキャラクタが送出されるまで追跡された。
第11A(2)はバーストの第1のキャラクタが到来す
るATIの中央メ七す340の伏、′隻を示す。図11
1iにBUFと指示されたバッファは侵でバーストに割
当てられるが、自tHリストFillにある。この自由
リストFは割当ての/こめに使用でさるバッファのアド
レスを含む待ち行列である。矢印642は!が甜1当て
のために便用できるものとしてBUFを指示していると
いうことを示す。
第11B図は第1のキャラクタが到来した後の中央メモ
リ640の状態を示す。LIPはBUFをrから移し、
入力9ンク六ヤ隼ルと関連した局部メモリの部分にB 
U Fのアドレスを記ぷしている。矢印346は入力リ
ンクチャネルとB U F間のLIPのメモリの開運を
示す。LiPはキャラクタをBUFに記i:ホし、第1
のヘッダキャラクタ甲のバーストのあて元アドレスから
、バーストが出力リンクを介して迷られるべきであると
いうことを?犬走し、そしてバーストを外囲さリンク待
ち行列Qに置いている。Qは符定の通信リンクに出力す
るためにカヤネルの割当てを侍っているバーストに対下
る基準を含む。矢印644はQがこのQと関連した出力
リンクの開放チャネルに割当てることができるものとし
てBUFを指示しているということを示す。
第11C図1I:l:出力リンクカヤネルが割当てられ
た説の中央メモリ340の伏帽を示す。LOPは目出出
力カヤネルを見出し、バーストが利用できる出力チャネ
ルに割当てることができるか否かを却るためにQを検佳
している。その」二、LOPはQl−Fのバーストのバ
ッファアドレスを見出し、Qからバーストを移し、出力
チャネルと関連した局部メモリの部分にバフ7アアドレ
スを記憶し、そしてB TJ Fからバーストの第1の
キャラクタを読み出してそれを出力プーヤネルで@込し
ている。矢印348はBUFとmカアヤネル間のLOP
のメモリの関連を示す。これらLOPの作用は2つのプ
ロセンナが中央メモリ340を介して通信している場合
および中央メモリへのアクセスを収シ合っている叶浦注
がある場合を除き、LIPと独立に実行される。
第110図に示す伏・川はバーストの残りの大部分VC
対してrlである。バーストの人カテヤイNルか現われ
ると、i、’ i P fiバーストの伏のキャラクタ
を収シ出してそれをE U Fに記憶する。バーストの
出力チャネルが現われると、LOPはバッファから次の
キャラクタを、洸み出してそれを出力する。LIPおよ
びLOPはそれぞれ、各プロセンナが七の間部メモリに
バッファアドレスを記はしているので、バッファの一致
を矧る。
通常の場合には、LIPはLOPよシ1キャラクタ1匡
んでいるから、BUFは任意の時間に1キヤラクタを含
む。出力チャネルの割当てに遅延があると、LIPi4
LOPよシ1キャラクタ以上進み、最後のキャラクタの
伝送の場合を除き、バースト中1つ以」二のキャラクタ
がバッファに存伍する。
・窮11D丙はLIPかバーストの終了時に終了キャラ
クタを検出した鏝の中央メモリ640の状態を示す。L
IPは終了キャラクタをBUFK記憶し、BUFfl−
@部メモリの入カテヤネルから分4する。、T、 I 
P¥′i、LOPが第1のバーストを出力するために古
いバッファを一用しているので、存在する場合には中央
メモリのjrシいバグ7アに記はされる他のバーストを
同じ入力チャネルで受1m シ始める4媚ができている
。LOPはT、 I Pとは独立にBUF(D残ってい
るキャラクタを出力し就ける。
第11E図はLOPがBUFに終了キャラクタを見出し
た侵の中央メモリ340の伏態を示す。
LOPはBUFから終了キャラクタを読み出してそれを
伝送し、セしてBUFを自由リストに戻している。
出力カヤイ・ルに対してコンテンションが存在する状態
においてバーストに対する出力カヤネルの割当てを拡大
Tるために次の例が用意されている。
第12A図は2つのカヤネルだけしか存在しない通信リ
ンク364を介してリンクスインf362と端金された
リンクスイン力660を示す([つてこの列は短かい)
。5人の1更用者A、、B、およびCはリンク564を
J出しで4つのバーストを送ることを望んでいる。2つ
のバーストは使用片Aから発信し、使用片BおよびCか
らそれぞれ1つのバーストが発信する。これらバースト
は同じ優先度のクラスにあるものと仮定する。
第12B図はリンクスイン力660からリンクスイン力
362へのリンク364の図解図でろり、2つのカヤネ
ルに対するバーストの時間の関数としての割当てが示さ
れている。図面に示すように、時間は左側へ進み、従っ
て最も右−1のスロットが時間的に最も早い。最初に、
両チャネルは両チャネルスロット666および368に
Xで指示されているように空いている。時刻aにおいて
、リンクスインf′360は1天川者Aから第1のバー
ストA□ の第1のバイトを受信する。リンクスイン力
360はA、の第1のキャラクタを、時刻aの侵で現わ
れる第1の空き一刀テ・ヤネルであるスロット370で
送信する。スロット670はカヤネル1を衣わ丁。カヤ
ネル2はスロット372で示すように窒きの1まである
峙刻すにおいて、リンクスイン−f−560は受用i−
Bからバーストの第1のバイトを受信下る。第1の1更
用+’r i]iな出力スロットはス(コント374の
チャネル2であり、バーストBの第1のキャラクタはこ
のカヤネル2で送信される。
時刻Cにおいて、1史用4−0からのバーストの第1の
バイトがリンクスイン′f′360によって受信される
。両チャネルとも割当てられているから、バーストCは
中央メモリのlくツファに累積され(時間の長さはパー
スl−0が音声バーストかデータバーストかに依存する
)、カヤネルが受用できるまで侍ち行列に置かれる。ス
ロット676甲のALの上部のバーはバーストA、の終
了キャラクタを指示する。従って、カヤネル1は引続く
フレーム千白出である。パース)Cの第1のキャラクタ
はスロット57Bで込1gキれる。
時刻dにおいて、第2のバースト人! の第1のバイト
がリンクスインf660によって受信される。両チャネ
ルが占有されるので、A、は本漬され、Rち行列に置か
れる。パース1−Bidスaット680で終rし、パー
スI−A、の第1のキャラクタがスロット382で送信
される。
スロット384において、バーストOi1:終J’する
。伝送を侍っている。IIIJ当てられていないバース
トは存在しないから、チャネル1はスロット386で空
きとなる。四種に、カヤネル2はスロット388でのバ
ーストA、の終Tf&スロット690で空きとなる。
この列は出力カヤネルのコンテンション甲のバーストの
侍ち行列化を丙示し、そのカヤネルの割当てはバースト
の継続時間だけである。この同はさらに、1更用者Aの
第1のバーストがカヤネル1に割当てられ、Aの第2の
バーストがカヤネル2に割当てられたということをV]
示している。
バーストが通過する各リンクスイッチはバーストのヘッ
ダに含まれ九を)て先ポートの装置アドレスに基づいて
パース)kそのあて先ポートへ進める。第1図全参照し
て、バーストがリンク群Aのボー)Xで発信し、そのあ
て先がリンクtFr= Bのボー)Yであると仮定する
。ポートアドレスは3つの構成要素を有する。すなわち
、リンク群、リンク群内のリンクスイッチ、およびリン
クスイッチ内のポート番号である。
各リンクスイッチは通信リンクのそれぞれと関連した、
各形式のバーストごとに1つの合計3つの優先度の待ち
行列なイJする。制御(コントロール)、音声、および
データの3つの形式のバーストが存在する。制御バース
トは、¥7Jい優先度を有する。制頗1バーストはシス
テムの応答性(敏感さ)を保持するためにシステム甲を
迅速に伝搬することが望ましい。制御バーストは短かい
から、長時間のr141チャネルを占有しない。データ
バーストは低い優先度を有する。データバーストは音声
バーストよシも良好に遅延にj1菟応し得るから、この
形式のバーストは有効にバッツ了することができる。
音声バーストは中間の優先度を有する。音声バーストは
、音声サンプルが実質的に遅延された場合には価値が減
少するので、データバーストよシも優先する。
第13図G4バーストの好ましい1つのフォーマットで
あるフォーマット400を示す。バーストは一連の8ビ
ツトバイトまたはキャラクタよ)なり、4バイトのヘッ
ダが可変長の情報部分の前に、l、バーストの終シに終
了キャラクタが枕いている。第1のへラダワードは3つ
のフィールドを含む。すなわち、バーストの形式、77
FNおよびあて先リンクスイッチであシ、それぞれ図面
にBT。
G1およびD L Sと指示されている。バーストの形
式B Tはバーストが制御、音声、またはデータバース
トであることをそれぞれ指示する0、1、または2であ
ってもよい。群ピッ)Gは0または1でよい。G=iの
ときに、バーストヘッダはあて先ポートのリンク群とは
異なるリンク群に現在存在する。従って、このバースト
はハブスイッチを通るようにルート選定される。G=O
のときには、バーストヘッダはあて先ポートのリンク群
に現在配性されている。バーストヘッダがハブスイッチ
を通ってあて先リンク群に達したときにGビットがリセ
ットされるということを注意すべきである。DLSは0
から15までの範囲に及び、あて先リンク群内のあて先
リンクスイッチの番号を指示する。
第2の(2番目の)ヘッダバイトはDLG、すなわち0
から255までの範囲に及ぶあて先リンク群番号を含む
。ヘッダの3番目のバイトはDP。
すなわち、0から31までの範囲に及ぶあて先ポート番
号を含む。このあて先ポートf号はアテ先すンクスイッ
チ内にろり、あて先リンクスイッチはあて先リンク群内
にある。4番目のへラダバイ) HCSはヘッダチェッ
ク・シーケンスを含む。
HO2は0から255までの範囲に及び、バーストヘッ
ダ(7)初めの3つのワードの課)のない受信を確証す
るための手段を提供する。
バーストヘッダの後にバーストの情報部分が玩く。この
情報部分は可変数のバイトラ有し、情報バイトの数が一
般に各バーストで相違するということを意味している。
1iiII御およびデータバーストにおいて、情報部分
の最後の2つのバイトは図面にr(BC8)Jと指示さ
れたバーストチェック・シーケンスを含んでいてもよい
。このバーストチェック・シーケンスはバーストの受信
した情報部分に存在する誤シが検出できる手段を提供す
る。
誤シが検出されると、受信者は誤)補正技術によシ誤1
cm補正しようとしても、あるいは受信者はバーストの
再伝送を要求してもよい。
終了キャラクタTCはバーストの終了を明示する。後述
するように、終了キャラクタと組合せてf−タリンクエ
スケープ・キャラクタを使用することは終了キャラクタ
をバーストの中間で生じるデータキャラクタとしておよ
び終了キャラクタをバーストの終了時に生じるターミネ
ータとして識別するための手段を備えたシステム全提供
する。
終了キャラクタは空きチャネルで伝送され、バーストに
割当てるだめのこれらチャネルの利用可能性を指示する
種々のシステムの形態に対して適当する多くの他のバー
ストフォーマットの定義が存在する。フォーマット40
0は一例として記載した。フォーマット400がバース
トスイッチングシステムにおいて使用されると仮定する
と、リンクスイッチは以下の段酸において特定のバース
トのルートに選定する。
t バーストの第1のヘッダバイトを受信すると、リン
クスイッチはGビットケ検査する。Gビットがセットさ
れる場合には、このリンクスイッチはあて先のリンク群
のメンバーではなく、バーストはハブスイッチに伝送さ
h7るようにルート選定されねばならない。リンクスイ
ッチはハブスイッチに達する通信リンクの過当な優先度
の待ち行列にこのバーストを1β〈。Gビットがリセッ
トされる場合には、バーストはあて先のリンク群にあり
、第1のヘッダバイトのDLSフィールドは、リンクス
イッチそれ自身があて先のリンクスイッチであるか否か
を決定するために、検査されねばならない。このリンク
スイッチがあて先のリンクスイッチでない場合には、バ
ーストはあて先のリンクスイッチに達するリンクの適当
な優先度の待ち行列に置かれる。このリンクスイッチそ
れ自身があて先のリンクスイッチである場合には、リン
クスイッチは第1のヘッダバイト全保持し、ヘッダの残
シ全、特にあて先ポートが特定される3番目のヘッダバ
イト、ヲ待ツ。
2 あて先リンク群にない(Gビットセット)リンクス
イッチによってバーストの2番目のヘッダバイトが受信
されると、リンクスイッチはハブスイッチに向う割当て
られた通信リンクで2番目のヘッダバイトケ伝送する。
あて先リンク非円の(Gビットリセット)リンクスイッ
チによって2番目のヘッダバイトが受信されると、この
リンクスイッチは自分自身があて先のリンクスイッチで
あるか否か全決定する。このリンクスイッチがあて先の
リンクスイッチでない場合には、リンクスイッチはあて
先のリンクスイッチに向う割当てられたリンクで2番目
のヘッダバイトを伝送する。
リンクスイッチそれ自身があて先のリンクスイッチであ
る場合には、2番目のヘッダバイトは保持され、5番目
および4’m目のヘッダバイトを待つ。
2番目のヘッダバイトはリンク#P 間のバーストのル
ート全選定するためにハブスイッチによって使用される
。あて先リンク群へのバーストのルートを選定するプロ
セスにおいて、ハブスイッチは第1のヘッダバイトのG
ビットをリセットし、あて先リンク群内のリンクスイッ
チがバーストの第1のヘッダワードからバーストの状顧
を決定できるようにする。1つ以上のハブスイッチが存
在する場合には、バーストにあて先リンク群へ伝送する
ハブスイッチ、すなわち、バーストが辿過する最後のハ
ブスイッチがGピッ) 7.c−リセットする。
& バーストの3番目のヘッダバイトラ受信すると、リ
ンクスイッチの作用は、再び、このリンクスイッチがあ
て先のリンクスイッチであるが否かに依存する。リンク
スイッチがあて先のリンクスイッチでない場合には、リ
ンクスイッチはあて先のリンクスイッチに向う割当てら
れたリンクで3番目のヘッダバイトを伝送する。リンク
スイッチそれ自身があて先のリンクスイッチである場合
には、このリンクスイッチは3番目のヘッダワードのD
Pフィールドからあて先ポートを決定する。
4、 バーストの4番目のヘッダバイトを受信すると、
リンクスイッチはHCS フィールド中のヘッダチェッ
ク・シーケンスをチェックスル。HC8が不良であシ、
少なくとも1つの誤シがバーストヘッダ中に存在すると
いうことを示す場合には、リンクスイッチはバーストの
伝送を打ち切シ、パルストの歿)の代シに終了シーケン
スを送出する。
HC8が良好である場合には、リンクスイッチの作用は
このリンクスイッチがあて先のリンクスイッチであるか
否かに依存する。このリンクスイッチがあて先のリンク
スイッチでない場合には、リンクスイッチはあて先のリ
ンクスイッチに達する割当てられたリンクで4香目のヘ
ッダバイトを伝送する。リンクスイッチそれ自身があて
先のリンクスイッチである場合には、このリンクスイッ
チはバーストへツタ全体全放棄し、バースl−ff1あ
て先のポートへの待ち行列に顔く。
バーストの最後のキャラクタは常に終了キャラクタであ
る。出力チャネルが空きであるときにはいっでも、終了
キャラクタはそのチャネルで伝送される。バーストの伝
送後にチャネルが空きになると、1つ以上の終了キャラ
クタがチャネル中のバーストに続く。これけ終了キャラ
クタがバーストの終了時に送出されたか、j〜かし、終
了キャラクタが例えば誤りのために受イaされなかった
場合に、安全民を高くする。
終了キャラクタは独自のキャラクタコードkaする。終
了キャラクタコードそれ自身が現われる流れ(ストリー
ム)奮含む任意のキャラクタのθ1され奮リンクまたは
へブス・イッチケ通じて送出することかできなけれはな
らない。終了キャラクタがバーストの終了ケ示すものと
意図されているときニハーストの終了としてIl’k 
iEJできる、あるいは流れのデータキャラクタを示す
ものと1:t、 [:41されているときに流れのデー
タキャラクタとし1詔−できる方法が必要である。
終了キャラクタをデータキ・ヤラクタと区別するために
使用される方法は2巡回期通信のエスケープ技術からσ
[き出される。これはHDLC(ハイ・レベル・データ
伝送制御)のビット・スタフイング技術に類似している
。ただし、この場合には、方法がバイト・スタフイング
技術である場合ヲ除く。スタフされる(詰め込まれる)
または挿入されるバイトはデータリンク・エスケープキ
ャラクタと呼ばれる第2の特殊キャラクタである。以下
において、終了キャラクタはTRMと指示され、データ
リンク・エスケープキャラクタはDLEと指示される。
ソースにおいて、TRMまたはDLEビット形態が送出
するべきデータ中に生じると、DLRは伝送のためにデ
ータキャラクタの1111に挿入される。
かくして、ソースの変換は次の通シである。
TRMがD L B  T RMと匝英される。
D L I弓がD L E  I) T、 Eと置換さ
れる。
XがT II MまたはDLEに等しくない場合に仁、
XがXと置換される。
あて先においてD L Eが受信されると、それは放棄
される。放棄したDI、Hにすぐ続いて受信したキャラ
クタは制御の翁意性を検査することなしに受は入れられ
る。かくして、あて先の変換はDLEYがYとi換され
ることであり、Yは任意のキャラクタである。
TRλfがその前に接頭のDLEなしに受信された場合
には、このTRMはバースト終了キャラクタと翻訳され
る。第14図はデータリンク・エスケープ手続きを要釣
する略図1である。
各挿入されたDLEはバーストの実際のキャラクタ全遅
延させる。従って、TRMお・よびDLEに対するコー
ドはそれらが送出されるべき音声サンプルおよびデータ
中にめったに現われないように選択されねはならない。
予知する仁とができる未来のうちに音声はデータよシも
汝が優勢になるというととが子期されるから、これらキ
ャラクタの値に対する価値のある選択はアナログ音声信
号の正の最大振幅および負の最大振幅を表わすコーデッ
ク(音声A/DおよびD/A )出力である。
前記したように、最小の振幅は適当な環境における別の
選択である。
既に述べたように、各バーストは1つ以上のTRMキャ
ラクタで終了する。バーストが単一のTRMキャラクタ
によって終了するものき仮定する。その際には、雑音に
よってT R,Mに変更されたバースト中の任意のキャ
ラクタ、あるいは雑音によってXTRMに変更された任
意のDLF!  ’rRMがスイッチにこのバーストを
2つの別個のバーストとして処理させることになろう。
今、誤って第2のバーストとして処理されたオリジナル
のバーストの後者の部分は恐らくヘッダチェック・シー
ケンスのテストヲすることができず、従ってこの第2の
バーストはその意図するあて先へ送給されない。逆に、
2つの実際のバースト間の単一のTRMが雑音によって
TRMでないキャラクタに変更されたと仮定する。今、
誤って第1のバーストの一部分として処理された第2の
バーストは第1のバーストのあて先ポートに間違って送
給される。
11 [3 これら誤シの可能性は、バーストが1li−のTRMに
よってではなく冗長シーケンスのT RMキャラクタに
よって終了するということ全必要とすることによって任
意所g4の小さな値に減じることができる。例えば、終
了キャラクタシーケンスが5つのT RMキャラクタよ
りな勺、そしてバーストの終了が任意の5キヤラクタの
シーケンス内に3つのTRMキャラクタを受信したとき
に宣言されるようにすることができZ〕。この場合にバ
ーストの終了誤りが発生するためには、5つのTRMで
ないキャラクタがT RMキャラクタに変り工されねは
ならないか、あるいは5つのT RMキャラクタがTR
Mでないキャラクタに皿史されねばならない。
誤シの確率は単一’rRMキャジクタの手続きの場合よ
勺も相当に小さくなる。
バーストスイッチングシステムにおいて使用できる任意
数のバースト終了性++i++ (スギーム)が存在す
る。fE意特定のシステムに対する造択はシステムの特
性および設計1」標に依存する。本明細沓で記載する例
は利用可能な広範囲のオプションを例示すること全意図
している。
本明細四で記載するリンクおよびへブスイツチはそれだ
けで現存する技術のものと区別できる自律インラインス
イッチング能力を有する。各スイッチはTI(またはも
つと高い)の容it有する通信リンク間に接続すること
ができる。各人チャネルについて各スイッチはそのチャ
ネル内に含まれる情報に対する適当なルーティングの決
定を行ない、実現する能力を有する。ルーティングの決
定は、例えば中央制御スイッチのような外部のいかなる
ソースにも頼ることなしに、スイッチによって自律的に
行なわれる。その上、ルーティング決定に関する処理の
すべてが入チャネルに割当てられた時間内に実行される
。チャネル時間が経過すると、スイッチは引醜くチャネ
ルに含まれる情報に対して手続き全繰返す用意ができて
おり、以下同様である。かくして、スイッチの処理は大
部分は通信リンクのチャネルおよびフレームタイミング
と同期している。若干の実施例においては、実チヤネル
スロットタイミングがスイッチングアルゴリズムのUH
始に対する再IIi始信号または割込みとして使用され
、る。既に説明[7だように、スイッチングアルゴリズ
ムはスイッチを通って走行中のバー・ストの伝送を開始
1〜、*1i−L、そして終了することかてきな(づれ
ばならない(他の機能のうちで)。
バーストスイッチングは音声およびデータバース)を完
全に続合する。−4y的にいって、1キヤラクタ分だけ
のバッファリングがバーストスイッチングにおいて必要
となる。何故ならば、音声伝送レートがTル−トと合致
しでいるカ)らである。
バーストスイッチはダイナミックバッファ全通じてすべ
てのバースト全移動させる。一時的なチャネルコンテン
ションの場合には、i?7報(特にf−タ)は失なわれ
ない。
バーストスイッチ全通じてのrh’延は音声伝送のだめ
の重要な杓三能パラメータである。遅延しすぎることは
エコーを許容できないものにする。バーストスイッチン
グにおいて、バーストのキャラクタは一般に4チャネル
時01よシ少ない遅延でスイツチ全通過する。速度のバ
ッファリングは必要でなく、従って、エコー抑圧装齢゛
、もエコー取消し装置も必要としない。
同じ呼の異なるバーストはスイッチング節点を通じて異
なるチャネル交換遅延を有する可能性がある。しかしな
がら、スピーチバースト内のすべてのキャラクタは同じ
遅延を受ける。トークスパート間の可変遅延成分の大き
さはトークスパート間の平均沈黙期間より小さい。それ
故、トークスパート間の可変連凧は事実上、認知し得い
程度である。
バーストは任意の長短のものでより、単一のヘッダです
べてのバーストに対して十分である。代衷的なトークス
パートは平均約250ミリ秒、または2000 ハルス
コード変調キャラクタである。
バーストヘッダが4バイトで、かつターミネータが1バ
イトであると仮定すると、各バーストのオーバーヘッド
は5バイトである。ル]合で表わした平均トークスパー
トに対するバーストヘッダ・オーバヘッドは5/200
0または1%以下である。
1バイトのターミネータの代シに5バイトのターミネー
タシーケンスが使用される場合には、バーストヘッダ・
オーバヘッドは依然として1%以下である。
バーストスイッチは64にビット/秒(Kb/8)以下
のレートでデータの伝送を簡単に処理する。
データが64 Kb/g以下のレートで使用者から受信
されると、かかるデータの都合のよい大きさのブロック
がポートプロセッサに累積される。このブロックはその
p 64 Kb/Rのレートでバーストとしてシステム
全弁して伝送される。バーストスイッチングチャネルレ
ートがIs 4 Kb/s以外の場合にも同じ方法が適
用されよう。
将来のスイッチングサービスは、例えは1200ビット
/秒の低速度テータ端末から16乃至64Kb/aのデ
ィジタルコード化音声に&て高速度データ装置およびデ
ィジタルコード化ビデオに及ぶまでの広範囲のビットレ
ートを必要とするということが予期されている。「帯域
幅効率」という用語はしばしば、スイッチが穐々の伝送
レートヲ処理する容易さを表わすために使用されている
。ノ(−ストはメツセージ構造およびチャネル化動作を
有するから、チャネルレートよシ高い伝送レートは単一
のバーストの伝送のために複数のチャネルレートに使用
することによって比較的容易に処理することができる。
64 Kb/sのチャネルレートを有するバーストスイ
ッチングにおいては、NX64Kb/Bのバーストがそ
れぞれ64 Kb/sのレートでNの別個の(しかし関
連した)バーストとして処理される。ここで、Nは1よ
り大きい整数である。Nの関連したバーストは別個のチ
ャネルでバーストのあて先に伝送され、そしてオリジナ
ルのNX64Kb/sのバーストに再びアセンブルされ
る。バーストスイッチングのメツセージh Dは、たと
えNの関連したバーストが位相同期状態であて先に到着
しなくても、適正な順序で関連したバーストの再アセン
ブリ全可能にする。
将来のスイッチングサービスはより大きなディジタルデ
ータ処理能力を必要とすることが予期される。バースト
スイッチングシステムはテータノく−ストに対してリン
クスイッチレベル誤シチェックおよび再伝送モードで動
作し得る。各データバーストは各スイッチにおいて完全
にバッファされる。バーストに対する誤シチェックテス
トはパース)カルートに沿って次のスイッチに再伝送さ
れる前に通されなければならない。別の誤シチェックモ
ードはエンド・ツー・エンド誤シチェックである。この
モードにおいて、データバーストの誤シチェックはあて
先リンクスイッチによってのみ実行される。誤シチェッ
クが失敗した場合には、あて先リンクスイッチはオリジ
ンのリンクスイッチによるデータバーストの再伝送全要
求する。
エンド・ツー・エンド課りチェックの一般概念は、iD
チェックがポートプロセッサにおいて実行され、これら
ポートプロセッサが使用者の建物にあるいは末端使用者
の機器内に配置されているときに、終局点にまで拡張さ
れる。この構造によ)可能なエンド・ツー・エンドディ
ジタル伝送能力は、例えば診断能力の向上、ならびに音
声およびデータ通信の保安性およびプライバシーの向上
のような他の利点をもたらす。後者の場合には、ディジ
タル通信の暗号化および暗号解読がまた、ポートプロセ
ッサにおいて実行できることになる。
ハブスイッチ 第15図に例示されたハブスイッチ500は、任意のリ
ンク群から任意の自回きリンクチャネルで受信したメツ
セージバーストのバイトをこのメツセージバーストのア
ドレス情報によって決定される適当なリンク群の外回き
リンクチャネルに転送するための高速度高HBTnMス
イッチである。
ハブスイッチ500はリングに接読されたNのスイッチ
ングユニツ)501i含む。冗長性の利点全提供するた
めに、2つのハブバス502および505が設けられ、
リングのまわシにいずれの方向にも信号を伝搬すること
ができる。各スイッチングユニットは1つ以上のT D
 M Uンク通信リンク504によってリンク群にWk
されている。
入リンクチャネルのディジタルコード化情報のバイトを
受信するオリジンのスイッチングユニットはリングにそ
のバイトを置く。このバイトはメツセージバーストに含
まれるアドレス情報によって指定されたそのあて先のス
イッチングユニットに達するまで、リングのまわりをス
イッチングユニットからスイッチングユニットへと送ら
れる。
第19図に例示するように、バーストはヘッダ(HDR
)、転送される情報またはデータ(INFO)、および
終了キャラクタシーケンスのB了キャラクタ(Te3)
よセなる。ヘッダはバーストがこのバーストの他の域別
情報とともに送出されるアドレスを含む。バーストの情
報部分は連続するバイトの流れである。バーストの長さ
は変化する。通常、スピーチ情報ではバーストは100
ミリ秒から300ミリ秒までの長さである。終了キャラ
クタシーケンスの終了キャラクタ(バイト)はバースト
の終了を指示する。終了キャラクタのシーケンスはチャ
ネルが空きのま−であるmlはそのチャネル内に連続す
る。
へブリングのまわシのディジタルコード化IW報のバイ
トの転送は内向きおよび外向きTDMリンクチャネルと
同じフレーム周期を有するCハブチャネル ヤネルで生じる。へブカヤネル時間スロット中、オリジ
ンのスイッチングユニットからあて先のスイッチングユ
ニットへへブリングのまわI:>(i:移動する各バイ
トはハブチャネル時1’J+スロットに等シいリング循
環周期にお旨でバブリングのまわ、、!7に完全に伝搬
するようなレートでスイッチングユニットからスイッチ
ングユニットへ転送されねばならない。1つのスイッチ
ングユニットから次のスイッチングユニットへのバイト
の移動は中央クロック505の各チック中に生じるっ 第18図に例示されるように、各フレーム甲、Cチャネ
ルの時間スロットが存在し、各ハブチャネル時間スロッ
ト中、Nのクロックブッ りが存在する。例示の実施例
においては、フレーム時りは125マイクロ秒であ)、
リンク曲信リンク504のリンクチャネルのTi7レ一
ム時間と同じである。フレーム当シのハブチャネルの数
cは32である。Cはリンクチャネルの故(T1システ
ムにおいては24)よシ少なくては−けない。フレーム
のクロックチックの数はCXNである。例示の実施例で
は、スイッチングユニットのfiNは256である。
ハブスイッチの種々のスイッチングユニットに接続され
た異なるリンク群間に通信が生じるためには、オリジン
のリンク群のリンクスイッチはハブスイッチの関連する
スイッチングユニットに対する空きチャネルを見つけな
けれはならない。ハブスイッチのこのオリジンのスイッ
チングユニットはそれ自身とハブスイッチのあて先スイ
ッチングユニット間の空きハブチャネルを見つけなけれ
ばならない。終シに、あて先のスイッチングユニットは
関連するリンク群のあて先リンクスイッチと通信するた
めに空きリンクチャネルを見つけなければならない。
ハブスイッチのスイッチングユニットにおいてふくそう
があシ、従って必要なときに空きハブチャネルまたは外
向きリンクチャネルがすぐに利用できないから、かつチ
ャネル間の若干のチヤネルスリッグはさけられないから
、各スイッチングユニットはバッファメモリおよびプロ
セッサkaみ、メモリを管理しなければならない。第1
6図はスイッチングユニット全例示する。このスイッチ
ングユニットはハブスイッチリングのまわりに一方向に
バイトラ転送するためにハブバス502に接続された第
1のハブスイッチ素子515を含む。
第2のハブスイッチ索子517はハブバス503に接続
され、ハブスイッチリングのまわシに反対方向にバイト
を転送する。スイッチングユニットはまた、メモリへの
、メモリからの、およびメモリ内の情@を管理するため
にメモリ516およびプロセッサを含む。メモリ516
に関して指定されているこれらプロセッサは入リンクチ
ャネルとメモリ間に2つのリンク入力プロセッサ(LI
P)52i&よび526と、メモリと出リンクチャネル
114]に2つのリンク出力プロセッサ(Lop )5
22および527を含む。ハブ入力プロセッサ(HIP
)523とハブ出カフ’ 0−1= 7 ”j−(HO
P )524はハブスイッチ索子515とメモリ516
との間にある。第2のハブスイッチ素子517と関連す
るプロセッサはHIP518とHOP519である。
これらブロセツづの主な機能はメモリ516とハブチャ
ネル間のバイトのルーティングおよびメモリ516とリ
ンクチャネル間のバイトのルーティングを制0Ifする
ことである。また、これらプロセッサはチャネルの捕そ
くならびにメモリ516内のダイナミックメモリバッフ
ァのハブよ、・よびリンクチャネルへの割当て」?よひ
割当て解除を含む他の機能もイjする。これらおよびシ
ーケンス化および待ち行列化のような他の機能は、1)
1イに詳4411に記載し7たリンクスイッチによって
同様の機能が遂行されたのと本質的に向じ」πミ様で、
管理される。
ハブスイツチ素子5151通じてメモリ516からへブ
リング502ヘパイ) f、ry転送する機能およびハ
ブスイッチ素子515を通じてバブリング502からバ
イト全転送する機ritpはHOP524およびHI 
P 523によって制御される。メモリ516、HIP
523およびHOI’524はT、I I’およびLO
Pとともに、リンク群とハブスイッチ素子515 Bj
lのインターフェースとして働<−Niのリンクスイッ
チ合事実上形成する。第2のハブスイッチ素子517と
関連したプロセッサはメモリ516とバブリング503
間にパイ)=lr転送する際に対応する陣様で機能する
要約すると、メツセージバーストは1つの1722群の
入チャネルからハブスイッチを通って他のリンク群の出
チャネルへ以下の寒梅で進行する。
入リンクチャネルでオリジンのハブスイッチングユニッ
ト501に到来したバーストのバイトはスイッチングユ
ニットメモリ516においでバッファされる。バースト
の初めのバイト、すなわち、ヘッダはアドレス情報金倉
み、1つのバイト、特定すると2番月のバイト、はあて
先リンク群を指定し、従ってあて先スイッチングエニッ
ト′fr:指定する。受fg Eれたバイトはハブバス
で伝送のために待ち行列化される。オリジンのスイッチ
ングユニットが送信空きでかつあて先スイッチング二二
ットが受信空きで々〉るハブチャネルが選択される。
バーストのバイトは各ハブチャネルフレーム中1バイト
づつ、選択されたハブチャネルにロードされる。バイト
はメモリ516を通ることなしに各クロックチックで1
斗接する中間に介在するスイッチングユニットのハブス
イッチ素子間に直像転送される。あて先スイッチングユ
ニットに到来すると、各バイトはメモリに記1はされる
。ヘッダバイトは、1つ以上のリンク群があて先スイッ
チングユニットと関連j−ている場合に、適当な出力リ
ンク群を決定するために■訳される。これらバイトは適
当な外向きリンクに待ち行列化され、最初の空き外向き
リンクチャネルに出力が始まる。
ハブチャネル転送の概要 第17図はスイッチングユニット501の第1のハブス
イッチ素子515を例示するブロック図である。このハ
ブスイッチ素子515はバブリングバス502に沿って
前位ハブスイッチ素子から後位ハブスイッチ素子へバイ
トを転送することを処理する。また、HOPおよびHI
Pの制御のもとで、ハブスイッチ素子515は、スイッ
チングユニットがオリジンであるときにメモリ516か
らリングにバイトをレードし、またスイッチングユニッ
トがあて先であるときに外向きリンクチャネルで伝送す
るためにリングからメモリ516ヘアンロード(ダンプ
)する。
各ハブスイッチ素子はあて先メモリ540を含み、この
あて先メモリ540はハブスイッチ素子515が送信動
作である各ハブチャネルに対するスイッチングユニット
あて先アドレスを含む。その上、送信動作メモリ559
はハブスイッチ素子に対する各ハブチャネルの送信ビジ
ィまたは空き状態を指示する各ハブチャネルに対するビ
ットを含ム。また、各ハブスイッチ素子はあて先カウン
タ531を含み、このあて先カウンタ531は各ハブチ
ャネルまたはリング循環周期の開始時にハブスイッチ素
子のアドレスにセットされる。各り四ツクチツク(TC
LK)であて先カウンタ531はデクリメントされる。
また、各チックで、リングを循環するかつハブスイッチ
素子のTHIS−3U記憶レジスタ532に存在するバ
イトはハブバス502でマルチプレクサ535によって
次の後位のスイッチングユニットの記憶!/ジスタに転
送される。同時に、971位のスイッチングユニットの
レジスタ内のバイトはスイッチングユニットのTHIS
−8TJレジ・スタ532に移動する。
スイッチングユニット501のハブスイッチ素子515
がメツセージバーストに対するオリジンとしてサービス
しているときに、ハブチャネルタイムスロット中に転送
されるべきバイトはハブチャネルタイムスロットの開始
時にハブ入力(HUB−IN)データ直列レジスタ5!
+9を通ってT(OPによってハブ入力(HUB−IN
)データレジスタ535に誼かれ、リングへの転送を待
つ。同時に、ハブスイッチ素子がハブチャネルを必要と
するということを指示する活動(アクティビティ)ビッ
トがチャネル要求(NEED  (4ANNEL)レジ
スタ545に誼かれる。また、あて先スイッチングユニ
ットアドレスがハブチャネルタイムスロットの開始時に
またはリング循環周期の開始時に、あて先メモリ540
からあて先レジスタ536に置かれる。あて先カウンタ
531の内容をあて先レジスタ536中のアドレスと同
じにさせるクロックチックで、コンパ1/−夕537は
出力を発生する。この合致の指示は、マルチプレクサ5
33にTHIS−8U  レジスタ532の内容ではな
くてハブ入力データレジスタ535の内容を後位のスイ
ッチングユニットに対するハブバスに転送させるチャネ
ル捕そくおよびデータ転送セクションに供給される。
上述のように、リングの各バイトはハブチャネルタイム
スロット中、各チックで1つのスイッチングユニットか
ら次の後位のスイッチングユニツトヘ転送される。ハブ
チャネルタイムスロツFの終了時にリング循環周期のt
後のチックでリングの各バイトはそのあて先スイッチン
グユニットのTI(Is−8Uレジスタ5′52に転送
される。リング循環周期およびハブチャネルを開始させ
る次のチックで、THIS−8Uレジスタ552に記憶
されたバイトはハブ出力(HUB−OUT)データレジ
スタ548に転送され、その後HIPによってメモリ5
16に置かれ、そしてLOPによって外向きリンクチャ
ネルで伝送される。
ハブチャネル捕そくの概要 ハブチャネルの後絞のフレーム中メツセージバーストの
バイトの移動はオリジンのスイッチングユニットのHO
P  とあて先スイッチングユニットの1(IPとの調
整を意味する。HOPはオリジンのスイッチングユニッ
トのメモリからバイトを取り出してそれをバブリングバ
スに置くことを制御し、あて先スイッチングユニットの
T(IPはバブリングバスからバイFを取り出してそれ
をメモリに置く。
FIOP  は各戸ブチャネ/L’またはリング循環周
期中、1バイトだけの移動および関連する機能を処理す
ることができ、HIPは各ハブチャネルまたはリング循
環周期中、1バイトだけの移動および関連する機能を処
理することができる。かくして、各バーストごとに、オ
リジンのスイッチングユニットが送信空きでかつあて先
のスイッチングユニットが受信空きである自由ハブチャ
ネルが見つけ出されなければならない。
ハブチャネルを捕そくする要求は人リンクチャネルがビ
ジィとなったときにオリジンのスイッチングユニットに
よって認知される。従って、自由ハブチャネルを見つけ
出すことはオリジンのスイッチングユニットにおいて達
成されなければならない。オリジンのスイッチングユニ
ットはハブチャネルのそれぞれごとに送信ビジィ/空き
状態を知る。自由チャネルを選択するために、オリジン
のスイッチングユニットはあて先スイッチングユニット
に対するハブチャネルのそれぞれごとに受信ビジィ/空
き状態に関する情報を有さねばならない。
1′50 ハブチャネルのリング循環周期中、各スイッチングユニ
ットの受信ビジィ/空き状態に関する情報をバブリング
バス502に提供するために、活動ライン541がバブ
リングバス502と並列にバブリングに設けられる。受
信活動(RCVACT)メモリ543はハブスイッチ素
子515が各ハブチャネルに対して受信ビジィであるか
あるいは受信空きであるかを指示する各ハブチャネルに
対するビットを記憶する。各ハブチャネル周期の始めに
、そのハブチャネルに対するハブスイッチ素子の受信ビ
ジィ/空き状態をIj示するビットが後位のスイッチン
グユニットのT HI S −S Uレジスタ532に
転送される。この活動ビットはリングのまわりに引続く
チック中、スイッチングユニットからスイッチングユニ
ットへと伝搬される。かくして、任意のスイッチングユ
ニットは、リング循環周期中、適当なチックでTHIS
−3Uレジスタ532に置かれた活動ビットを検査する
ことによって、任曾の他のスイッチングユニットに対す
るハブチャネルの受信ビジィ/空き状態を決定すること
ができる。
オリジンのスイッチングユニットがあて先のスイッチン
グユニットに対する自由ハブチャネルを見つけなければ
ならないときには、あて先スイッチングユニットのアド
レスがハブスイッチ素子のあて先レジスタ536に置か
れ、伝送されるべきであるバーストの第1のバイトが第
1のハブチャネルの開始時にハブ入力データレジスタ5
35中に転送される。この第1のハブチャネルはオリジ
ンのスイッチングユニットのハブスイッチ素子が送信空
きであるハブチャネルである。その上、HOP はチャ
ネル要求レジスタ545をセットし、ハブ入力データレ
ジスタ535にバイトを伝送するためのハブチャネルの
要求を指示する。
あて先カウンタ531の内容があて先レジスタ536の
内容と同じであるときのり胃ツクチックで、コンパレー
タ537は、ハブ入力データレジスタ535のバイトを
バブリングバス502にロードするためのリング循環周
期中の適当な時点であるということを指示する出力を発
生する。THI S一8Uレジスタ532の活動ビット
はあて先スイッチングユニットの受信ビジィ/空き状態
を指示し、また送信活動メモリ559のビットはオリジ
ンのスイッチングユニットのハブスイッチ素子の送信ビ
ジィ/空き状態を指示する。このハブチャネルに対して
あて先スイッチングユニットが受信空きでかつオリジン
のスイッチングユニットが送信空きであることをこれら
ビットが指示する場合には、オリジンのスイッチングユ
ニットからあて先のスイッチングユニットへバーストを
送出するためのハブチャネルが見つけられたことになる
オリジンのスイッチングユニットはこのハブチャネルを
、活動ビットがライン541を通じてマルチプレクサ5
33により後位のスイッチングユニットへ伝送されると
きにこの活動ビットをビジィにセットすることによって
このハブチャネルを捕そくする。同時に、バーストの第
1のバイトはマルチプレクサ533によりハブ入力デー
タレジスタ535から後位のスイッチングユニットへラ
イン502で転送される。その上、チャネ、+1/捕そ
くおよびデータ転送セクション538はチャネル捕ソ<
 (CHANNEL 5EIZED) レジスタ546
をセットし、バブリングバスに関して上首尾のハブチャ
ネル捕そくおよびデータ挿入がなされたということをH
OPに指示する。E[OPはメモリ516に適当な情報
を記憶し、その結果バーストの引続くバイトは引続くフ
レーム巾揃そくしたハブチャネルであて先のスイッチン
グユニットへ伝送するために適当な時間にハブ入力デー
タレジスタ539および535に転送される。捕そくし
たハブチャネルは今、送信ビジィであるということの指
示は送信活動(TRN ACT)メモリ559に置かれ
、そしてハブチャネルに対するあて先スイッチングユニ
ットのアドレスはあて先メモリ540に置かれ、ハブチ
ャネル捕そく手続きを完了する。
活動ライン541で伝搬されている活動ビットはハブチ
ャネルを捕そくしたときにオリジンのスイッチングユニ
ットによりビジィにセットされるから、同じあて先のス
イッチングユニットに対する空きチャネルを探している
かも知れない任意の1ろ4 下流のスイッチングユニットはあて先のスイッチングユ
ニットが現在のハブチャネルに対して受信ビジィである
ということに気がつく。かくして、異なるスイッチング
ユニットによる同じあて先に対するハブチャネルの実質
的に同時の要求からいかなる混乱も生じない。
1つのハブチャネルを終了して次のハブチャネルを開始
するチックにおいて、THIS−8Uレジスタ532内
のバイトはハブ出力データレジスタ54Bに転送ぎれ、
活Wtrtビットは受信活動メモリ546へ転送される
。受信活動メモリ543内に誼かれた受信活動ビットは
同じハブチャネルの次のフレーム中に活動ライン541
で伝柊される。
ハブ出力データレジスタ548内のバイトはハブ出力デ
ータ直列レジスタ549に転送され、そして1’(IP
によってメモリ516に直列に転送される。
ハブチャネルに対してオリジンのスイッチングユニット
が送信ビジィである場合、あるいはT’HIS−8Uレ
ジスタ532内の活菟ビットから意図するあて先が受信
ビジィであることを見出した場合には、オリジンのスイ
ッチングユニットは次のハブチャネルを可能性としてた
めしてみなければならない。オリジンのスイッチングユ
ニットがすべてのハブチャネルを検食し、かつ送信空き
であるチャネルを見つけることができず、意向したあて
先スイッチングユニットが受信空きである場合には、適
当な自由ハブチャネルはそのときにそのハブに存在しな
い。第15図および第16図に示すハブスイッチの影態
によれば、オリジンのスイッチングユニットハ他のハブ
スイッチ素子517およびバブリングバス503をため
すことができる。また、オリジンのスイッチングユニッ
トは適正なリンク群と相互接続可能な他のあて先スイッ
チングユニットをためすことができる、あるいはチャネ
ルサーチ手紐、きか自由ハフチャネルを見つける丁で繰
返される。自由ハブチャネルを繰返しサーチする手続き
は僅かに遅延しただけのチャネルを提1ろ6 供できる。何故ならば、代表的には僅か数百ミリ秒の時
間で、すなわち、Ai−のバーストの多さで、ハブチャ
ネルが肪当てられかつ保持されるからである。オリジン
のスイッチングユニットがハブチャネルにおける送信空
きになったときに、あるいはあて先のスイッチングユニ
ットがハブチャネルにおける受信空きになったときに、
自由ハブチャネルは利用できるようになる。
ハブスイッチの詳細な動作 関連するHIPおよびHOPの制御のもとての、バブリ
ングバス502のハブチャネルのリング循環周期中のス
イッチングユニット501、特にハブスイッチ素子51
5の動作について詳細に説明する。第20図の説明図は
種々の組の状態のもとてのハブチャネル中のハブスイッ
チ素子内の動作の概要を示す。
1つのハブチャネルのリング循環周期が6了し、次のハ
ブチャネルのリング循環周期が第18図に例示したハブ
スイッチの中央クロック505のチック0(またはチッ
クN)で始まる。このチックで各バイトは前位のスイッ
チングユニットからそのあて先のスイッチングユニット
のTHIS−8Uレジスタ532へ転送される。第20
図の説明図の第1g4(最も左側の梱)に示すように、
バイトはハブ出力データレジスタ548内に置かれ、ま
た活動ビット(ビジィ)は受信活動メモリ543内に置
かれる。HIPはハブ出力データ直列レジスタ549を
介してメモリ516にバイトを転送し、外向きリンクチ
ャネルで伝送するためにT、OPによって処理される0 ハブ出力データレジスタ548内に置かれたバイトが、
バーストが終了したか否かを決定するためにあて先によ
って使用されるべきである終了キャラクタである場合に
CJ1ハブ出力活動レジスタ548内の活動ビットはビ
ジィ状態を示す。この情報はI’(IPによって処理さ
れ、バー・ストの終了を認識する。ハブチャネル状態は
ハブチャネルの引a<−yシーム中オリジンのスイッチ
ングユニットによって空きに変更される。
また、始動クロックチックで、スイッチングユニットが
丁度引動じたバブリングバス502の次のハブチャネル
における受信ビジィであるか受fば空きであるかを指示
する受信活動メモリ543内のビットがマルチプレクサ
533を通って後位のスイッチングユニットに対する活
動ライン541に送られる。これら動作G:i′第20
図の第1Hに示されている。
ハブチャネルの第1のチック(0またはN)であて先カ
ウン々531はスイッチングユニットそれ自身のアドレ
スにセットされる。スイッチングユニットカ前に丁度ス
タートしたC前のフレーム中に)ハブチャネルを捕そく
した場合には、送信活動メモリ559けそのハブチャネ
ルに対する送信ビジィビットを含め、あて先メモリ54
0はそのハブチャネルに対するあて先スイッチングユニ
ットのアドレスを含む。Cハブチャネルの現在のハブチ
ャネルはチックOごとに進められるハブチャネルカウン
タ550によって指定される。HOPによってハブ入力
データ直列レジスタ539を通じてハブ入力データレジ
スタ535へバイトがメモリ516からロードされる。
チャネルを必要とするということを指示するビットはH
OPによってチャネル要求レジスタ545内に置かれる
。あて先スイッチングユニットのアドレスはあて先メモ
リ540からあて先レジスタ536ヘロードされる。
各引続くチックであて先カウンタ531はカウントづつ
カウントダウンされ、バイトおよび活動ビットはTI’
(Is−3Uレジスタ532ヘロードざわ。
る。コンパレータ537の出力によって指示されるよう
にあて先カウンタ531とあて先レジスタ536の内容
が合致しない場合には、ハブ入力データレジスタ5!1
5内のバイト(もしあるならば)に関してスイッチング
ユニットは何等のアクションも取らない。クロックの次
のチックでTHIS−8Uレジスタ532の内容は変更
なしにマルチプレクサ533によって後位のスイッチン
グユニットへ送られる。この状態は第20図の第2欄に
示されている。
あるチックであて先カウンタ531がデクリメントされ
てあて先レジスタ556の内容に等しくなると、コンパ
レータ537の出力は合致を指示する。スイッチングユ
ニットはバーストのバイトをあて先レジスタ556内の
あて先アドレスに伝送するために前のフレーム中ハブチ
ャネルE (71f +くしたと仮定される。コンパレ
ータ537からの合致の指示ならびにチャネル要求レジ
スタ545からのチャネル要求指示、THIS−8Uレ
ジスタ532からのチャネル受信ビジィビット、および
送信活動メモリ559からの送信ビジィビットに応答し
て、チャネル捕そくおよびデータ転送セクションはマル
チプレクサ55!Iに、ハブ入力データレジスタ5!+
5の内容およびビジィ活動ビットを後位のスイッチング
ユニットへ転送させる。この状態は第20図の説明図の
第3欄に示されている。
バーストの第1のバイトがメモリ516からバブリング
へ転送されるべきである場合には、スイッチングユニッ
トは、送信空きでありかつバーストのヘッダのアドレス
情報によって指定されたあて先スイッチングユニットが
受信空きであるハブチャネルを捕そくしなければならな
い。前に説明したように、ハブチャネルの第1のチック
であて先カウンタ551はオリジンのスイッチングユニ
ットのアドレスにセットされる。HOPは意図されたあ
て先スイッチングユニットのアドレスflt’Mをハブ
入力データ直列レジスタ539へ転送する。
HOP はまた、チャネル要求レジスタ545をセフト
してチャネルが要求されていることを指示する。チャネ
ル要求レジスタ545からのチャネル要求指示、送信活
動メ土り559からのチャネル送信空き指示、およびハ
ブチャネルサーチが始まっていないということを指示す
る捕そく状態レジスタからの空きまたは不活動状郭↓1
イ示の組合せに応答17て、ハブ人力データ直列レジス
タ559内のアドレス情報は新しいあて先レジスタ55
2に転送ざJ]、捕そく状態レジスタ551は新しいあ
て光情報が受信されたということを指示するように変更
される。次に、伝送されるべきであるバーストの第1の
バイトが第1バイトレジスタ555に目−ドされる。こ
のバーストの第1バイトはアドレス情報が転送されたと
きにハブ入力データ直列レジスタ539に麻に転送ざわ
たバイトである。
捕そく状態レジスタ551はチャネルのサーチがこのハ
ブチャネルに対して始まっているということの指示を提
供するように工=更される。同lI当に、試行(トライ
)カウンタ556にフレーム中のハブチャネルの合計数
である値C1特定すると52.14ろ をロードする。その後盾しいあて先レジスタ552内の
アドレス情報があて先レジスタ536にロードされ、第
1バイトレジスタ555内のバイトがハブ入力データレ
ジスタ535に四−ドされる。
あて先カウンタ531がデクリメントされてあて先レジ
スタ536の内容に等しくなったときのクロックのチッ
クで、コンパレータ537はチャネル捕そくおよびデー
タ転送セクション53B−に対して合致の指示を発生す
る。TRl5−8Uレジスタ532内の活動ビットはあ
て先スイッチングユニットがこのハブチャネルに対し、
て受信空きであるかまたはビジィであるかをチャネル捕
そくおよびデ・−夕私送セクション558に指示する。
THIS−8U  レジスタ552内の活動ビットが空
き状態を指示する場@、には、チャネル捕そくおよびデ
ータ転送セクション5!+8はマルチプレクサ533に
、バス入力データレジスタ535内のバーストの第1バ
イトおよびビジィ活動状態ビットを後位のスイッチング
ユニットに転送させる。チャネル捕そくレジスタ546
はセットされ、データが戸ブリングに挿入されたという
ことを指示し、かつハブチャネルが佃そくされたという
ことおよびバーストの引続くバイトがそのハブチャネル
の引続くフレームに送出されるべきであるということを
HOP に報知する。その上、このハブチャネルに対す
る送信ビジィビットCゴ送信活動メモリ559内に記憶
すれ、あて先のスイッチングユニットのアドレスは引続
くフレームで使用するためにあて先レジスタ536から
あて先メモリsaoにi送される。捕そく状態レジスタ
551は不活動状態に戻される。この状態は第20図の
説明図の第4楠に示されている。
コンパレータが合致を」17示したときのリング循環周
期のチックでTHIS−8Uレジスタ532内の活動ビ
ットがビジィを指示する場合には、あて先スイッチング
ユニットに対するこのハブチャネルは他のスイッチング
ユニットによって既に捕そくされている。第20図の説
明図の第5欄に示されているこれら勾状態のもとでは〜
ハブ入力データレジスタ555内のバイトはバブリング
に転送だ11R れない。代りに、T HX S −S Uレジスタ53
2の内容が後位のスイッチングユニットに送られる。チ
ャネル捕そくレジスタ546は変更されず、チャネルが
捕そくされていないということをI(OPに指示する。
送信活動メモリ559のあるいは捕そく状態レジスタ5
51の変更はなく、サーチが始まっているということを
依然として指示する。
各引続くハブチャネルの開始時にチックO(またはチッ
クN)で、捕そく状態レジスタ551からのサーチ進行
中の指示が存在すると、試行カウンタ556は1カウン
トだけデクリメントされる。
送信動作ではない次のハブチャネルで(送信活動メモリ
559内の送信活動ビットが空きである)、第1バイト
レジスタ555および新しいあて先レジスタ512の内
容(取り換えられるまで残存する)はハブ入力データレ
ジスタ535およびあて先レジスタ556内にそれぞれ
前かれる。かくして、ハブスイッチング素子はあて先カ
ウンタ551のカウントがあて先レジスタ536の内容
に等しいときに、ハブチャネルを捕そくする別の試みを
行なうように下準備されている。試行カウンタ556の
内容が0の値に達する場合には、バブリングバス502
のすべてのCハブチャネルがチェックされ、現在利用で
きるものがないということを指示する。試行カウンタ5
56がOに達したときに、捕そく状態レジスタ551は
不活動状態にリセットされる。HOPG:tまた、第1
のバイトをハブスイッチング素子に送出した後で現われ
たチャネルの数を計数する。かくして、HOPはまた、
Cハブチャネル周期の間チャネル捕そくレジスタ546
からβプチャネル捕そく指示を受信しなかったので、サ
ーチが中断された時点を知る。
バーストのすべてのバイトが送出されると、オリジンの
スイッチングユニットは終了キャラクタのシーケンスを
ハブチャネルであて先スイッチングユニットに送信し、
バーストの終了を指示する。
バーストが完了したというこの、ITlatを受信する
と、あて先のスイッチングユニットの)i I P G
utこの状態を反映する(表わす)ためにそのメモリ5
16の内容を管理する。次の7しτム中、ハブチャネル
の開始で受信活動メモリ543内の受信空き活動ビット
は活動ライン541に沿って伝送され、スイッチングユ
ニットが今やそのハブチャネルにおける受信空きである
ことを指示する。
スイッチングプロセッサ バーストスイッチはインテリジェントスイッチング荊で
ある。バーストがポートを介してこの網に導入されると
、このバーストはこの網の箇点によりヘッダにおいて指
定されたバーストのあて先ポートにルート選定される。
スイッチング網は外部制御の介在なしにバーストをその
あて先のポートへ送る。この分散された網スイッチング
インテリジェンスは本質的には2つの特殊設計の高速プ
ロセッサ、すなわち、スイッチングプロセッサと待ち行
列シーケンサ\によって提供される。ファームウェアに
おいてのみ相違するいくつかの種類のスイッチングプロ
セッサがある。バーストスイッチは一般に、例えばバー
ストヘッダの内容がいかにあるべきかを決定する他の高
レベル制御プ賞セッサを有する。ここで、インラインス
イツチング機能と関連したインテリジェンスに対しての
み焦点を向けることにする。これらPg能を遂行するプ
レセッサは名前で叶ばれる待ち行列シーケンサを除き、
スイッチングプロセッサと呼ばれる。各スイッチングプ
ロセッサは待ち行列シーケンサと協働して動作する。
リンクスイッチおよびハブスイッチにおける種々のスイ
ッチングプロセッサの動作は既に記載した。リンクスイ
ッチにおいては、スイッチングプロセッサは通信リンク
と中央メモリ間のおよびポートと中央メモリ間のバース
トのバイトの流れを調停する。ハブスイッチにおいては
、スイッチングプロセッサは通信リンクと中央メモリ間
のおよび通信ハブと中央メモリ間のバイトの移動を調停
する。
汎用プロセッサはスイッチングプロセッサの機能を遂行
するようにプログラムすることができる。
実験用のバーストスイッチがジー・ティー・イー・ラボ
ラトリーズにおいて構成された。このバーストスイッチ
はそのスイッチングプロセッサとじてロックウェル65
02マイクロブ四セツサヲ有シている。しかしながら、
この実験用のモデルはその通信リンクに4チヤネルのみ
を維持した。バーストスイッチはその通信リンクに24
.32、あるいはそれ以上のチャネルを維持することが
大いに望ましい。
スイッチングプロセッサに課された速度の要件は全く厳
しい。前に説明したように、バーストスイッチは大また
は出バイトに対して必要な処理の実質的に全部が単一の
チャネル時間内に完了しなければならず、従ってスイッ
チは実時間において現在にとどまることができるという
意味においてインラインスイッチング能力を有する。2
4のチャネルを有するT1キャリヤは5.2マイクロ秒
のチャネル時間を有する。ヨージッパの標準である32
のチャネルを有するキャリヤにおいては、チャネル時間
は5.9マイクロ秒である。スイッチングプロセッサは
現在にとどまるためにはチャネル時間当り約50の動作
を遂行できなければならないということが決められてい
る。この厳しい速度要件に鑑み、特殊設計のスイッチン
グブレセッサは完全補数のチャネルを実現する必要があ
る。
5.2またけ五9マイクロ秒の時(111当り約50の
動作を遂行できる画業的に入手可能なマイクロブ四七ツ
サは存在しない。
前に説明したように、代表的なリンクスイッチは中央メ
モリへのアクセスを競争する6つまたは8つのスイッチ
ングプロセッサを有する。制御論理は1つのプロセッサ
のみが任意の時間にアクセスすることができるというこ
とを要求する。従って、メモリアクセスを調停する必要
がある。メモリの調停の結果として、スイッチングプロ
セッサは1他のプロセッサがメモリの使用を完了するま
で待機しなければならず、従って利用できるインライン
処理時間を減少させる。この待ち時間はある状態のもと
では相当になるから、並列処理能力が要求される。
リンクスイッチの中央メモリはバーストを処理する際に
使用されるダイナミックバッファおよび待ち行列ヘッダ
を含む。槙々のスイッチングプロセッサによるメモリの
アクセスは主として次の2つの形式を有する。すなわち
、バーストのキャラクタ(またはバイト)を読み出すこ
とまたは書込むこと、および待ち行列およびバッファを
管理することである。
メモリのフンテンションは中央メモリな2つの部分、す
なわち、キャラクタだけを含むキャラクタメモリと、待
ち行列およびバッファ管理情報(槻々の待ち行列のキャ
ラクタではない)を含む待ち行列メモリとに分割するこ
とによって減少することができる。単一のメモリアクセ
ス中、1つのキャラクタだけがキャラクタメモリから読
み出されるまたは書込まれる。待ち行列メモリの単一の
動作中、複数の中断しない読み出しおよび/または書込
みが可能になる(待ち行列の仮数のバッファを結合する
ことが必要となり得る)。
待ち行列およびバッファの管理はすべてのスイッチング
プロセッサに共通の特殊機能である。待ち行列シーケン
サと貯ばれる特殊プロセッサがすべてのスイッチングプ
ロセッサに代って待ち行列メモリのすべての情報を管理
するために追加されている。スイッチングプロセッサが
待ち行列化アクションを必要とするときには、そのよう
なアクションを待ち行列シーケンサに委託する。その後
、スイッチングブレセッサは待ち行列メモリへのアクセ
スを待つことなしにざらにその上の処理を自由に実行で
きる。待ち行列シーケンサのアクションはスイッチング
ブレセッサのアクショント並列に遂行される。かくして
、待ち行列シーケンサをリンクスイッチに追加したこと
により2つの速度上の利点が生じる。@1は、待ち行列
の管理が並列に行なわれ、それによってスイッチングプ
ロセッサのかなりのインラインの負担を免かれさせると
いうことであり、第2は、待ち行列メモリにアクセスす
るスイッチングプロセッサの待ち時間が除去されるとい
うことである。速度上の利点の他に、待ち行列シーケン
サは待ち行列メモリのアクションを区分する。これは一
連の中断のない読み出しおよび/または畜込みが待ち行
列メモリの各動作ごとに可能になるということを意味す
る。かくして、通常ならばスイッチングプロセッサ間の
不干渉を確実にするために必要になる追加のアクセスお
よび処理は必要でない。
第21図は時分割多重通信リンク650および632間
に結合された代表的なリンクスイッチ600の一例ひ示
すブロック図であり、待ち行列シーケンサならびにスイ
ッチングプロセッサの種々の実施例、あるいはファーム
ウェアの変形例を示すものである。各入力あるいは出力
スイッチングプロセッサLIP61Q、LIP612、
PIP614、LOP604、LOP620、あるいは
POP618は待ち行列シーケンサバス(QSバス)6
54との、キャラクタメモリバス(CMバス)636と
の、および通信リンクまたはポートバスとのインターフ
ェースをそれぞれ有する。待ち行列シーケンサ(QS)
、ioaはQSバス634と待ち行列メモJ(QM)6
o2を調停する。第21図の待ち行列メモリ602は待
ち行列シーケンサ608とは別個の構成要素として概念
的に示されている。キャラクタメモリ(CM)606は
CMバス636に結合されているつ各ポートインターフ
ェース(pr)回路622(図には24のホ゛−トが指
示されている)はI)1人力バス640およびPI出力
バス638と結合されている。
PI入カバス640およびPI出力バス638はPIP
614およびPOP61Bとそれぞれ結合されている。
QSバス6′54および0Mバス636は調停されるバ
スである。上部右すみに三角形642を有する第21図
の各プlゴックは基本スイッチングプロセッサのファー
ムウェアの変形である。基本スイッチングプロセッサは
また、ハブスイッチの対応部(カウンターパート)にお
いても使用されている。
衝突あるいはデータの改悪がCIJSバス636よびQ
Sバス634の両方に生じないことを確実にするために
、かつ0間606およびQ M、 602のアクション
に対するすべての要求が公正にサービスを受けることを
確実にするために、C絣バス636およびQSバス6′
54の両方についての調停が必要となる。これらバスの
それぞれについてのコンテンションは第5A図に示すよ
うに、適当に変更した優先1y調停論理を使用して解決
することができる。第21図において、CM606およ
びQM602はそれぞれ内部読み出しおよび書込ミパル
スを発生するためのタイミングコン)tz−ルおよびラ
ンダム・Tり七ス・メモリ(RAM )を含む。0Mバ
ス636およびQSバス634を通るすべての転送は1
マシンサイクルかかる。1サイクルに対する調停はバス
の転送と同時に実行することができ、従って1つの転送
は各サイクルごとに実行することができる。
第22図は基本スイッチングプロセッサ700のアーキ
テクチャのブロック図を示す。コントロール710はプ
ログラムメモリ702がらの命令を実行する。好ましい
一実施例においては、プログラムメモリ702は図面に
PROMと指示されたプ四グラマプル・リード・オンリ
ー・メモリとして実現されている。レジスタ704、演
算処理装置(ALTJ)706、およびデータメモリ、
すなわち、RAM708が存在する。、待ち行列シーケ
ンサバスとのインターフェース(QS−IF)714、
キャラクタメモリバスとのインターフェース(CM−I
F)718、および通信リンク、ポート、あるいはハブ
と結合するための手段を提供する外部インター7エー7
、 (EX −I F ) 720が存在する。
デュアルざ−)RAM(DP −RAM)716はキャ
ラクタメモリの現在バッファアドレスを提供する(現在
のチャネル番号の関数として)ための手段を含む。有限
状態マシン(FSM)722は入バーストに関して各チ
ャネルの状態を決定Tるための手段を含む。F S M
 722の代表的なチャネル状態は、チャネル空き、バ
ースト待ち、特定のヘッダバイト受信、情報バイト受信
、DLE(データリンク−エスケープ)バイト受信、お
よびFLAG(バーストの終了)キャラクタ受信、であ
る。
スイッチングプロセッサ700の各構成要素はF RO
M 702およびDP−RAM716を除き、データ/
アドレスバス712と結合される。I’ ROM702
は命令バス724およびマイクロフードアドレスバス7
26を介してコントロール710と結合される。DP−
RAM716はバス728および730によってQS−
IF714およびCNイーIF718間にそれぞれ結合
される。F S M722はバス732を介してEX−
IF720と結合される。FSM722はまた、ジャン
プアドレスバス734を介してコントロール710と結
合される。文面に示すように、コントロール710から
各構成要素に至る制御ラインが存在する。コントロール
710はチャネルカウンタ手段、例えば放送チャネルカ
ウントまたは放送チャネルクロックから発生されるカウ
ント、を含む。制御ライン736は外部チャネルクロッ
ク源からコントロール710へ入力を提供する。
スイッチングプロセッサ7(10によって実行される命
令は命令バス724を介してPROM702から読み出
される。コントロール710は実行されるべき次の命令
の了ドl/スをアドレスバス726を介して提供する。
スイッチングプロセッサの各実施例に対して、マイクロ
コード化プログラムは変更されない。それ故、プログラ
ムメモリはRC”:である。
PROM702は256ワード含み、各ワードは64ビ
ツトの畏さを有する。このワード長はこの技術分野で通
常見られるものより長い。拡張されたワード長はいくつ
かの点で速度上の利点を提供する。単一の命令ワードに
1つ以上の動作、例えば、レジスタ転送および人LU動
作、を含ませることができ、その結果、いくつかの動作
が単一の命令に割当てられた時間内に実行できることに
なる。命令ワードの種々のビット位置があるレジスタ、
動作等に割当てられ、従ってプログラム命令のデコード
が最小限ですむことになる。例えば、1つのレジスタが
命令ワードの割当てられたピッ■鑵に1つのビットが存
在することによってアドレスできる。いくつかのレジス
タの動作は同じ命令サイクル内に生じ得る。命令はパイ
プライン態様で実行される。命令7エツチ(取出し)は
命令冥行とオーバラップする。特定の命令の実行サイク
ル中、次の番の命令が取出される。かくして、スイッチ
ングプロセッサはサイクル当り1命令を実行する。次の
番の命令は現在命令がジャンプ命令でないならば、実行
されるべき次の命令である。
ジャンプ命令は次の命令に対する順番でないアドレスを
導入し、それ故効力を生じるためには2サイク/I/を
必要とする。
RA、M2O3は1024バイトを含む。このRAM7
0 Bはスイッチングプロセッサ700に対する局部デ
ータメモリとして働く。RAM7013はスイッチング
プロセッサのチャネルのそれぞれに対する種々の状部変
数およびパラメータを含み、例えば、バーストがそのあ
て先に同ってルート選定されたか否かを指示する指示器
である。データメモリアドレスは命令から利用できるコ
ントロール710内のチャネルカウンタ(5ビツト)お
よびオフセット(5ビツト)の連砧である。
AI、U7o6は標準の演算および論理動作を実行する
デュアルポートRAR・■716はアクティブバッファ
アドレスに対するスイッチングプロセッサの記憶装置で
ある。スイッチングプロセッサはチャネルカウンタでD
 P −RA M 716 fニアドレスすることによ
ってバッファアドレスヲ待ち行列シーケンサまたはキャ
ラクタメモリに送る。これはそのチャネルに対するアク
ティブバッファを読み出す。読み出されたアクティブバ
ッファは自動的に待ち行列シーケンサまたはキャラクタ
メモリに送られる。待ち行列シーケンサが与えられたチ
ャネルに対するアクティブバッファを更新するときには
、チャネル番号でDP−RAM716をアドレスし、そ
して新しいバッファアドレスを書込むことによってこれ
を行なう。D I) −RA ’、i 716は商業的
に入手できるデュアルボー) RA Mを使用して、あ
るいはアドレスおよびデータバスについての多重化回路
をMするシングルボー) RA %およびフンテンショ
ン制御論理を使用して、実現することができる。
レジスタ704は18のレジスタからなり、各レジスタ
は8ビットの内部データバス712をアクセスする。大
部分のレジスタか8ビット分含むっスイッチングプロセ
ッサレジスタは次の表1に示されている。
QS−IF714は待ち行列シーケンサバスに対するス
イッチングプロセッサのインターフェースである。スイ
ッチングプロセッサ700が待ち行列シーケンサの機能
を必要とするときに、コントロール710はQS−IF
714を介して指令(コマンド)または要求(リクエス
ト)を発生する。コントロール710は単にコマンドま
たはリクエストを発生するだけである。QS−IF71
4は調停された待ち行列シーケンサバスにアクセスし、
リクエストを待ち行列シーケンサに転送するための手段
を有する。待ち行列シーケンサはスイッチングプロセッ
サとは独立にリクエストを実行する。待ち行列シーケン
サは、適当なときに、情報の単一区分をスイッチングプ
ロセッサ700に戻す、すなわち、特定のチャネルとと
もに使用されるべきキャラクタメモリ内の新しいバッフ
ァのアドレスまたは番号を戻す。このバッファアドレス
はQ S −T F 7 j 4からバス728を介し
てDP−4AM711Sに直接送られ、そしてチャネル
番号によってアドレスされたDr−RAM716のロケ
ーションに記憶される。
入力スイッチングプロセッサはキャラクタメモリにバイ
トまたはキャラクタを記憶する。出力スイッチングプロ
セッサはキャラクタメモリからバイトまたはキャラクタ
を読み出す。各アクセスごとに、現在チャネルに対する
バッファアドレスが要求される。バッファアドレスはバ
ッファの位置またはRA M 70 Bに記憶されたイ
ンデックスと連結された、DP−RAM716によって
供給されるバッファ番号を含む。cv−rrylsはバ
ッファアドレスが供給された後独立にキャラクタメモリ
へのアクセスまたはキャラクタメモリからのアクセスを
実現するための手段を有する。
各スイッチングプロセッサはキャラクタメモリを通信リ
ンク、ポート、またはハブ間の中間媒体として曽く。外
部インターフェースと呼ばれるFJX−IF72041
スイツチングプロセツサの特定の実施例に依存してリン
ク、ポート、またはハブに対するインターフェース手段
を提供する。中央メモリの入力側のスイッチングプロセ
ッサにお AR いて、EX−IF720は受信したバイトをバス732
を介してFSM722に提供するための手段を有する。
FSM722の目的はコントロール710と並行に入バ
ーストと関連した論理全実行することによってコントロ
ール710を援助することである。
入バイトの状態がFSM722によって決定されると、
ジャンプアドレスがバス734に置かれる。
このジャンプアドレスは入バイトを処理するのに適した
FROM702のマイクルコード化すブルーチンのロケ
ーションである。この形式のジャンプは代表的にはチャ
ネル時間当り1回遂行される。
適当なジャンプアドレスは本質的には2つの基必または
状態、すなわち、キャラクタ状態およびチャネル状態に
よってF S M722により決定される。理解できる
ように、入バイトの状態は、一般ニ、同じバーストまた
はチャネルのt’tU位のバイトの状態に依存する。状
態の関連は以下に記載するように状態図に最良に例示さ
れている。
第23図はキャラクタ状M図750を示す。キャラクタ
状態には次の3つの状態、すなわち、ブロック752の
クリア、ブロック754のOLE検出、およびブロック
756のFLAG検出である。各状態ζま入バイトおよ
び同じバーストまたはチャネルの前位のバイトの状態に
よって決定される。このプロセスはクリア状態において
初期設定される。DLEまたはFLAGキャラクタ以外
のバイトが受信される場合には、状態はクリアにとどま
る。受信バイトがDLEである場合には、状態はD T
、 E検出に変わる。受信バイトがFLAGである場合
には、状態はクリアがらFLAG検出に変わる。クリア
状態はいずれかの形式のバーストキャラクタ、すなわち
、制御キャラクタまたは情報キャラクタ、が受信できる
ということを指示下る。2つの制御キャラクタをまDL
EおよびF’LAGである。
状態がD T、 E検出であると、状態は任意のバイト
を受信したとぎにクリアに戻る。1〕シEに統く任意の
キャラクタは制御キャラクタではなくて↑f7報キャラ
クタとして解釈される。
状態がFLAG検出であるとぎに、他の制御ギヤラクタ
以外の任意のキャラクタが受信されると、状態はクリア
に戻る。別のFLAGキャラクタが受信されると、状態
はFLAG検出にとどまる。
OLEキャラクタが受信されると、状態はDLE検出に
変わる。次のキャラクタがデータキャラクタであるとい
うことをDLEキャラクタが指示する場合には、DLE
検出から直接FLAG検出に変わる可能性はない。FL
AGはバーストの終了または空きチャネルを指示する。
FLAG検出からクリアへの転移は第1の制御でないキ
ャラクタ、すなわち、FLAGでもなく、またDLEで
もないキャラクタを受信したときに生じる。
第24図はチャネル状態図800を示す。この図は入バ
ーストを処理しているときのチャネル状態間の制御の流
れを示す。初期状態はブロック802のバーストヘッダ
の第1のバイトの受信を待つ状態である。いずれかの制
御キャラクタ(DLEまたはFLAG )か受信される
場合には、状態は変わらない。好ましい一実施例におい
ては、FLAGキャラクタは空きチャネルで伝送される
バーストの第1のバイトが受信されると、状態はブはツ
ク804の第2のヘッダキャラクタを待つ状態に変わる
。同様に、状態はいずれの場合にも制御でないキャラク
タを受信すると、ブロック806および808の第3お
よび第4のヘッダバイトを待つ状態にそれぞれ斐わる。
ブロック804.806、および808において、状態
はDLEを受信したときには変化しない。
ヘッダの処理中、FLAGが受信される場合には、ヘッ
ダ(バーストのあて先を含む)に誤りがある。疑問のあ
て先によりバーストの伝送はブロック814に示すよう
に打ち切られる。同じ理田のため、バーストの伝送は、
矢印818によって指示されるように、第4のヘッダバ
イトを受信した後でバーストヘッダ・チェックキャラク
タ(BCC)が有効でない(確認されない)場合には、
打ち切られる。(B CCは上で番まヘッダチェックシ
ーケンスと呼ばれている。)バーストの伝送か打ち切ら
れると、バーストのバイトはFLAGが受信されるまで
ブロック814において再伝送されることなしに処理さ
れ、FLAGの受信により状態はブロック812の終了
シーケンスの受信を待つ状態に変わる。システム終了シ
ーケンスが単一の7ラグである場合には、制御は直接ブ
ロック812を通ってブロック802の空き状態に戻る
。終了シーケンスが1つ以上のキャラクタ1例えば5キ
ヤラクタの少なくとも3つのFLAGである場合には、
制御は終了シーケンスを首尾よく受信するまで、ブロッ
ク812にとどまる。
ブロック808において第4のヘッダバイトを受信し、
かつバーストチェックキャラクタの上’Gi6の確認の
後・制御はブロック810に佃み、このブロック811
1においてバーストのhノ報部分カ処理される。FLA
Gを受信したときに、状態はブロック812における終
了シーケンスを待つ状態に変わる。
?IflI御バーストは、内部の+¥理の目的で、末端
使用者間ではなくてスイッチ間に送られるものである。
制御バーストの一例はスイッチのルーティングテーブル
の変化である。制御バーストはブロック808において
検出することかできる。制御バフ0 −ストが受信される場合には、状態はブロック816に
進み、ここで制御バーストが処理される。
FLAGを受信すると、制御はブロック816からブロ
ック812に進み、ここで終了シーケンス(もしある場
合には)を待つ。
有限状態マシン722は第23図の5つのブロックに示
す3つのキャラクタ状態と、第24図の8つのブロック
に示す8つのチャネル状態を有する。両図面の各ブロッ
クけ23M722の独自の状態に対応する。第22図を
参照すると、入バーストを処理するための論理はフント
ロール710と23M722との間に込み入った状態で
結合ぎtl、ル。コン)o−、zk710!:fFSM
722ヲrJJ!IJ設定する。入バイトを受信したと
さに、23M722はその適正な状態を決定し、この状
態に刈応するジャンプアドレスをバス734に葺く。本
明fa書において使用されるときには、「バス」という
用語はバス734およσ他の場合と同様に、シングルエ
ントリ・シングルエグジット・データ経路を含む。コン
トロー/L/710は入バイトを処理するための適当な
マイク党コード化サブルーチンのロケーションであるバ
ス754のアドレスにジャンプする。バイトを処理した
後、コントロール710はデータ/アドレスバス712
p介1.て23M722にフィードバックを提供する。
コントロー/I/710によって提供されるフィードバ
ンクを使用して、23M722は次のフレームの同じチ
ャネルで次のバイトを受信するための適正な状態を決定
する。かくして、各構成要素はスイッチングプロセッサ
の適正な機能に肝要な情報を他の構成要素に提供する1
゜ スイッチングプロセッサの基本命令セットが表2に示さ
れている。表2に示すように、40の命令、すなわち、
移動、演算処理装置& (A L U )命令、ジャン
プ、および鞠:命令がある。
スイッチングプロセッサの一般的動作は次の通りである
t チャネルカウントが進められ、現在チャネルのパラ
メータが局部メモリから取り出される。
λ 次のバイトが入力プロセッサの外部インターフェー
スから、または出力プロセッサのキャラクタメモリから
入力される。
五 チャネル状態および受信バイトに基づいて処理が行
なわれる。
4、 次のキャラクタが入力プロセッサによってキャラ
クタメモリに、あるいは出力プロセッサに対する外部イ
ンターフェースに出力される。
5、 適当なリクエストが待ち行列シーケンサインター
フェースを介して待ち行列シーケンサに発生される。各
スイッチングプロセッサは各チャネル時間ごとに待ち行
列シーケンサリクエストを発生する。
待ち行列シーケンサはリンクスイッチの、またはハブス
イッチのリンクインターフェースのメモす管理プロセッ
サである。リンクスイッチは独立に動作する、かつ共通
キャラクタメモリを介して互いに通信する入力および出
力プロセッサを含む。
入力プロセッサは入通信リンクまたはポートから情報を
受信し、それをキャラクタメモリの結合されたバッファ
に記憶する。
出力プロセッサは情報分キャラクタメモリから取り出し
てそれを出リンク、ポート、またはハブに置く。待ち行
列シーケンサはバッフTの管理を行ない、適当なバッフ
ァをそれぞれに割当てることによって入力プロセッサを
出力プロセッサに接続する。
待ち行列シーケンサはバッファを管理するために結合さ
れたリストデータ構造を使用する。バッファはそれらが
含んでいるバーストのあて先およびバースト形式に対応
する待ち行列にINかれる。
未使用のすべてのバッファは自由待ち行列と呼ばれる別
個の待ち行列に置かれる。バーストがフレーム時間とバ
ッファの技さと?掛けた時間より長い間記憶されると、
バッファは無限長の弾性(エフ5 ラスチック)記憶装置を提供するような態様で他のバッ
ファに連鎖される。
バーストの開始時に、入力プロセッサは待ち行列シーケ
ンサに「エンキュー」リクエストを発生し、待ち行列シ
ーケンサはバーストに対応する出力待ち行列にエントリ
を置く。空き出力チャネルに接近すると、出力プロセッ
サは待ち行列シーケンサに「デキュー」リクエストを発
生し、待ち行列シーケンサは出力チャネルを待つ最高優
先度のバーストのアドレスを提供する。本明細書におい
て使用される用語「エンキュー」は待ち行列にエントリ
を加えることを意味し、また用語「デキュー」は逆の意
味、すなわち、待ち行列からエントリを削除することを
意味する。
バーストの開始前に、入力プロセッサは待ち行列シーケ
ンサに「ゲット・バッファ」リクエストを発生し、待ち
行列シーケンサは自由待ち行列リストから次の利用でき
るバッファのアドレスで応答する。バッファの最後のキ
ャラクタを送出した後、出力プロセッサは待ち行列シー
ケンサにバッフ6 7アを自由待ち行列リストに置くように指示する「プツ
ト・バッファ」リクエストを発生する。
待ち行列シーケンサは技部間の間待ち行列化されたバー
ストに対するバッファの連鎖を管理する。
データキャラクタをキャラクタメモリに記憶すると、入
カスイツチングプロ七ツサは「インコン」リクエストを
待ち行列シーケンサに発生ずる。待ち行列シーケンサは
、バッファが連鎖された場合には、スイッチングプロセ
ッサに新しいバッファを戻す。同様に、出力プロセッサ
はバーストのデータキャラクタを処理している間「デフ
ン」リクエストを発生する。バッファが連鎖された場合
には、新しいバッファアドレスが待ち行列シーケンサに
よって出力プロセッサに提供される。
待ち行列シーケンサは種々のスイッチングプロセッサと
は独立にかつ実質的に並列に、待ち行列の管理を遂行す
る。初期′i#定時に、待ち行列シーケンサはキャラク
タメモリのバッファ(空のバッファ)のすべてを自由待
ち行列リストに昨く。動作中、待ち行列シーケンサは種
々のスイッチングプロセッサに対して自由待ち行列リス
トからおよびリストヘバツファを割当てかつ引き渡す。
出力を待つ新しいバーストが存在しないときには、出力
待ち行列は空である。
第25図は待ち行列シーケンサのアーキテクチャを記載
するブロック図である。フントロール860、レジスタ
854、ALU856、およびRAM858はそれぞれ
内部データ/アドレスバス862と結合されている。F
ROM852は命令バス876およびアドレスバス87
4を介してコントロール860と結合されている。これ
らブロックはスイッチングプロセッサに関して上記した
のと本質的に同じ機能を実行する。第25図のRAM8
5 Bは待ち行列シーケンサの内部の一部として示され
ている。第21図において、QM602は待ち行列シー
ケンサから離れた別個のメモリ構成要素として概念的に
示されている。第25図は好ましい一実施例である。
待ち行列シーケンサは図面にQS−BUSと指示された
待ち行列シーケンサバスを介してスインチングブロキツ
サとインターフェースする。このインターフェースは2
つの部分、すなわち入力および出力、に分割される。出
力インターフェース(OUT−IF)864はデータ/
アドレスバス862と結合される入力インターフェース
(IN−IF)866は7アーストイン・ファーストア
ウトバッファ(FIFO)86 Bと結合され、PIF
’086 Bはスイッチングプロセッサと待ち行列シー
ケンサ間の入力バッファの場合のように動作する。種々
のスイッチングプロセッサは独立に待ち行列シーケンサ
にリクエストを発生する。
スイッチングプロセッサが待ち行列シーケンサバスへの
アクセスを獲得すると、このプロセッサはFIFO86
8の頂部にリクエストを記憶する。
待ち行列シーケンサがリクエストの処理を完了すると、
このシーケンサは次の制御を、1つである場合には、P
IF086Bの底部から得る。PIF0868にリクエ
ストか存在しない場合には、待ち行列シーケンサは空き
ループでのリクエストの受信を待つ。
PIFo 868は種々のスイッチングプロセッサから
のリクエストを優先度群内に先着順サービスの順序で記
憶する。これらFIFOは商業的に入手できるFIFO
集積チップおよび制御論理を使用して実現できる。各F
IFOの出力は次の未決定のリクエストである。このリ
クエストはFROM852のアドレスにルックアップテ
ーブル全弁してマツピングされる。このアドレスはその
リクエストに対応するマイクロコードルーチンに対する
ジャンプアドレスとしてコントロール860によって使
用されるものである。待ち行列シーケンサ850は一組
が通常優先度のリクエストに対するFIFOであり、他
の組が高い優先度のリクエストに対するFIFOである
2組のFIFOを含む。高い優先度のFIFOに任意の
リクエストが存在する場合には、その出力は次の未決定
のリクエストとして取り出される。その他の場合には、
通常優先度のFIFOの出力が使用される。
エンキュー/デキュー870は出力待ち行列の各あて先
に対する未決定ワークのインデックスを更新するのに使
用される論理を含む。バーストがそのバースト形式の未
決定の他のバーストを持たないあて先に対する待ち行列
に加えられると、そのバースト形式に対応するビットが
そのあて先のインデックスにセットされなければならな
い。これはバースト形式フィールドをデコードし、その
結果とインデックスとのANDをとり、そして最終結果
をインデックスとして記憶することによって行なわれる
。出力プロセッサがデキューを要求すると、エンキュー
/デキュー870は2つのタスクを実行する。第1は、
最高優先度のバースト形式の未決定がインデックスレジ
スタから取す出さなければならない。これは優先度エン
コーダおよびデコーダを使用して行なうことができる。
第2は、インデックスレジスタ内のバースト形式ニ対応
するビットは、デキューされるバーストがそのパース)
形式の最後のバーストの未決定である場合に、リセット
されなければならない。こねはインデックスと最高優先
度のバースト形式の未決定の補数とのORをとることに
よって行なうことができる。エンキュー/デキュー論理
によって実行される動作はまた、コントロール860に
よっていくつかの命令で実行することができ、あるいは
上述した動作が論理に組込下れたカスタムALUを使用
して行なうことができる。
待ち行列シーケンサにおいて、PROM852は256
ワードを有し、各ワードは64ビツトの長さを有する。
命令ワードの長さから実現される速度およびデコード上
の利点はスイッチングプロセッサのFROMに対して記
載したのと同じである。
RAM 1358は2.048バイトのデータメモリを
含む。次の2つの形式の情報がRAM858に記憶され
る。すなわち、キャラクタメモリの各バッファの管理情
報とスイッチングプロセッサメモリの各待ち行列の管理
情報である。
ALU856の演算および論理動作はインクリメントお
よびデクリメントするための手段を含む。
レジスタ854は8ビツト内部データおよびアドレスバ
ス862をアクセスする。待ち行列シーケンサレジスタ
は表3に特定されており、次の通りである。
スイッチングプロセッサの中央制御装置および待ち行列
シーケンサに対する負荷を減少させるために、リンクス
イッチの種々のインターフェースがバスの転送を独立に
実行するように設計された。
この技術はこの分野では知られている。第25A図はス
イッチングプロセッサおよび待ち行列シーケンサの任意
のインターフェースとして適当に変形することにより使
用できるハンドシェイク@理を使用するインターフェー
ス回路のブロック図9900である。
第25A図は2つのプロセッサAと8間のインターフェ
ースを示す。プロセッサBと通信するために、プロセッ
サAは送出されるべきデータをその内部バス902に置
き、送出ライン904を付勢する。外部バス906を通
る転送のタイミングはバス調停論理908によって制御
される。データを受信するために、プロセッサBは受信
ライン910を付勢し、その内部バス912からデータ
を読み出す。
この形式のインターフェースは同期または非向期で動作
可能である。このインターフェースは異なるプロセッサ
の論理間を、およびバス間を通信するのに使用できる。
この場合には、ラッチA1ラッチB1または両方をバッ
ファと交換してもよい。第22図において、QS−IF
714およびCM−IF71Bは後者の形式のものであ
る。第25図において、0UT−IF864およびIN
−IF866もまた、後者の形式のものである。
待ち行列シーケンサの基本命令セットは表4に示されて
いる。
表  4 メモリからレジスタへの移動 待ち行列シーケンサのFiJ作は種々のスイッチングプ
ロセッサによってF I F 01368に置かれたコ
マンドまたはリクエストによって制御される。
各リクエストはFROM852に記憶されたマイクロコ
ード化サブルーチンに対応する。
動作開始時に、待ち行列シーケンサはRAM858を初
期設定する。このタスクはすべての待ち行列を空きにセ
ットし、すべてのバッファを空きにセットし、そしてす
べてのバッフγを自由待ち行列リストに1(t〈ことよ
りなる。
待ち行列シーケンサCま、次に、その空きループに入る
。この空きループにおいて待ち行列シーケンサはPIF
O868を質問してリクエストがE1着したか否かを決
定する。リクエストが存在するときには、FIFOジャ
ンプ命令が実行される。
これは特定のリクエスト撃実現するマイケロコード化ル
ーチンの始めに、tijJ 祷を転送する、ルーチンの
終了時に、PIFOI36Bは再び次のリクエストに対
して、もしある場合には、質問される。他のリクエスト
が存在する場合には、このリクエストを実現するために
適正なFIFOジャンプが実行される。リクエストが存
在しない場合には、待ら行列シーケンサ空きループが再
び始められる。
上j己したように、スイッチングプロセッサおよび待ち
行列シーケンサは協働して動作し、リンクスイッチ(ま
たはハブスイッチのリンクインターフェース)にインラ
インの総合スイッチングを遂行させるのに必要な速度上
の利点を提供する。この速ju上の利点はアーキテクチ
ャの賢明な設計によって実現される。中央メモリはキャ
ラクタ部分と管理部分に分割され、それによってメモリ
のコンテンションを減少させる。待ち行列シーケンサは
種々のス・Cツチングプロセッサと並行して動作し、か
つメモリの管理部分に関係した特殊のタスクを実行する
ように設計されている。
スイッチングプロセッサおよび待ち行列シーケンサの広
範囲の命令フォーマットはデコードの遅延なしにプロセ
ッサ18号の直接の付勢を可能にする。この広範囲の命
令フォーマットは1つ以上のプロセッサ動作が同時に遂
行されるようにする。
より短かい命令ワードは追加のデコード遅延をまねき、
そして命令当り1つの動作のみを維持する。
命令取出しが前の命令の実行とオーバラップする動作の
パイプラインモードは非バイブラインモードの動作より
も動作の速j見が速い。
スイッチングプロセッサおよび待ち行列シーケンサの特
殊のインターフェースはいったん婚動すると、終了まで
動作し続ける。従って、どのプロセッサも入力/出力タ
スクの結果として遅延されない。ソフトウェアで実行さ
れた場合にもっと時間を要するであろうアクションを早
くするために特殊ハードウェアが用層、されている。こ
の特殊論理の例は有限状態マシン、at(々のインター
フェース、およびエンキュー/デキュー論理である。
スイッチングプロセッサおよび待ち行列シーケンサのア
ーキテクチャはこれら特徴を組み入れて処理効率を最適
にしており、その結果、総合インラインスイッチングの
厳しい時間拘束が達成できる。
表5はスイッチングプロセッサの特殊のアーキテクチャ
の特徴から生じるこのスイッチングプロセッサの速度上
昇係数(ファクタ)の推定を含む。
表6は待ち行列シーケンサの特殊のアーキテクチャから
生じる同様の速度上昇の推定を含む。表7番ツリンクス
イッチのアーキテクチャのまたはハブスイッチのリンク
インターフェースの速度上昇の推定を含む。これら表に
おけるエントリは6MHzのクロックを有しかつ特殊の
サポートハードウェアのない現在の技術の仮想の代表的
マイクロプロセッサを使用する同様のアーキテクチャと
比較して行なわれた大ざっばな推定であるっこれら表の
係(夕は独立でもなければ相互に排他的でもない。
従って、インラインスイッチング機能に対する全体の速
度上昇係数は神々の係数の債を計算しても得ることかで
さない。これら表はそれぞれのプロセッサのアーキテク
チャを理解するV助として提供されたものである。バー
ストスイッチングの実施例において得られた全体の速度
の上昇は約20倍であるということが経験から分った。
この相当な速度の上昇係数は上記した種々のインライン
スイッチング機能の実行を可能にする。
表  5 スイッチングプロセッサ 速度上昇係数の推定 特徴       係数  メカニズム減少命令セット
  5  より速いサイクル時間:外部メモリアクセス
なし 簡単な命令 少ない命令のデコード より少ないサイクル/命令 命令の並行    2  より少ない命令(約50%) キャラクタおよび千 t5 より少ない命令ヤネル状態
に対する    (憂J33%)有限状非マシン 独立インターフエ t5 ソフトウェアのバス詔町ヲー
ス           待つ必要なしデュアルボー)
   t3  待ち行列シーケンサからイRAM   
        ンタラプトを待つ必要なし表  6 待ち行列シーケンサ 速度上昇係数の推定 特徴       係数  メカニズム減少命令セット
  5  より速いサイクル時1ム1:外部メモリアク
セスなし 簡単な命令 少ない命令のデコード より少ないサイクル/命令 命令の並行    2  より少ない命令(約50%) 独立インター7エ t3 ソフトウェアのバス認可を−
ス           待つ必要なしエンキュー/デ
キ t5 臨界的経路においてニューハードウェア  
  デキューに対する9つの命令およびエンチューに対
す る6つの命令の代りに1サ イクル 表  7 速度上昇係数の推定 特徴       係数  メカニズム待ち行列シーケ
ンサ 2  スイッチングプロセッサが連続およびメモ
リ管理機能 を実行する必要なし 待チ行列シーケンサ 1,5  スイッチングプロセッ
サかのFIFO待ら行列シーケンサの準備 状態を待つ必要なし 待ち行列シーケンサがシー クロードをバランスできる 別個の待ち行列シー 1.3  メモリへの並行アクセ
スケンサおよびキャラ    各バスのコンテンション
減りタメモリバス      少 スイッチングプロセッサおよび待ち行列シーケンサは特
殊目的シーケンサである。両方とも複数の特殊レジスタ
、RAM、および他のハードウェア購遣を制御するマイ
クロプログラムを有する。
これらマイクロプログラムはまた、ジャンプお」:び分
岐を指示する割り1の流れ↑パj暫も含む。マイクロプ
ログラムフォーマット番ま+j、II 6+1されるバ
ードウエアに特定している。各ハードウェア機能を制御
する1つのビットまたは一部のビットがある。
待ち行列シーケンサに対するマイクロコードフォーマッ
トは第27図に示されている。マイクロフードは64ビ
ツトの幅を有し、8つの8ビツトバイトとして構成され
ている。第1のバイトは待ち行列シーケンサの局部メモ
リをアドレスバスを通じてアドレスするために使用され
るアッパー・アドレスバイトである。このバスは丁だ、
レジスタを:1小じて制御することもでき、この場合に
はアッパー・アドレス出力バイト(UADDOUT)が
すべて1である。マイクロフードの第2(2番目)のバ
イトはローア−・アドレスパラメータ(LADDOUT
 )および選択コード(SEL)を含む。ローア−・ア
ドレスパラメータは局部メモリをアドレスするために使
用される。選択コードは本質的にはジャンプ?よび分岐
を缶砒する次のマイクロコードアドレスがどこから到来
するかを決定する。
マイクロコードの第3(3%目)のバイトはNEXTA
DDパラメータを含む。これはジャンプするときにのみ
使用され、かつジャンプされるべき命令のアドレスを含
む。第4(4番目)のバイトはデータバスに1かかれる
べきldJ値(イミデイエイト)データ(DATAOU
T)を含む。これは定数がマイクロコードから任意のレ
ジスタに導入されることを可能にする。マイクロコード
の第5(5番目)のバイトはNAENビットと5つの書
込み許容(イネーブル)ビット(WEN)を含む。N 
A E Nビットはケース分岐を1iNJ f、TII
する。このビットがアクティブであると、次のマイクロ
コードアドレスは実行されるべき次のルーチンを含むマ
ツピングPRO’Mから取出される。これはマイクロプ
ログラマブル・コンピュータの命令を取出してデコード
することに類似している。書込み許容ビットはレジスタ
へのm報の督込みを:1ill t11i+する。これ
らビットの任意のものがアクティブであると、データバ
スにあるものはすべて指定されたレジスタに11込まれ
る。任意数のレジスタが同時に書き込まれ得る。次の5
つの書込み許容ビットがある。インチツクスレジスタI
REG、バッファ出力レジスタBUFO,主(局部)メ
モリMM E M、データレジスタDREG、および一
時しジスタTEMPである。
マイクロプログラムワードの第6(6番目)のワードは
データ読出しビット(DD)を含む。これらビットの制
御のもとで、レジスタ内の情報はデータバスに置かれる
。一度に1つのレジスタだけを読出すことができる。次
の8つのデータビットがある。AND回路の内容AND
(インデックスレジスタから1つのビットを取り除く)
、XNORM路(インデックスレジスタに1つのビット
を加える)、カウンタCNTR,バッファレジスタBU
FF、マイクロプログラムワードのデータ出力フィール
ド5EQU、メモリ出力MMEM、データレジスタDR
EG、および一時しジスタT E M Pである。
マイクロプログラムワードの第7(7TrF目)のバイ
トはアッパーアドレスビット(UAEN)およびミドル
アドレスビット(MAEN)を含む。これらビットの制
御のもとで、レジスタからの情報はアドレスバスにある
いはアドレスバスの一部に置かれる。任意の与えられた
時間に1つのUAENまたはMAENだけがアクティブ
である。次の6つのミドルアドレスレジスタがある。バ
ースト形式レジスタBTYP、インデックスレジスタI
REG、およびシーケンサからのデータ5EQUである
。これらはデータをアドレスバスの6つの最下位ビット
に置く。5つのアッパーアドレスレジスタはデータをア
ドレスがス全体にtW <。これらはバッファレジスタ
BUFF、シーケンサデータ5EQU、待ち行列レジス
タQUEUE、データレジスタDREG。
および一時レジスタTEMPである。
マイクロフードワードの第8(8番目)のワードは雑制
御ビット(rviTsc)を含む。DQRlおよびDQ
ROはデキューリクエストの完了をLOP 1およびL
OPOにそれぞれ通報する。B/Qは最上位の局部メモ
リアドレスビットを1lilJ mi!し、従ってバッ
ファパラメータまたは待ち行列パラメータをアドレスす
る。B/Tは待ち行列インデックス(これは優先度によ
って未決定の仕事のトラックを保持する)の操作のため
にインデックスレジスタTたけバースト形式レジスタの
いずれかのjん択を!l1IJ御する。D/UはLIP
およびLOPに対するバッファカウントの操作のために
、カウンタがアップ計数するか、あるいはダウン計数す
るかを決定する。CNTENはカウンタの動作を制御す
る。PSTRおよびN5TRは高仔先度および通常優先
度のFIFOの出刃レジスタをそれぞれストローブする
’$26図&コスイッチングプロセッサに対するマイク
ロフードフォーマットを示す。このフォーマットは待ち
行列シーケンサのものと類似しているが、しかしビット
の多くの機能が相違する。第1のバイトはスイッチング
プロセッサに対して5ビツトだけであるアドレス出力デ
ータ(UADDOUT)を含む。このバイトの最上位ビ
ットは局部メモリのm 上位アドレスビットを制御し、
従ってチャネルパラメータまたはスイッチングプロセッ
サのルーティングテーブルをアドレスする。マイクロコ
ードの第2のバイトは次のアドレスフィールド(NEX
TADD)を含み、第3のバイトはデータフィールド(
DATAOUT)である。これらは待ち行列シーケンサ
マイクロコードの同じフィールドに類似している。
スイッチングプロセッサマイクロコードは10の書込み
許容ビットを有する。バイト408つとバイト7の2つ
である。これらはデータバスから10の異なる場所にデ
ータが書込まれることを可能にする。これら場所&J局
部メモリLMEN  IN。
バースト形式レジスタBTYP、出力レジスタ0UTP
ALUの入カレジスタAREG、キャラクタ状態レジス
タC)!R5IN、チャネル状態レジスタCHN SI
N、インデックスレジスタINDX、待ち行列レジスタ
0UEU、待ち行列ンーケンサリクエストラツチQSR
EQ、および入力ストロープラッチINPUT  ST
Rである。
マイクロワードの5査[三1のパ・(トはデータ約:芥
コントロール(DD)を言む。これらはデータがレジス
タからデータバスに1蔽送されることを可能にする7つ
のビットである。この7つのレジスタはマイクロワード
データ出カフイールドからのデータ5EQD、スイッチ
ングプロセッサの局部アドレススイッチ0WNS、キャ
ラクタ状態出力レジスタCHR8OUT、ALU出力レ
ジしタALUO,入カレジスタIPUT、バッファレジ
スタBUFF、および局部メモリLMEl’vI OU
Tである。
マイクロワードの6番目のバイトはスイッチングプロセ
ッサのALUを制御する。これはALUに加算、減算、
シフ)、XOR,あるいは他の機能を遂行させるように
指示する6ビツトのフード化制御ワードを含む。マイク
ロワードの第7のバイトは2つの書込み許容、すなわち
、チャネルスタートラッチのリセットR5T  5TR
TとデキューリクエストラッチコントロールDEQを含
む。第8のバイトは命令のシーケンスを制御するビット
企含む。これらはマイクロワードのN E X T A
 D Dフィールドから次のアドレスを取す出すビット
EPA  SEL、キャラクタおよびチャネル状態に依
存して次のアドレスを選択するビットNA  SEL。
およびスイッチングプロセッサの他の部分からのフィー
ドバックに基づいた条件付きジャンプを制御する4ビツ
トSELである。
マイクロコードの発生を容易にするために、カスタムア
センブラが待ち行列シーケンサおよびスイッチングプロ
セッサに対して実現されている。
これらアセンブラは入力として上記したフォーマットの
アセンブリコードルーチンおよび出力マイクロフードを
取る。アセンブリコードに対するフォーマットはスイッ
チングプロセッサおよび待ち行列シーケンサに対するも
のと類似している。アセンブリステートメントはマイク
ロワード全部またはマイクロワードの一部をうh生する
。アセンブラ出力ステートメントが同じマイクロコード
ビットに対して競合しないかぎり、これらステートメン
トは同じマイクロワードに組み入れることができる。
メモリのアドレス指定は待ち行列シーケンサとスイッチ
ングプロセッサとで、それらのメモリフォーマットの…
違を反映して、異なっている。待ち行列シーケンサのメ
モリ形態は第28図に示されている。
待ち行列シーケンサの局部メモリは共有メモリの各バッ
ファに対するパラメータおよび各待ち行列に対するパラ
メータを保持する。これはメモリに対するアドレス指定
シンタックスに反映される。
すなわち、バッファパラメータは(b、 ****le
*)によってアドレスされ、他方待ち行列パラメータは
(q、 ***−*−*** )によってアドレスされ
る。
次の3つのバッファパラメータがある。すなわち、バッ
ファのキャラクタのカウント(CNT)、与えられたバ
ーストのこのバッファに取って代るもの(ST、JCC
) 、およびこのバーストと同じ待ち行列の次のバッフ
ァ(NEXT)である。これらパラメー タi:jロー
アーアドレスバスによってアドレスされ、通常はシンボ
ル定数(AcNT、六5UCC。
奉NExT)によってアドレスされる。そIされている
バッファはアッパーアドレスバスをSIoじてアドレス
され、また定数でまたはレジスタの内容でアドレスする
ことがでさる。例えば、ステートメント mov − drag = (b. −buoif. 
A Cnt )はバッファレジスタ内のバッファ(通常
は与えられたチャネルに対する現在バッファ)のカウン
トパラメータをデータレジスタに移動させることを意味
する。
待ち行列パラメータはミドルアドレスバスを通じてアド
レスされる。これはアッパーアドレスビットを5つの最
上位ビットおよび3つの最下位ビットに分ける。5つの
最上位ビットはあて先(出力リンクまたはポート)によ
って特定の待ち行列をアドレスし、6つの最下位ビット
はバースト杉バによって待ぢ行列をアドレスする。各待
ち行列は3つのパラメータをイーする。すなわち、待ち
行列の最後のバーストのアドレスを保持する待ち行列底
部(BOT)、待ち行列の最初の(最も古い)バースト
のアドレスを含む待ち行列頂部(TOP)、および与え
らitたあて先に対するバース+− 1;六のうちでア
クティブバースを有するもののトラックを保持する待ち
行列インデックス(INDEX)である。このインデッ
クスはバースト形A,0においてのみアクティブであり
、従って通常は定数(q。
− qneue. #0 0 0 0、4 indx)
でアドレスされる0頂部および底部パラメータは通常、
2つのレジスタ、すなわち、1つがあて先に対するもの
で他の1つがバースト形式に対するもの、によりアドレ
スされる。例えば、ステートメント mov ( q. − queue, − typ. 
bbot )==− buffはバッファレジスタの内
容を待ち行列レジスタ内の待ち行列のもとのバースト形
式レジスタのバースト形式の底部パラメータに移動させ
る。通常、これは現在待ち行列の底部に現在バッファを
加えることになる。また、待ち行列パラメータは定数で
アドレスすることができ、従ってステートメント mov − temp = (q. #0001. −
btyp. !j;bot )、mov − temp
 = (q. −queu. #0002. 4bot
 )、および mow − temp == ( q. 番freeq
. 4 top )はM 効なステートメントである。
スイッチングプロセッサは異なるメモリアドレスフオー
マットを有し、従ってスイッチングプロセッサに対する
移動ステートメントのシンタックスは僅かに相違する。
スイッチングプロセッサのメモリ形態は第29[Hに示
されている。
スイッチングプロセッサの局部メモリは2つのアドレス
バスによってアドレスされる。アッパーアドレスバスは
マイクロワードからiU接制御され、10のパラメータ
のうちの1つをアドレスする。
これらパラメータのうちの9つは与えられたチャネルに
I!#定のものである。すなわち、そのチャネルで到来
するキャラクタの状態( CHARST:F L A 
GまたはD L Eキャラクタにそうぐうしたか)、チ
ャネルの状i( CHSTAT:バーストの始まりまた
は終了、等)、アクティブバッファの次のキャラクタの
インデックス(LIPおよびPIPに対してPUTIN
D,LOPおよびPOPに対してGETIND)、誤り
制御パフ メータ(BCCSAV)、ルート選定/yv
−)不選定指・示器(MARK)、新しいバーストを配
置すべき待ち行列(OUTPRT)、および変更される
べきルーテイングテーブルアドレスおよびそれを変更す
るデータ(TABADRおよびTABDAT)である。
アッパーアドレスバスの1つ以上のアドレスがルーティ
ングテーブルエントリを制御する。これらエントリはバ
ーストもルート選定する通信リンクを決定するために使
用され、リンク事故の場合に変更される。
スイッチングプロセッサの局部メモリもぼた、ローア−
アドレスバスによってアドレスされる。
全部のチャネルパラメータに対して、これはチャネルカ
ラン々によって自動的にル1」御される。しかしながら
、ルーティングテーブルにアクセスするときには、ロー
ア−アドレスバスはインデックスレジスタによってPo
’ll Ill!Iされる。かくして、命令入 m6v (’q chargt ) = −ahrsは
その特定のチャネルに対するキャラクタ伏帳パラメータ
に対するアドレスにおいてキャラクタ状態レジスタの内
容を局部メモリに桜!!リーさせる。このように、スイ
ッチングプロセッサのハードウェアは池のチャネルに対
して使用でさ、他方その特定のチャネルに対するパラメ
ータは次のフレーム時間において使用するためにセーブ
される。これに対し、ステートメント mov (−1ndx )= $0001はインデック
スレジスタによってアドレスされたルーティングテーブ
ルロケーションに定数1を移動させる。このロケーショ
ンはチャネル番号とは独立である。それ故、同じルーテ
ィングテーブルが共通のリソースとしてすべてのチャネ
ルに利用できる。
ジャンプステートメントはマイクロワードの実行の順序
を制御する。これは特定の状態に依存してマイクロアド
レスカウンタにある饋をロードすることによって行なわ
れる。すべてのジャンプは実行されるのに2ザイクルを
要し、従ってジャンプステートメントの後のステートメ
ントはジャンプが行なわれたか否かに関係なく実行され
る。
2つの形式のジャンプステートメントがある。
通常のジャンプとFIFOジャンプである。通常のジャ
ンプステートメントはマイクロワードのNEXTADR
フィールドから分岐アドレスを取り出す。通常のジャン
プのフォーマットは である。
FIFOジャンプは他のハードウェアから分岐アドレス
を取り出す。待ち行列シーケンサにおいて、アドレスは
一組のFIFOから取り出される。これは優先度トリー
に従ってサービスされる次のリクエストをもたらす。デ
キュー、高優先度、および低優先度の3つの優先度があ
る。1つの優先区内でリクエストは先着順の基準でサー
ビスされる。
スイッチングプロセッサにおいて、アドレスは有限状態
マシンの一部であるF ROMから取り出される。有限
状態マシンは各チャネルに対するタスクのシーケンス化
を制御する。例えば、バーストの第2のバイトが特定の
チャネルで処理された俵、有限状態マシンは第3のバイ
トが次であるということを指示し、適当なマイクロフー
ドへの分岐をivl イ、lllする。FIFOジャン
プステートメントのフォーマットは次の通りである。
jf“ 上記した画形式のジャンプステートメントにおいて来は
条件シンボルを指示する。特定の条件にそうぐうすると
、ジャンプが実行される。その他の場合には、マイクロ
コードアドレスカウンタがインクリメントされ、次の(
引続く)命令が実行される。待ち行列シーケンサおよび
スイッチングプロセッサに対して)■なる条件が利用で
きる。待ち行列シーケンサにえ1しては、利用可能な条
件はSEI。
00  次の命令に入る jnu  01   無条件のジャンプjne  02
   等しい場合にジャンプjun  03   等し
くない場合にジャンプjng  04   大きい場合
にジャンプjnl  05   小さい場合にジャンプ
である。これらはある絶対(Ifどデータレジスタの内
容とを比較した結果に基づいている。
スイッチングプロセッサの場合には、条件はALU状頭
レジスタからがあるいζJある外部のハードウェアライ
ンがら取り出される。スイッチングプロセッサに対して
利用できる条件は5EL 00 次の命令に入る jnu  01  無条件のジャンプ jne  02  等しい場合にジャンプjun  0
3  等しくない場合にジャンプjy1w  04  
アクティブのFLAGを待つ場合にジャンプ jnb  05  バッファがない場合にジャンプjn
a  06  チャネルがスタートしない場合にジャン
プ ンプ jnl  09  LIPまたはLOPの場合にジャン
プ である。例えば、命令シーケンス %1oop jnII+ 1oop op は次のチャネルのスタートまでループを購成する。
nopステートメントは不動作を表わし、1命令すイク
ルの時間をとる。
待ち行列シーケンサおよびスイッチングプロセッサに対
して利用できるいくつかの特殊命令がある。待ち行列シ
ーケンサに対してはこれら命令はst st nc ec in in である。nIIt命令は通常優先度のFIFOの出力レ
ジスタをストローブし、従って次のリクエストを出力レ
ジスタにラッチする。plIt命令は高優先度のFIF
Oの出力レジスタをストローブする。nIIt命令は通
常優先度ルーチンによって実行されねばならず、pst
命令は高優先度ルーチンによって実行されねばならず、
さもないとFIFO出力レジスタの内容は変更されない
ま\であり、同じリクエストが多くの回数サービスされ
ることになる。inc命令はカウンタをインクリメント
し、dec命令はカウンタをデクリメントする。これら
はバッファのカウントパラメータを操作するのに使用さ
れる0ein命令はインデックスレジスタにバーストを
追加することを可能にし、他方din命令はバーストの
除法を可能にする。インデックスレジスタは特定のあて
先に対してなすべき仕事を有する待ち行列のトラックを
保持するために使用される。新しいバーストが待ち行列
に加えられたときにあるいは古いバーストが除法された
ときに、トラックを更新することは重要なことである。
スイッチングプロセッサはこのプロセッサに特定の特殊
目的の命令を有する。これらはr!!t b+t moマーoutp : = −1nput山t ’1 
operation req ’4 request である。
rst命令はチャネルストローブラッチをリセットする
ために使用される。あらゆるスイッチングプロセッサル
ーチンはこれをなさなければならず、さもないと次のチ
ャネルのスタートを見逃すことになる。rst命令は入
力を入力レジスタにストローブする。LIPおよびPI
Fの場合には、これは入リンクまたはポートからの入力
をラッチする。
LOPおよびPOPの場合には、共有メモリからキャラ
クタを要求する。出力レジスタに書込むことは、通常の
移動ステートメントでなされているけれど、同じく特殊
目的を有する。L I PおよびPIFの場合には、共
有メモリへの苔込みを開始させる。LOPおよびPOP
の場合には、出力が出リンクまたはポートに送られる。
スイッチングプロセッサにおけるalu命令はALUを
制御するために使用される。このALUは複数のフード
に応答して15レジスタ(−arθg)とQレジスタ(
内部)間の動作を実行し、その結果をその出力レジスタ
(−aluo)に置く。利用可能なALU動作は alu  9ntoq;AREGの内容なQREGへ転
送req命令は待ち行列シーケンサの仕事を要求する。
これはリクエストをスイッチングプロセッサLD、チャ
ネル番号、およびバッフアノくラメータとともに某有バ
スを通じて送出し、それを待ち行列シーケンサのFIF
O中にラッチすることによってなされる。待ち行列シー
ケンサが実行できるという各ルーチンに対するリクエス
トパラメータカ(存在する。例えば、命令 req 4ine+sim は待ち行列シーケンサがそのスイッチングプロセッサの
そのチャネルと、関連したバッファのカラントパラメー
タをインクリメントすることを要求する。
待ち行列シーケンサマイクロコードはそれぞれがスイッ
チングプロセッサからのリクエストをサービスするルー
チンの集合として備成されている。
リクエストは未決定の仕事を有する最高優先度のFIF
Oから選択される。各ルーチンの終了時に、jfu命令
が実行され、次の未決定のリクエストにジャンプする。
かくして、待ち行列シーケンサは行なうべき仕事がなく
なるまで、複数のルーチンを直列に実行し、仕事がなく
なったときに待ちループを実行する。表8に示す15の
異なるルーチンが現在ある。
表  8 待ち行列シーケンサリクエスト ルーチン   定 義 i n c u n c   increment w
/getbufi n c u n 1   i nc
une w/enqueinceon   inc 、
 conditional getbufSnccre
   inc 、 conditional rese
tjncanq   increment and e
nquereset       reset  co
untrequn   reset 、 getbuf
 、 enquerasenq   raset an
d enquedeqpri   priority 
deque (LOPO/1 )rleqnrm   
non−priority dequa=POPdea
con   decrem6nt 、 cond 、 
chainputbuf   return buff
er to freeqgetbuf”  get b
uffer for the LIPs8tbuf’ 
 set buffer parameLers畢印の
ルーチンは初期設定においてのみ使用さね、る。
1つのリクエストだけが各スイッチングプロセッサから
任意のチャネル時間に送出することかできる。LIPま
たはPIPはincsim、 1ncune。
1neunl、tncconS 1ncere、1nc
enq、reset、requn。
あるいはresonqリクエストを送出することができ
る。LOPはdeqprlSdeacon、あるいはp
utbufリクエストを送出することかでき、他方PO
Pはdeqnrm、 deacon、あるいはputb
nfリクエストを送出することができる。このように、
待ち竹製シーケンサは常にその送出のフレームii、f
間内にリクエストを処理することができる。deqpr
iは最高の優先度を有し、LOPに対するバッファをエ
ンキューするルーチン(1ncunlおよび1ncen
q )番コ第2に高い優先度を有し、他のすべてのルー
チンは低い優先度を有する。
各ルーチンの終了時に、パラメータもま適当なチャネル
に対する適当なスイッチングプロセッサのデュアルポー
トバッファメモリに沓込まれる。
各スイッチングプロセッサはそれがLIP。
LOP、P I F、あるいはPOPであるかに依存し
て異なる一組のマイクロコードを実行する。このマイク
ロコードの構造はすべての組とも類似している。各チャ
ネルはチャネル時間内で独立に処理される。この時間中
、局部メモリからのパラメータが読み出され、待ち行列
シーケンサに対してリクエストがなされ、キャラクタが
人力され、処理されて出力され、そしてパラメータが次
のフレームの同じチャネルに対する局部メモリに記憶さ
れる。
第30図はリンクスイッチの入力プロセッサの機能的7
回−チャードである。LIPおよびPIFマイクロコー
ドはフードの共通セクションとして惜敗され、これはそ
の後jfu命令を通じて特定のルーチンに分岐する。こ
の某;Jlコードはチャネル(p4 flitの開始ま
でループをなし、局部メモリからキャラクタ状態および
チャネル状態レジスタをロードし、キャラクタ状態有限
状態マシンの出力を局部メモリに記憶する。各ルーチン
は通信リンクまたはホ゛−トからキャラクタを入力し、
適当な処理をなし、キャラクタを共有メモリに置き、待
ち行列シーケンサから待ち行列処理を要求し、次のフレ
ーム時j#jlに実行されるべきルーチンを計算し、そ
してこの情報を局部メモリに記憶する。
第31図はリンクスイッチの出力プロセッサの機能的フ
ローチャートである。■、OPおよびPOPはLIPお
よびPIPよりも若干簡単なタスクを有する。LOPは
出力リンクまたはポートに向けられたバーストを見つけ
出してこのバーストの次のバイトを出力することだけを
必要とする。出力に利用できるバーストが存在しないと
きには、FLAGキャラクタが送出される。LOPの場
合には、時間拘束が厳しいのでデキューはjα隔の優先
度を有する。POPの場合には、時間拘束は厳しいとい
う(4,Bではないので低い優先度のデキューが使用で
きる。
待ち行列シーケンサはすべてのスイッチングプロセッサ
からのリクエストを2形式の優先度で処理する。第1の
形式は処理に対するものであり、リクエストの形式に仄
づいている。第2の形式はアクセスに対するものて″あ
り、スイッチングプロセッサの一致状態に基づいている
リクエストには次の3つの優先度がある。デキニーリク
エスト、優先度リクエスト、および通常のリクエストで
ある。優先度および通常のリクエストはそれらの形式内
で先舟頑の基準でサービスされるう通常のリクエストは
すべての優先度リクエストが完了されるまで、サービス
されない。デキューリクエストはリンク出力プロセッサ
によって発生され、最高の優先度を割当てられ、従って
それらはつくられたのと1司じチャネルでサービスされ
る。デキューリクエストは同じチャネルでサービスされ
るから、スイッチングプロセッサが待ち行列シーケンサ
に識別(アイデンティフィケーション、ID)を転送す
る必要はない、、優先度および通常のリクエストは待ち
行列シーケンサがそれらに対する時1111を有すると
きに、サービスされるべきFIFOにロードされる。こ
れらリクエストはスイッチングプロセッサ番号とリクエ
ストがなされるチャネルを含むそれらのIDを伴なわな
けオ]ばtvらで、その結果待ち行列下たはバッファの
応答を正しく戻丁ことができる。
第2列の調停はプロセッサの@能による。LIP。
LOPSPIP、およびPOPはその順序の優先度で配
置されている。スイッチに任意形式の恒数のプロセッサ
がある場合には、この形式内の優先度は随意に歳択する
ことができる。待ち行列シーケンサとスイッチングプロ
セッサ間のインターフェースは非同期であり、優先度を
与えられる。バスの認可を有するスイッチングプロセッ
サはリクエストtt 、1−びそのIDを待ち行列シー
ケンサのFIFOにロードする。
待ち行列シーケンサは主として2つの演算機能(インク
リメントおよび比較)および2つの論31!’a 能(
A N D *よヒX N OR)を(iii!えたレ
ジスタ転送マシンである。このマシンにはアキュムレー
タは存在しない。最大速度のIJσ)作を達成するため
に、条件コード選択フィールドを除き殆んどずべてのビ
ットが直線的にコード化される。連続する処理以外には
2つのプログラム;+r+I i41命令、すなわち、
条件付きジャンプ命令および条件なしジャンプ命令だけ
である。
待ち行列シーケンサおよびスイッチングプロセツサは自
動的な命令の予めの取出しを可能にするパイプライン命
令レジスタを有する。命令の予取出しは逐次処理の性能
を向上させ、かつ上首尾のジャンプを行ないながら追加
の命令を付加する。
不動作命令を挿入することがときどき必要となるけれど
、しばしば有用な仕事に上首尾のジャンプの前に予め取
出された命令で行なうことができる。
すべての待ち行列を空に設定し、すべてのバッファを自
由待ち行列に戻す初期設定の後、待ち行列シーケンサは
FIFOを通じて到来するスイッチングプロセッサのリ
クエストを待つ小さな2命令ループ(第2の命令は命令
の予取出しによって生じる不動作)に移行する。リクエ
ストが荒つけられると、待ち行列シーケンサは肩当なマ
イクロコード化サブルーチンにジャンプし、リクエスト
を処理する。この点で、もはやリクエストを必要としな
いが、しかし要求するスイッチングプロセッサの識別(
ID)は必要である。サブルーチンの初期において、ス
トローブが適当なFIFOに発生され、次のリクエスト
のために道を謙る。ストロープの間、現在リクエストI
Dはバッファレジスタにクロック入力される。
待ち行列シーケンサには局部メモリがあり、キャラクタ
メモリに存在するバッファおよび待ち行列の状態を保持
する。通信リンクに進むすべてのバーストはそれらの形
式に基づいて、8つの可能な優先度(音声、データ、お
よびこれら形への例である制御)に優先度を与えられる
。各通イはリンクに対する8つの階先度に対応する8つ
のリンク待ち行列と同じ数だけあり得る。
4つのロケーションが各バッファの状態に対して専用さ
れ、従って2つの下位アドレスビットがある0バツフア
状態はバイトカウント、次、および後任のバッファ連係
情報を含む。待ち行列状態は待ち行列に対する頂部およ
び底部ポインタを含む。優先度インデックスレジスタは
リンク待ち行列の0番目の待ち行列状態に保持される。
LIPがある形式の新しいバーストを受信すると、LI
Pは既にセットされていないインデックスレジスタに対
応する優先度ビットをセットする。1iii t’t=
に、L OPが空のチャネルに対する次のタスクを要求
すると、待ち行列シーケンサはこのタスクを最高優先度
の待ち行列に戻す。その待ち行列が空であるならば、L
OPはインデックスレジスタ内の対応するビットをクリ
アする。
待ち行列シーケンサは12.5 MHzで動作するよう
に設計されている。スイッチングプロセッサは10 M
H−zで動作するように設計されている。
バーストスイッチングマロクロコードといつ題名の付表
はマイクルコードと待ち行列シーケンサおよびスイッチ
ングプロセッサの梅々の実施例、例えば、LIPlLO
PSPIPSPOP、等に対するコメシト(注釈)を含
む。
ポート回路 バーストスインテングシステムにおけるポート回路丁な
わちポートインターフェース回路の目的は、スイッチポ
ートの信号の形式をポート便用者の時定の信号形式に変
換し、またその逆をfテなうことである。丁なわち、ア
カログ電話機、ディジタル電話機、データ装置、アカロ
グトランク等は、各々その固有の形式のポート回路を必
要とし、そのポート回路により、その信号の4注は共通
のバーストポート信号形式に変換される。
種々の形式の装置のポート回路は溪なるが、すヘテ、バ
ーストを生成し終v91させるため(D+咳、音声ライ
ン上における沈黙/音声検出およびその池の制@IIa
能を含む。
以−Fには、アカログ電話機に対するポート回路につい
て記述下る。ついで、他の形式のポート回路のアテログ
9話城ポート回路に対する関係について説明する。
第3図および第6図には、ポート回路178および25
8か、それぞれリンクスイッヵ132のポートと接続さ
れるものとして示されている。第32図は、アカログラ
インに対するポート回路950の1例のブロック図を示
しているが、この回路は、ポート回路178またはポー
ト回路258として採用し得る。
第32図には、いわゆるBOR8OHT機能の若干のも
のがポート回X1r950に含まれている。これは、バ
ーストスイッチの高度に分牧される1ffll 014
Iの酢微と一貫する。j’−BOR8C!H’l’Jな
る用語は、従来よりデイジタルスイツカングシステムに
おけるラインカードと関連する漂準栽げ目を衰わ丁略語
である。これらの礪能は下記のごとくである。Bは′4
池供給(Battery  feed)の略語であシ、
 加入者侵虐へ1!訛バイアスまたはループ直流を供給
することを意味する。0は過屯1丑床護(Overマ〇
−ltage  transient)の略語であシ、
伝送ライン近功の屯卆により誘起されるトランジェント
のような高磁出トランンエントによる損傷を床護するこ
とを意1未する。Rは9ンギング(Ringing)の
略語であシ、加入者ライン上に誘起されるリンキング信
号を11卸することを意味する。8は監視(Super
vision)の略語であり、411々の加入者峨4伏
悪を検出するためラインを監況することを意味する。C
は、コード化(Coding)の略語であシ、加入者音
声信号をディンタルキャラクタに変換することおよびそ
の逆を行なうことを意味する。
■はへイブリッド(Hybrid)の略語であり、2線
式加入者ラインと4線式コード化部門において・る要と
される2−4線:X碗を遂行することを意味する。Tは
試1倹(Test)の略語でめシ、丙えは加入者ライン
上において故−線条件を決定する試験を遂行することを
′M、:未する。B OルS CHT tfi惟のより
詳細な説明については、Ar1hur B、Willt
 −ams著[Designor ’a I(and 
Book of Into −grated C1rc
uitaJ 、McGraw−Hill BookCo
mpany、1984年元行、第4はを& lta ’
gれたい。
ポート回路950からの首形式のバーストは、ポートバ
スとマイクロブσセンナ952間においティンター7エ
ース954を通ってバイト′〃に辿行する。インターフ
ェース954は、ポートバスの特注をマイクロブロセツ
f952のバスニ盟合させる。Zilog Z80Aと
して入手し得るマイクロプロセンナは、マイクロプロセ
ンナ952として十分である。
マイクロプロセンチ952に到達下る到来音声のバイト
は、ディジタル−アナログ(D/A)コンバータ956
に供給される。D/Aコンバータ956は連続アナログ
信号を発生し、そしてこの信号はS L I 0958
に伝送される。
加入者ラインインターフェース回d (8LIO)95
8は、へイブ9ツド丁なわち4−2線変換機11目、1
池供袷丁なわち(話11!にの一力供給、リング、にI
−丘のラインへのl:lJ加およびオフ−フック検出を
含むBOB、5GIHT機而の多くのものを遂行する商
業上入手し得る回路である。再溝成されたアナログ信号
は、5Li0958によす2−4課アナログライン96
0に供給される。
アナログライン960上の瑞末丈用者愼器列えば屯話慎
から到屑したアカログ信号は、5LIO958を通り、
アテログーディジタル(A/D)コンバータ962に供
給テれる。A/Dコンバータ962は18号をディジタ
ル化して、キャラクタ列をマイクロプロセンナに供給す
る。マイクロプロセッサ952は、このキャラクタ列リ
に対して音p/沈黙検呂アルゴリズムを実行下る。マイ
クロプロセッサ952は、情報工率ルギが存在すること
、囲えば天用者が、括中であることを決定すると、バー
ストを宣言し、ヘッダを予め固定し、バーストのバイト
をインターフェース954を介してポートハスに送り、
そしてバーストの終r侍にダーミネータ丁なわちターミ
ネ−7ヨンンープンスを寸加する。D/Aコンバーダお
よびA/Dコンバータは、−嗜にされてしばしはcod
or/clθeoderに対する4[eodocJ  
と称される。このように、バーストの発生および終rが
ポート回路で行なわれる。この特徴は、ポート回層がリ
ンクスイッチの近テから1用者の近傍、究極四には端末
の使用者の機器自不内に移されるとき借に重要である。
バーストスイツテングアーキテクカヤは、発信使用者か
らディジタル題話磯を含むデスティネーション使用者へ
のディジタル伝送を支持する。
音lΔ/沈黙検出アルゴリズムは技術的に周知で、Th
ル。横用アルゴリズムはディジタル信号で@作するから
、ディジタルスピーチ補間(DSI)アルゴリズムが適
当である。例えば、DSIアルゴリズムの1例として、
S、J−Campanellaの論文[Digital
  5peach InterpolationJ、O
omsat  Tech、  ルev、  Vol、 
 6、N111  1 2 7〜158貞、1976年
春発行を参照されたい。
また、技術上周知の専制なTAsl(時間割当てスピー
チ仲間)技術を参照されたい。
ポート回路950に時定の伏帽が起こると、マイクロプ
ロセンチ952は、If11帥バーストを生成してそれ
をインターフェース954を介して送出し、間位のプロ
センナにこれらの状態について報矧する。かかる状態と
して、オンフックまたはオフフック、およびトーン検出
器964からのトーン検出を言む。キートーンのような
アナログトーンの受信にて、トーン検出べ診964は、
そのトーンのディジタルコード化信号をマイクロプロセ
ンナ952に供給する。過当なトーン検出器の−jは、
GIE?イクロ回路、8B+16NII G 8870
 Aである。
マイクロプロセンナ952は、インターフェース954
から巾り呻バーストを受信すると、市111111バー
ストの形式に依存する櫨々の動作をL反り得る。
マイクロプロセンナ952はリンガ966をターンオン
することができ、このリンガは20Hzのリング屯王を
発生し、ラインに収り付けられた電話機を鳴動させる。
副脚バーストは、アカログト−yを表わ丁−運のバイト
を、マイクロプロセッサのメモリから読み出させD/A
コンバータ956に送出することかできる。これにより
、トーン例えはダイアルトーンまたに話中1ゴ号がFV
v、活礪に送られる。1制岬バーストはまた、])Aコ
ンバータ出力をルックバック回路96日を介してA/D
コンバータ入力に直接接dすることもてきる。これによ
υ、バーストスイッ戸ングンステムの広範囲ノ遠隔診断
岨力が可屈となる。
ポート回路をイ盾環させることにより、広範囲の試験モ
ードのための平成が提供される。インターフェース95
4から受1百された音声バーストは、下記の回路部品を
通った麦インターフェースに音声バーストとして戻され
る。丁なわち、インターフェース954、マイクロプロ
セッサ952、D/Aコンバータ956、ループ°バン
ク968、A/Dコンバータ962、マイクロブロセツ
f952およびインターフェース954を通る。部位プ
ロセッサによシ受信された音声バーストは、送られたも
のとディジタA/IGに比較でさ、これらの部品の・助
どβi目刀を決定できる。また、トーン検出器964に
よシ、受信されたトーンは、マイクロプロセッサ952
から送られたものと比較できるから、トーン検出器96
4の硝乍岨刀を監廃できる。
この試衷i泪力は、アナログライン960を非試蔗伏服
のまま曳丁。ポート回路950は、嶌し吃ポートバスイ
ンターフェース954がディンタルラインインターフェ
ースによりiさ代えられれば、リンクスイッチからアナ
ログ端末+R6に移すことができる。−jえは、第6図
のポート回路178がアカログ端末殴虐の近くに物、r
!Iil]’=Jに配置されるならば、ポート回路95
0は、第6図に示されるポート回路258の磯す目を遂
行する。加入者近傍(おそらく加入者イ韓内または端末
使用者装置内さえも)の線はディジタルラインとな)、
遠隔ポート回路を含む全ラインは、ループバンク回路9
68を1史って試験できる。
ポート回路950は、もしも5LIC95B内のへイブ
リッドおよび屯(1ハ供=、 II!I eJrおよび
トーン検出器964が呟去されるならば、ディンタル音
声岨話愼に作用する。D/Aコンバータ956の出力は
直接シ1括1幾受話器に回い、硫話礪マイク出力は直接
A/Dコンバータ952に回う。
ディジタル端末に過当なポート回路は、インターフェー
ス954、ポート回路のマイクロプロセッサ952、さ
らにU A RT (UniversalAsyneh
ronoua  几ecejver  Transmi
tter)と呼される商業面に入手し得る並−直および
i−並コンバータよりs成されよう。
ポート回昭950は、既、仔(文−灯の回路切替えされ
るラインtE21の機能を遂行する。しかして、この回
路は、codec (D / AおよびA/Dコンバー
タ956および962)および5LI0958よシ成る
ポート回路950は、少なくとも下記の点で既存のライ
ン回路と異なる。
t ディンタルラインおよびポートLgI@の遠隔配置
の1史用を可を泪にするインターフェース954を含む
2−  lff1lllltfバーストの#沢および沈
黙/音声の検出を0r MQにするマイクロプロセッサ
950を含む。
五 多くのライン回路に対するリング(圧の共通の元止
でなく、リング(圧の開部8允主をor能にするa4.
Bリンガ回路966を含む。
4、 多くのライン回路に共有される共通のトーン検出
器に依存せず、信号トーンの@都市検出を回正にするト
ーン検出器964を含む。
5− 8I、l0958E除きポート回路の丁べての遠
隔試状を=T能にするルックバック回路96日を含む。
分故劇鐸 第1図は、リンクによシ柑圧接続されたリンクスイッチ
網より成るバーストスイク六ングシステム100を示し
ている。バーストは、端末1!i!用者と結合されたポ
ートを介してスイッチ網に出入できる。システム100
において、1史用者Xは便用者Yと通信することを*’
4するものと仮定する。
ヘッダにYのアドレスをもってXのポートにてスイッチ
網に入るバーストは、スイッチ網によりYポートにルー
ト設定されねばならない。とのルート設定は、リンクス
イッチが七のデスティネーションに同ってバーストをr
JI=Tできるように、谷ジンクスイッチがスイッチ網
の田識を右下ることを必要とする。さらに、f¥−vE
すると、谷リンクスイッチは、バーストヘッダから下記
のものを決定するに十分の+’4報を有しなければなら
ない。Tなわち、1 デスティネーションがそれ自体に
とってI間4部釣でなければ、どのリンクがデスティネ
ーションに1可ってもつとも直]妾的に導かれるか。一
般に、1以上のリンクがリンクスイッチに接続される。
2ろ5 Z デスティネーションがそれ自体によって局部四であ
れは、バーストがどのポートに供給されるべきか。
バーストスイッチ訓llI41装置μ、谷々スイッf 
iMのポートに現われる1組のマイクロプロセンナを備
えている。谷null(2)プロセンナは、IfIl1
111tlバーストと称されるメツセージを送信し、受
信する。1…ll111模14には、5つの愼距囮に異
なる形式のプロセラ゛すが存在する。丁なわち、ポート
プロセッサと、発呼プロセッサと、t 4プロセンナと
を有する。
上述のごとく、各システムポートh、ポート回路−1え
ばライン回路に位置してポートプロセッサを有する。ポ
ートプロセラfは、その発呼プロセンナとIfIII−
バーストを交侠し得る。ポートプロセンチは、オフフッ
ク、トーン等のような外部信号をポート回路の池の回路
とともに検出し得、そしてポートプロセンナは、応答し
て制御卸バーストを送出する。ポートプロセンナは、池
の+ff1I両ブロセノナから覇−バーストを受信し得
、そしてポートプロセッサに、応答してリング、トーン
等のような外部1g号をポート回路の11gの回路とと
もに送出する。外部131yの庄′貞は、ポート回路の
形式に欧存して変わる。このように1ポートブロセツナ
は、外部信号と内部制御バースト間のコンバータとして
働く。
各ポート回gはポートプロセンナを有する。一般に、経
済的理由のため、ポートプロセンナのメモリを小さく維
持することが漬ましいから、ポートプロ七ツナプログラ
ムは大きくない。ポートの種類の変動、−えばライン、
トランク等はポートプロセンチで取り扱われるから、化
11匝バーストインターフェースは、丁べての形式のポ
ートに対して殆んど同じである。
バーストスイグtングシステムにおける高位論理機能の
大半は、呼プロセンナに配置される。呼ブσセッサは、
呼の設定、カストム呼の待改の実行、1ii々の原子タ
スク等を取り扱うことができる。
タスクの分牧の端末、呼プロセンナのプログラムメモリ
は相当大きくなり得る。
6呼プロセンナは、ポートの様相を有する。丁なわち、
呼びプロセッサは、スイツチ開にとってはそれがデータ
装置でめったかのように見える。
七のメイン′f網の様相は使用者のコンピュータの様相
である。しかし、これは、以Fに記述されるように、ス
イッチそれ目体の剣−にill、直接包含されない。ス
イグf副脚f装置は、一般に、スイッチの呼処4瓜荷、
利用虹罷注および残存OT罷注のために必要とされるの
と同数の多数の呼プロセッサを必要とする。Motor
ola 68000のような現任入手し得るマイクロプ
ロセツサは、呼ブロセノチとして十分の処理推力を提供
し得よう。
バーストスイン六ングシステムに、必然釣に多数のd4
ブロセヌを含む。例えば、屯1コ古システムにおいて、
代衣的g理プロセスは、ディレクトリ番号−装置番号&
懐、時間および利用累礪、最近の変化、保守寺でるる。
これらのプロセスが主としてデータベース活力である。
このまうVこ、f埋プロセスは、大きなデータ蓄偵の乙
費および適度のプログラム蓄演の必要によ、!7褥敢づ
けられる。
小形のシステムにおいては、1を浬プロセスは、呼プロ
センナによシ遂行できるかも仰れない。大形のシステム
においては、f4プロセスは、おそらく別個のU理プσ
センチにより遂行されよう。
大形の16用においては、・M埋ブaセンナは、大形の
蓄償龍力をもつ呼プロセンナをvmえることができ、呼
プロセンナ自不に対してはポートインターフェースしか
必要としない。かくして、リンクスイッチのポートは、
使用者のリンクまたは他の通信システムに対するトラン
クと結合してもよいしくこれらの結合はポートプロセッ
サを廿む)、あるいは叶プロセッサまたはf理プロセン
ナと結合してもよい。
バーストスインカ制御卸装置!iは、システムの14里
処4代萌、利用可11目荘および・主残り町−1生のた
めに必要とされるのと同数の8浬プロセンナを含むこと
になろう。
上述のように、611010装置&は、各1更用者ポー
トに対するポートプロセッサ、若干数の呼ブロセッチお
よび若干数のd理プロセンナを含む。以ドの論述は、こ
れらの部材が、tijl m sM r化をグロ何に遂
行するかを説明する。単−四原理は、サービス提供でお
る。丁べてのプロセッサは、北極回に1用者に対するサ
ービスを提供下る。ポートプロセッサは、使用者に対す
るサービスを直接釣に逐行する。呼グσセンfは、ポー
トプロセッサにxすするチービスを2行する。管理プロ
セッサは、呼プロセンチに対するサービスを遂rテする
。1々の、61[仰ブロヤツサ間の規則を公式化するた
め、谷プロセンナと関4Tる「チービスセット」の概念
を紹介することは有用である。このため、下記の定義が
適用される。
チーどヌグロセンナ二池のものにチービスを提供するプ
ロセッサ。
チービスセント:プロセンチかチービスを提供Tる丁べ
てのもの。
チービスセットメンバ:プロセッサがサービスを提供す
るもの。
チービスセクトに対するサービスを提供するプロセッサ
第36図は、サービスセントの定義およびチービス提供
装置の階級を示すもので、下記の点を注意されたい。
各ポートプロセスfu、そのサービスセントに1人の1
用者を有する。
各呼プロセツfは、そのチービスセットに多数のポート
プロセッサを有する。
各管理プロセンfは、そのチービスセントに多数の呼プ
ロセンナを有する。
第36図において、1列として4群の便用者がG1、G
1、G、およびG、として示されている。各群は、簡単
にするため図1■に示されるように必ずしも2つでなく
、適当数の使用者を含む。各使用者は、それが結合され
るそれぞれのポートプロセスfppに対するチービスセ
ントである。各群のポートプロセンナは、群が結合され
る呼プロセッサ(OF>に対するサービスセット(ss
)を含む。各群の呼プロセンチは、詳が、結合される管
理プロセスf(AP)に対するサービスセットを含む。
かくして、USEIL、はPP、によシチービスされ、
SS、の皓号であるPP、はOF、によりチービスされ
、SS6のd号であるOF、はAP、によシチービスさ
れる。
第36図は、呼プロセッサよシ多くのポートプロセッサ
があり、f理ブロヤツチよシ多くの呼プロセンナがある
ことを示唆している。これは一般的にいい得る。ポート
プロセッサは、音声ポートについて沈黙検出を遂行する
から、率−ポートにサービスする場合でさえ、かなυ話
中であることが予測される。洋通、1つのポートは時折
のみ呼を開始するから、多数のポートプロセッサは単一
の−fブロセツチによりサービスされ得る。呼プロセン
ナのプログラムメモリは11当大さいと低われるから、
必要数の呼ブロセツナのみを設けることで!11[i俗
上の利益がある。
1つの呼における′Q浬プロセツチの暑り合いは小さく
、呼プロセンナのそれよシ小さくさえあるから、必要と
される・g浬プロセッサは呼プロセクすよシ少ない。管
理プロセンナのデータメモリの必要曲は相当大きいと思
われるから、最小数の管埋プロセッサのみを設けるとい
うことで1lIfl格上の利益がある。
第33図は、サービスセットの階級を、依・未するが、
丁べてのプロセンナは自主的に1乍することを強調した
い。第36図の−J示は、プロ七ノサブロックが、ある
憇・床においてその左のプロセノヅブロックを+l1l
l呻し得ることを意味することを意図しない。代わシに
、この図は、石に流れるチービス装1代および左に漉れ
るこの要求に対するし5答で、サービスの開先を示すこ
と分、依1凶している。
上述のように、よシ小さいシステムでは、別個の管理プ
ロセッサを必要としない。この場合、管理プロセスは、
呼プロセッサにより実行されよう。
実際に、アーキテクチャには、必然的に呼プロセッサを
必要とするものはなにもない。すべてのプロセスは、ポ
ートレベルで動作し得よう。これは、各ポートプロセッ
サに相当のメモリを必要とする。
第33図の関係は、システムが、共有、分配されるリソ
ースで効率的な態様で制御機能を実行することを可能に
する。
バーストスイッチングシステムの若干の具体例、特に切
迫した生残シ可能性の要求を有するものにおいては、ポ
ート回路インテリジェンスを含む制御誓置全、使用者構
内または端末使用者の機器内にさえ配置し得る。この種
の具体例において、2人(またはそれ以上の)残存使用
者間で通信が行なわれるに必要なことは、通信−運搬手
段、例えFi残存使用者間で結合されるリンクスイッチ
が相互に利用できるということのみである。
サービスセットのメンバは、スイッチング網のどこへで
も配置できる。近接したシ隣接している必要はない。し
かしながら、実際問題として、制御メツセージがよシ遠
く移送されねばならぬ程、よシ多くのスイッチング網リ
ソースがその伝送に採用される。制御に専用のスイッチ
ング網リソースを最小にするためには、サービスセラト
ノヘッドをセットの中心の近くに配置して、サービスセ
ットのメンバは互に近くにあると予測するのが適当であ
る。
ポートプロセッサとその呼プロセッサ間の制御バースト
トラヒックは、各プロセッサが、他のプロセッサのスイ
ッチング網アドレスを有することを必要とする。
接続がこれらの要件で定義されると、サービスセットの
他の定義は、セットの各メンバとセットのヘッド間に接
続があるということである。すべての他のバースト接続
と同随に、スイッチング網リソースは、これらのW P
2によって全<11(用されない。
第1図においで、使用者Xが使用者Yと電話により通信
することを希望すると仮定する。第34図は、単純な呼
び全設定し終了させるための制御プロセッサ間における
代表的バーストトラフィックを示す。
ステップ1において、Xのオフフック信号がXのポート
プロセッサPPxにより検出される。
PPは、適当な制御バーストをXの呼プロセッサCPx
に送る。
ステップ2において、CPxは制御バーストをPPxに
送シ、PPXにダイヤルトーン6xに送出させる。ダイ
ヤルトーンを聞くと、XはYの電話番号のダイヤル全開
始する。
ステップ3において、PPxはXによシダイヤルされた
第1のディジットを検出する。PPXは、このデイジッ
トヲ制御バーストとしてCPxに送る。このプロセスは
、ディジットごとに後〈。
ステップ4において、PPxはXでダイヤルされた最後
のティジットを検出する。PPxはこのディジノ’rk
cPxに制御バーストとして送る。
ステップ5において、CPxはXによシダイヤルされた
Yのディレクトリ電話番号およびCPxの装置アドレス
’kXの管理プロセッサAPxに制御バーストとして送
出する。AI’xは、Yの呼プロセッサCPyおよびY
のポートプロセッサPPyの装置アドレスを捜索する。
ステーブ6において、A I’ xは、CPyおよびP
Pyに対する装置アドレスをCPxに制御バーストとし
て送出する。
ステップ7において、CP xは制御バースト全CPy
に送)、PPyが空であるかどうかを尋問する。この制
御バーストは、CPxおよびPPxの装置アドレスを含
む。
ステップ8において、CPyはCPxに応答して、PP
7が空であるかどうかを指示する制御部バーストヲ送る
。(もしもPPyか空でなければ、cpyは、制御バー
ストf CP X L送り、CPxは、話中信号トーン
全Xのラインに供給する。この偶発状態については第3
4に示されていない。)第34図の例においては、PP
yが空であると仮定される。
ステップ9において、CPxおよびCPyは、制御バー
ストラそれぞれPPxおよびPPyに送る。PPyへの
制御バーストは、P P xの装置アドレスを含み、p
pylしてYの電話機のリンギングを開始させる。PP
xへの制御バーストは、PPyの装置アドレス全台み、
PP7’iしてXの電話機へのリングバック信号を開始
させる。この点で、両ポートプロセッサは、他のパーテ
ィのスイッチング網アドレスを知る。
ステップ10において、Yが送受M’にもち上げる。P
Pyは、Yのオフフック状態を検出し、この状態を指示
する制御パース)kcPyに送る。
ステップ11において、CPyは、Yのオフフック状態
を指示する制御パース)kcPxに送る。
ステップ12において、CPXは、PPXに制御ハース
トラ送シ、P P x kしてXのライン上のリングバ
ック信号全終了させる。
その後、パーティの先に送られたi lifアドレスを
使ってXおよびX fr4Jの全2重会話が絖く。PP
xから発するバーストは、管理詣経費なしに直接PPy
に送られ、同様にPPyからのバーストはPPxに直接
送られる。各パーティのポートプロセッサは、他のパー
ティのポートプロセッサのスイッチング網アドレスを知
る。
ステップ13において、PPyは、Yが切ったこと全検
出する。PPyは、Yのオンフック状M!染を指示しか
つ利用情報を含む制01IバーストをCPyに送る。
ステップ14において、PPxc′:iXのオンフック
状hw検出する。PPxは、Xのオンフック状態全指示
しかつ利用情報を指示する制御バーストをCPxに送る
ステップ15において、CP x +′i、ll’J’
の完了全指示しかつ請求および/または管理目的のため
時間および利用情報を含む制御バースト’fxkPxに
送る。
ステップ16において、人Pxは、ステップ15におい
て送られた割り11バーストの受領far i詔する制
御パース) ’jc CP xに送る。
バーストスイッチングシステムにおいて、デー夕装置は
、データ伝送のために専用化されたポート回路を介して
システムと結合される。データ呼に対する設定手順は、
音声呼のそれよシも若干簡単である。第1図のシステム
100において、X(発汁パーティ)およびY(被呼)
く−テイ)は、各々、適当なデータライン回路を介して
システムと結合されると仮定する。データ呼接続は、下
記の方法によ)設定できる。
ステップ1において、Xは、貯警戒または佇イニシャラ
イズ部およびYのディレクトリ番号を含trFJ’要求
メツセージを伝送する。PPxはこの伝送全検出、受信
する。PPxは、Yのディレクトリ番号’)<CPxに
制御バーストとして送る。このステラ7゛は、第34図
に示されるステップ1〜4に対応する。
ステップ2において、CPxは、Yのディレクトリ番号
およびCPxの装置アドレス1APxに制伺1バースト
として送る。APxは、CPyおよびPPyの装置アド
レスを捜索する。このステップは、第54図に示される
方法のステップ5に対応する。
ステップ3において、APxは、OF2およびPPyの
装置アドレスをCPxにttill nバーストとして
送る。このステップは、第34図に示される方法のステ
ップ乙に対応する。
ステップ4において、OPxは、PPyが空であるかど
うかを尋問する。I]lIC1111バーストをOF2
に送る。この、ttlI鐸バーツバ−スト P xおよ
びPPxの装置アドレスを含む。このステップは、第3
4図に示される方法のステップ7に対応する。
ステップ5において、CPyはCPxに応答する。本し
もPryが話中であると、CPyは、PPyの話中状、
帽を指示する制+1ltlバーストをOPxに送る。P
P7が空であると、cryは、接続が可屈であることを
指示する+1ill u+41バーストを(jPxに送
る。このステップは、第34図に示される方法のステッ
プ8に対応する。
ステップ6において、OPxおよびCPyは、各々、l
1ll−バーストをPI’xおよびpryにそれぞれ送
る。
PP7に対する+IjlJ帥バーストは、PPxの装置
アドレスを含み、PPyをして1報メッセージをYのデ
ータ長直に送出せしめる。PPxに対する制御バースト
をPP7の装置アドレスを含み、PPxをしてXのデー
タ装置上に「仮接続」メツセージを表示させる。この点
にて、両PPxおよびPPyは1也のパーティのスイッ
チング、洲アドレスを凡る。
これは、第54図に示される方法のステップ9〜12に
対応する。
七の後、XおよびYのデータ装置間に全2Mデータ父換
が行なわれ得る。
データ呼に対する呼ひの切峡手・幀は、各パーティのオ
ンフック状鴻の極用が適当なデータに:、送終r状、・
膚の検出によシ置き代えられる点を除き、第34図、ス
テップ13〜16に示される方法に類似である。
データ呼は、第34図の方法にしたがって設定できる。
この場合、データは、適当なインタフェース装置列えは
モデムをlrシて7ステムと結合される。しかしながら
、データラインとの請合が好ましい。
いずれの方法においても、叶の接続は、発呼パーティの
ポートプロセッサおよび被呼パーティのポートプロセッ
サが谷々他のパーティの装置アドレスを知るときに設定
される。それによシ、呼の完r後呼を終了させることを
除き、呼は制御装置によシ他の動作なしに伝送、受信さ
れ得る。伝送レベルでは、1゛#報が因られつつあると
きしか帯域幅がいずれかの方向において利用されないと
しても、制御レベルでは呼び接続が存在下る。バースト
スイッチングシステムの・化4−編の動的割当ての褥゛
舐を強1Aするだめ、回路切替え接続に対比して、「反
恵匿続(バーカニアル)」なる用語が医用される。回路
切替え1妾続においては、全伝送帝峨が接続の、4伏の
ため連続的に刷り当てられる。
いずれの方法においても、各呼プロセッサは、七のナー
ヒ゛スセットにおける各ボードブ′口(Cツチの枯甲/
望状心を維持する。
第35図は、第64図に示される呼設定およびテークダ
クンの万去における若干のIbIIIIlIIバースト
を−]示している。システム100の一部を示す図面に
おいて、Iii’I nバーストは、列示の目nのため
1−1仰ブロセツチ間の鎖線として示されている。竺硝
呻バーストは、朋の形式のバーストと同様にスイッチン
グ網を介して伝送される。図面における前号1すきのス
テップは、上述の前号けさのステップに対応している。
PPxおよび221間の鎖線は、XおよびY間の音声会
話(双方間)を指示している。
第35図は1だ、システム100に対する代表IFJ 
rlill +ii1アーキデクカヤを示している。C
Pxは、PPXをよむ多数のポートプロセッサに対する
呼プロセンナである。同様に、CPyは、Yおよび多数
の他の1吏用者にサービスする呼ブaセツナである。A
PIは、CPxを言む多数の序プロセンナに対するt4
4プロセンナである。APyはCPyに対する呼プロセ
ンナである。Xが井の発信者であるから、APyは、呼
設定およびr−クダクン方法のこの具体列においては責
任を有さない。方法の他の具体−j、符に注文の待機が
実見される場合、APyは、呼設定およびテークダウン
において役割を演じよう。XおよびYは異なるリンク群
の丈用者であシ、図面においてそれぞれの、lT11呻
ブロセツナの異なるサービスセットにあるものとして示
されているが、アーキテクテャにおいてこの配置を必要
とすることは何もない。−jえは、CPyはA P x
のサービスセットにあってもよいし、それに加えて、ま
たは単独で、OP xがPPxおよびPP7にサービス
することもあり得る。
如何なる制到レベルで本、サービスのメンバが1(また
は複数の)リンクイ拝に限定される必要はない。
第54図に一1et4図示されるように、バーストスイ
ッチングシステムにおいては、呼は誦度に分配された別
呻アーヤテクテヤで1々定され、テークダウンできる。
6安とされる1役高レベルの1(用帥は、甲犬喝に位装
置するのではなく都合よく配置されたリンクスイツf−
4fcB八ブスイツテの一部と結合される・a理ブロセ
ツナのレベルである。巾11帥アトラフインクは、移送
のためスイッチング網それ1不を利用する。XおよびY
が1にト荀部であれは、呼を実げするに必要な+fll
l呻装置は、Xのラインにチービスする訓IIプロセッ
サの位置よシ遠くに位置しないであろう。上述のように
、この−制御アーキテクチヤは、規則刊呼サービスに加
えて注文の特徴を実見するのに採用できる。
サービスセットにi!ill Qllllブツセをガロ
えて、セットのヘッドのスイッチング網アドレスを市I
J v4Jプロセンナに送ることもでさる。七の侵、1
d111Iglブロセツナは、そのサービス要求を七の
ナービスブロセンナ、丁なわちサービスセットのヘッド
に送ることになる。サービスセットのヘッドが割当てメ
ツセージのセンダである必要はないが、七うする場合も
しばしばある。−設面に、第1のrIill−プロセン
ナが、第2の制御プロセンナを第3 、trll−プロ
センナのサービスセットに削シ当てることができる。
第33図を参照すると、02里は、その(cp。
の)アドレス2pPtに制御バーストとして加えること
によF)、PPI kそのサービスセットに加え、AP
Iは、その(AP、の)アドレスをCP。
に制御バーストに送ることによ’り、CPt fそのサ
ービスセットに加える。第34図において、PPXは、
呼設定における制御バースト通信のためCPxのアドレ
スを処理する。
サービスセットの設定は、制御装置のプロセッサ間にお
ける制御バーストの送出によシ遂行できるから容易であ
る。サービスセットは、容易に同等に再限定できる。
制御プロセッサが故障の場合、故1−のプロセッサのサ
ービスセットのメンバを、代わシの制御プロセッサのサ
ービスセットに再割当てする手段が存在しなければなら
ない。これは、サービスセット再割当てのための13号
全制御バーストで送ることによシ、スイッチング網内で
容易に連灯できる。
第33図において、CPlが故障の場合、ポートプロセ
ッサPP、〜PPz(一般に1つの群には2以上のポー
トプロセッサがある)を他のサービスセットに再割当て
することが必要である。おそらく、これをなすもつとも
簡単な方法は、それらの各々kcPzのアドレスに送る
ことによシ、それらk CP zのサービスセットに割
シ当てることである。これは約2倍のCPxの負荷とな
るかも知れない。よシ一様な再分配がよいかも知れない
。例えば、システムがNの等しくロードされた、または
概ね等しくロードされた呼プロセッサを有し、1つが故
障であると仮定する。残)のN−jの呼プロセッサの各
々は、故障の呼プロセッサのサービスセットにおけるポ
ートプロセッサの1/N−1をピックアップし得よう。
この場合、各制御プロセッサの負荷は、N/N −I 
Lか増加しないであろう。他の手法として、制御プロセ
ッサに他のプロセッサに取って代わる緊急谷ffi’に
合体することもできる。
1つの重要な特徴は、既存のバーストスイッチングシス
テムに制wJ容tjk’x追加することが谷易なことで
ある。例えば、システムがN+7)等しくロードされた
、または概ね等しくロードされた呼プロセッサを有し、
追加の制御容量が所望されると仮定しよう。新しい貯プ
ロセッサが空ポートにU kされ、ポートプロセッサの
1/(N+1 )が新しい呼プロセッサのサービスセッ
トに再割当てされるならば、得られたシステムはN+1
の呼プロセッサを有する。もしも再割当てされたポート
プロセッサが、原のNのサービスセットから一様に抜か
れるならば、得られたシステムは、N+1の等シくロー
ドされたすなわち概ね等しくロードされた貯プロセッサ
を有する。この場合、原の呼プロセッサの各々は、比例
的に、すなわち係i1/(N+1)だけ減ぜられた負荷
をイ→することになる。このように、追加の容量は、イ
ンクリメントにイして使用者チー ヒスに−実質的に乱
れを生ぜずにシステムにv債できる。
@御フロセッサがバーストスイッチングシステム内に設
定されてしまうと、ソフトウェアの役名、はスイッチン
グ網内で遂行できる。特定のプロセッサに対するソフト
ウェアは、システム中でダウ0−ドされ、イニシャライ
ズおよび始動試験も同様にスイッチング網内で遂行でき
る。プロセッサ、すなわち、実際にどのプロセッサに対
するソフトウェアの変更も、スイッチング網中で自動的
に設置できる。スイッチング網内におけるこの始動能力
は、バーストスイッチの内包する保守および管理能力の
一側面であシ、これば迅速なしスポンスと最小の価格で
システムリソースの変廻性のある管理を可能にする。
一方制御の再割当も遂行できるが、この場合、バースト
スイッチングシステムのアーキテクチャに関して、2つ
の点が重要である。第1に、特別の切替ネットワークか
必要とされないことである。
再割当ては、完全に既存のネットワークを介して遂行さ
れる。第2に冗長性のある制御容量の割当てが、現在の
デュプレックスシステムにおいテL。
ばしは見出される1:1の冗長性と異なシ、きわめて変
幻的であシ、効率的であることである。
切替えが行なわれ得る前にプロセッサが故障しているこ
とを決定することが必要である。パーストスイツチング
制wJ装b?tにおいて、プロセッサの故障は、試験メ
ツセージトラックの応答の欠如によシ決定される。サー
ビスセットの再限定は、残存用呼プロセッサとともに動
作する管理プロセッサによ)調整される。
バーストスイッチング制御装置は、多くのプロセッサを
利用して制御タスクを遂行するから、マルチプロセッサ
システムである。これは普通のマルチプロセッサシステ
ムと異なる。−普通のマルチプロセッサシステムは、共
通のバスまたは共有のメモリを使ってプロセッサ間に緊
密な結合全提供する。このようなアーキテクチャは、そ
れ自体故11ik受けるから、2 ni化をれねばなら
ない。バーストスイッチング網において、マルチプロセ
ッサシステムは、スイッチング網を介してのメツセージ
交換によシ緩ぐ結合されるプロセッサから形成される。
この緩い結合は、システムリソースの管理および拡張の
容易さにおいて相当に大きい変幻性および経済性を与え
る。容量は、空ポートにプロセッサを追加することによ
シ拡張できる。追加されるプロセッサは、この新しいプ
ロセッサカ;呼プロセッサであれ管理プロセッサであれ
、サービスセットの再限定によシ容易にサービス下に置
くことができる。
マルチプロセッサの制御プロセッサはスイッチング網を
介してのみ結合されるから、プロセッサ相互通信バスま
たは共通メモリは設けられない。
冗長バスおよび共通メモリは必要とされない。一方のバ
スと他方のバス間の切替回路、または1つの共通メモリ
と他のメモリ間の切替えは必要とされない。故障が起こ
ったかどうかを決定するための感知または比較回路は必
要とされない。これらの理由のため、保守は、代表的1
:1冗長装置において必要とされるよりも複雑でないと
思われる。
バーストスイッチング制御読直は、今日の中央局および
PBX回路スイッチの制御アーキテクチャと異なるアー
キテクチャ全提供する。バーストスイッチング分配制御
アーキテクチャは下記の利点を提供する。
1 容易な容量の再分配および拡張ニジステムは単一(
または数個)の制御プロセッサの故障によシネ勧化され
ない。制御プロセッサが故障の場合、残シの制御プロセ
ッサは故障のプロセッサに置き代えられるから、使用者
のサービスは維持される。
使用者のサービスに実質的に乱れを生じずに制御容量ヲ
システムに段階的に加えることができる。
2 各活動プロセッサに対する待期プロセッサを用いず
に、スイッチング網それ自体、切替ネットワークおよび
誤検出コンパレータを使用することによる容易で効率的
なプロセッサの故障の回復。
工 簡単化されたアーキテクチャのため保守機能の複雑
さの低減。
柔 呼プロセッサの動作が独立的であるため、ノ(−ス
トスイッチングシステムは、システムに存在するポート
プロセッサと同数の呼を同時に発生し得る。これは、シ
ステムにに11II御装置を段階的に追加し得るという
経済的利点をもたらす。
5 先の諸利点のため、システムのリソースをよシ経済
的に利用し得る。
以上、本発明の好ましい具体例を図示説明したが、技術
に精通したものであれば本発明の技術思想から逸脱する
ことなく種々の変形、変更がなし得ることは明らかであ
ろう。
第1図はバーストスイッチングシステムの一実施例を示
す構成図、第2図はバーストのディジタル7オーマツト
の好ましい一実施例を示す概略図、第3図は本発明によ
るリンクスイッチの構成図、第3A図はリンクスイッチ
によって処理される走行中のバーストの4つの形式全例
示する説明図、第3B図は本発明の種々の実施例で使用
できる代表的な従来技術の並列優先度解決回路を例示す
る構成図、第4図は特にハブスイッチのスイッチングユ
ニット間およびリンク群との結合を示ずハブスイッチの
構成図、第5図は本発明によるハブスイッチの構成図、
第6図は入力および出力ポートプロセッサと24の末端
使用者機器との間に結合されたディジタルマルチプレク
サを示すリンクスイツチの他の実施例の構成図、第7図
はリンクスイッチの中央メモリにバーストの一部分を含
むダイナミックバッファのフォーマットを示す概略図、
第8図はリンクスイッチ内の待ち行列の3つのバ、−ス
トに対するバッファ間の連結を例示する構成図、第9A
図および第9B図はそれぞれバッファの入力および出力
インデックスを例示するためにリンクスイッチを通るバ
ーストの処理におけるリンクスイッチのキャラクタメモ
リ内のバッファを異なる2つの時刻において示す概略図
、第10図はリンクスイッチの入力および出力プロセッ
サとキャラクタメモリを通る4つのバーストの流れを例
示する説明図、第11A図乃至第11E図は岐初のバイ
トの到来時から最少のバイトの伝送時までのリンクスイ
ッチを通るバーストの処理の種々の段階での入力および
出力プロセッサとリンクスイッチの中央メモリの待ち行
列およびバッファとの連結をそれぞれ示す構成図、第1
2A図および第12B図は出力チャネルにフンテンショ
ンが存在する場合にリンクスイッチ内の出力チャネルに
対するバーストの割当てを例示する説明図、第13図は
4つのヘッダバイト内に特定のフィールドを含むバース
トの好ましいフォーマットを示す説明図、第14図は本
発明によるデータリンク・エスケープ手続きを要約して
示す説明図、第15図はバーストスイッチング網におい
て使用されるハブスイッチの構成図、第16図は第15
図のハブスイッチの単一のスイッチングユニットの構成
図、第17図は第16図に示しだスイッチングユニット
のハブスイッチング素子金示すブロック図、第18図は
時分割多重ハブフレーム中のハブチャネルとバブリング
循環周期との関係を示す説明図、第19図はハブスイッ
チによって処理されるディジタルバースト信号のフォー
マットを例示する説明図、第20図はハブスイッチのス
イッチングユニットの動作を要約した説明図、第21図
は待ち行列シーケンスならひにスイッチングプロセッサ
の種々の実施例、あるいはファームウェアの斐形を示す
代表的なリンクスイッチのブロック図、第22図は基本
スイッチングプロセッサのアーキテクチャのブロック図
、第23図は3つの状態全示すスイッチングプロセッサ
の有限状態マシンに対するキャラクタ状態線図、第24
図は8つの状憩全示すスイッチングプロセッサの有限状
態マシンに対するチャネル状態線図、第25図は本発明
による待ち行列シーケンサのアーキテクチャのブロック
図、第25A図はスイッチングプロセッサまたは待ち行
列シーケンサにおいて任意のインターフェースとして使
用できるハンドシェイク論理全使用するインターフェー
ス回路のブロック図、第26図は待ち行列シーケンサの
マイクロコードフォーマットを示す概略図、its 2
7図はスイッチングプロセッサのマイクロコードフォー
マットを示す概略図、第28し1は待ち行列のメモリ形
態全示す説明図、第29図はスイッチングプロセッサの
メモリ形態金示す説明図、第50しjはリンクスイッチ
の入力プロセッサに対する機能的70−チャート、第3
1図はリンクスイッチの出力プロセッサに対する機能的
70−チャート、第32図は第3図および第6図に示す
ようなリンクスイッチの構成要素として使用できるアナ
ログラインに対するポート回路のブロック図、第33図
はバーストスイッチングシステムに対する代表的制御ア
ーキテクチャにおけるサービスセットおよびサービス提
供者の階層を例示するブロック図、第54図はバースト
スイッチング電話通信システムにおいてポートXから発
信してポー)Yで終了する単一のFPf設定するのに必
要な種々の制御プロセッサによって実行される段17 
k示す概略図、夷35図は代表的なバーストスイッチン
グ制御アーキテクチャにおいて制御プロセッサ間に伝送
されるある制御バーストを例示する説明図である。
1o o : 7<−ストスイッチングシステム102
:ハブスイッチ 103i、104:リンクスイッチ 106:時分割多重通信リンク 108:末端使用者機器 112.130.152.134.190.192:リ
ンクスイッチ12a:バースト 160:中央メモリ 172:メモリアービッタ 178:ポート回路 180.182:ハブ 184:ハブスイッチングユニット 202;中央メモリ 224:メモリアーピック 258:ポート回路 300.32o:バッファ 310:待ち行列 312:待ち行列ヘッダ 330:リンクスイッチ 332:中央メモリ 340:中央メモリ 360.362:リンクスイッチ 364:リンク 400:バーストのフォーマット 500:ハブスイッチ 502.503:ハブバス 505:中央クロック 516:メモリ 600:リンクスイッチ 700:、S本スイッチングプロセッサ950:ポート
回路 01]50000 晶ov  ’chns  <=  ($chstat 
 )  ;013BOOOO ”、1cter  l’QQmory+++−++++
+−−++++9?、IJ lソl /lJLJLi明
細書の浄書(内容に変更1 JAFl、INIIU丁、TEXT(QS)、   0
5/2fll/85    10:31:33 0296001L4 nop  ; =1039− 02+120011−1 021170(n14 Fi”ig= 3゜ F″1tliiA。
F”icl: 11B。
R”t”c7.1il)。
F;”icl: i iE。
ビ・・・シ惺’           400R”l”
rrfg ジ Ld、ユJノ。
待ちAゴ号’l =/−’Tン亨メ一つ7λ−マ・ソト
Pi””icy 28゜ ヌ、4−ノナ72゛′フo情、・ノすメミリ 7計マ・
γ1Fr’iq 2.9゜ 手続補正書 昭和61年10月30口 特許庁長官 黒 1)明 雄 殿 事件の表示 昭和61年特 願第180285号補正を
する者 事件との関係           特許出願人名 称
  ジー・ティー・イー・ラボラトリーズ・インコーホ
レイテッド

Claims (36)

    【特許請求の範囲】
  1. (1)バーストスイツチング通信システム用リンクスイ
    ツチであつて、バーストが、デステイネーシヨンポート
    アドレス、情報部分およびバーストの端部の終了部分を
    含み、前記システムが、時分割通信リンクにより相互接
    続される複数のスイツチを備えており、各リンクが各秒
    時間に複数のフレームを有し、各フレームが複数のチヤ
    ンネルを有し、各チヤンネルが、各々1つの2進数字の
    予定数のビツトより成る1バイトの伝送のための通信容
    量を有するものにおいて、 (a)中央メモリと、 (b)該中央メモリと結合され、通信リンクと結合する
    ための手段と、前記通信リンク上のバーストを受信する
    手段と、前記中央メモリにアクセスするための手段とを
    備えるリンク入力処理手段と、 (c)前記中央メモリと結合され、通信リンクと結合す
    るための手段と、前記通信リンク上にバーストを伝送す
    るための手段と、前記中央メモリにアクセスするための
    手段を備えるリンク出力処理手段と、 (d)ポートインターフエース回路を介して、制御プロ
    セツサ、端末使用者機器または他の通信システムと結合
    するための手段を提供する少なくとも1つのポートと、 (e)中央メモリと前記ポートの少なくとも1つとの間
    に結合され、前記ポートからバーストを受信する手段と
    、前記中央メモリにアクセスする手段を有するポート入
    力処理手段と、(f)前記中央メモリと前記ポートの少
    なくとも1つの間に結合され、前記ポートにバーストを
    伝送する手段と、前記中央メモリにアクセスする手段を
    有するポート出力処理手段と、(g)前記中央メモリと
    結合され、所与の1時点に前記中央メモリへの単一のア
    クセスのみが行なわれ得ることを保証するメモリ管理手
    段と、 (h)(i)バーストを前記スイツチを介して、該スイ
    ツチのオリジンポートから該同じスイツチのデステイネ
    ーシヨンポートにルート指定する手段と、 (ii)バーストを前記スイツチを介して、該スイツチ
    のオリジンポートからデステイネーシヨンポートに向う
    該スイツチのリンクにルート指定する手段と、 (iii)バーストを前記スイツチを介して、該スイツ
    チに入るリンクから該スイツチのデステイネーシヨンポ
    ートにルート指定する手段と、(iv)バーストを前記
    スイツチを介して、該スイツチに入るリンクからデステ
    イネーシヨンポートに向う該スイツチのリンクにルート
    指定する手段と を備えるバーストを前記スイツチを介してルート指定す
    る手段と、 (i)いずれのチヤンネルも、バーストが伝送されつゝ
    あるときのみ割り当てられ、その他の場合他のバースト
    の伝送のため利用可能であるように、バーストのリンク
    内のチヤンネルへの動的割当てを採用してポートからリ
    ンクへ、リンクからリンクへルート指定する手段と を備え、前記スイツチは、バーストの第1バイトを受信
    後かつ前記バーストが前記デステイネーシヨンポートに
    向う前記スイツチのリンク上を伝達されることを決定後
    、前記デステイネーシヨンポートに向う前記リンクの第
    1のフレームの第1の利用可能なチヤンネルで前記第1
    バイトを伝送し、前記チヤンネルを前記バーストに割り
    当て、前記バーストの第2のすなわち後続のバイトの受
    信後、前記リンクの第2のすなわち後続のフレームの前
    記の割り当てられたチヤンネルで前記のすなわち後続の
    バイトを伝送し、そして前記バーストの最後のバイトを
    伝送後、前記バーストの最後のバイトの伝送直後のフレ
    ームで他のバーストへの割当てのため、前記の割り当て
    られたチヤンネルを解放することを特徴とするバースト
    スイツチング通信システム用リンクスイツチ。
  2. (2)前記スイツチがポートバスを備え、前記スイツチ
    の前記ポートが、前記ポートバス上に逐次結合され、前
    記ポートバスが時分割され、前記ポートバス上の各ポー
    トと関連する時間間隔を有している特許請求の範囲第1
    項記載のバーストスイツチング通信システム用リンクス
    イツチ。
  3. (3)前記スイツチがマルチプレクサ回路を備え、前記
    ポートが前記マルチプレクサ回路と結合されている特許
    請求の範囲第1項記載のバーストスイツチング通信シス
    テム用リンクスイツチ。
  4. (4)前記スイツチが少なくとも1つのポートインター
    フエース回路を備えており、前記ポートインターフエー
    ス回路が前記ポートの少なくとも1つと結合されている
    特許請求の範囲第1項記載のバーストスイツチング通信
    システム用リンクスイツチ。
  5. (5)前記ポートインターフエース回路の少なくとも1
    つが、端末使用者機器と結合するための手段を有するラ
    イン回路である特許請求の範囲第4項記載のバーストス
    イツチング通信システム用リンクスイツチ。
  6. (6)前記ポートインターフエース回路が、制御機能を
    実施する手段を有するポートプロセツサを備えている特
    許請求の範囲第4項記載のバーストスイツチング通信シ
    ステム用リンクスイツチ。
  7. (7)前記ポートインターフエース回路が、他の通信シ
    ステムと結合するための手段を有するトランク回路であ
    る特許請求の範囲第4項記載のバーストスイツチング通
    信システム用リンクスイツチ。
  8. (8)前記バイトが8ビツトである特許請求の範囲第1
    項記載のバーストスイツチング通信システム用リンクス
    イツチ。
  9. (9)前記通信リンクがTキヤリヤリンクである特許請
    求の範囲第8項記載のバーストスイツチング通信システ
    ム用リンクスイツチ。
  10. (10)デイジタル化されたスピーチを含むバーストに
    対する前記ポートにて受信される伝送速度が、通信リン
    ク上のバースト伝送速度に概ね等しく、前記スイツチ内
    におけるスピーチバーストの速度の緩衝が必要とされな
    い特許請求の範囲第1項記載のバーストスイツチング通
    信システム用リンクスイツチ。
  11. (11)各バーストが、バーストの終了部分に少なくと
    も1つの予め割り当てられたフラグキヤラクタを備えて
    おり、前記フラグまたは当該データリンクエスケープキ
    ヤラクタのいずれかと同じビツト形態を有するバースト
    のデータバイト直前に、予め割り当てられたデータリン
    クエスケープキヤラクタが挿入され、前記システムが、
    フラグキヤラクタと同じビツト形態を有するデータバイ
    トとターミネータとしてのフラグキヤラクタとを区別し
    得るごとくした特許請求の範囲第8項記載のバーストス
    イツチング通信システム用リンクスイツチ。
  12. (12)前記フラグキヤラクタおよびデータリンクエス
    ケープキヤラクタが、それぞれアナログ入力信号の最大
    の正の振幅および最大の負の振幅を表わすデイジタルc
    odec出力に等しい、またはその逆に等しい予め割り
    当てられたビツト形態を有する特許請求の範囲第11項
    記載のバーストスイツチング通信システム用リンクスイ
    ツチ。
  13. (13)前記フラグキヤラクタおよびデータリンクキヤ
    ラクタが、それぞれ最小の正の振幅および最小の負の振
    幅を表わすデイジタルcodec出力に等しい、または
    その逆に等しい予め割り当てられた形態を有する特許請
    求の範囲第11項記載のバーストスイツチング通信シス
    テム用リンクスイツチ。
  14. (14)前記バーストが、可変長情報部分、該情報部分
    に先行する4バイトヘツダおよび前記情報部分に続く1
    バイトターミネータを含み、前記ヘツダが前記デステイ
    ネーシヨンポートアドレスを含む特許請求の範囲第8項
    記載のバーストスイツチング通信システム用リンクスイ
    ツチ。
  15. (15)前記バーストのデステイネーシヨンポートが前
    記スイツチ以外のスイツチの一要素であるときのみ前記
    スイツチから出る通信リンクを介してバーストが伝送さ
    れる特許請求の範囲第1項記載のバーストスイツチング
    通信システム用リンクスイツチ。
  16. (16)前記リンクスイツチのポート数が32に等しい
    かそれより少ない特許請求の範囲第1項記載のバースト
    スイツチング通信システム用リンクスイツチ。
  17. (17)前記スイツチが該スイツチと結合された複数の
    通信リンクを有する特許請求の範囲第1項記載のバース
    トスイツチング通信システム用リンクスイツチ。
  18. (18)前記リンク入力処理手段、前記リンク出力処理
    手段、前記ポート入力処理手段および前記ポート出力処
    理手段が、各々、スイツチングプロセツサのフアームウ
    エアまたはソフトウエアの変形されたものを備える特許
    請求の範囲第1項記載のバーストスイツチング通信シス
    テム用リンクスイツチ。
  19. (19)前記中央メモリが、キヤラクタおよびキヤラク
    タ待ち行列を記憶するキヤラクタメモリと、該キヤラク
    タメモリに記憶される前記キヤラクタおよびキヤラクタ
    待ち行列に関係する管理および制御情報を記憶する待ち
    行列メモリを備える特許請求の範囲第18項記載のバー
    ストスイツチング通信システム用リンクスイツチ。
  20. (20)前記待ち行列メモリ中の前記情報を管理するた
    めの待ち行列シクエンサを備え、該待ち行列シーケンサ
    が、前記各スイツチングプロセツサに代わつてかつ該各
    スイツチングプロセツサに応答して作用する能力を有し
    、そして該待ち行列シーケンサが、前記スイツチングプ
    ロセツサのいずれとも実質的に並列に動作する能力を有
    する特許請求の範囲第19項記載のバーストスイツチン
    グ通信システム用リンクスイツチ。
  21. (21)バーストスイツチング通信システム用リンクス
    イツチであつて、バーストがデステイネーシヨンポート
    アドレス、情報部分およびバーストの端部の終了部分を
    含む複数のバイトより成り、1バイトが、各々2進数字
    の予定されたビツト数より成るものにおいて、 (a)中央メモリと、 (b)各々、ポートインターフエース回路を介して制御
    プロセツサ、端末使用者機器または他の通信システムと
    結合するための手段を提供する複数のポートと、 (c)前記中央メモリと前記ポートの少なくとも1つの
    間に結合され、前記ポートからバーストを受信する手段
    と、前記メモリにアクセスする手段を備えるポート入力
    処理手段と、 (d)前記中央メモリと前記ポートの少なくとも1つと
    の間に結合され、前記ポートにバーストを伝送する手段
    と、前記中央メモリにアクセスする手段を備えるポート
    出力処理手段と、(e)前記中央メモリと結合され、所
    与の時点に前記メモリへの単一のアクセスが行なわれ得
    ることを保証するためのメモリ管理手段と、(f)バー
    ストを前記スイツチを介して、該スイツチのオリジンポ
    ートから該同じスイツチのデステイネーシヨンポートに
    ルート指定する手段と を備えるバーストスイツチング通信システム用リンクス
    イツチ。
  22. (22)前記スイツチがポートバスを備え、前記スイツ
    チの前記ポートが、前記ポートバス上に逐次結合され、
    前記ポートバスが時分割され、前記ポートバス上の各ポ
    ートと関連する時間間隔を有している特許請求の範囲第
    21項記載のバーストスイツチング通信システム用リン
    クスイツチ。
  23. (23)前記スイツチがマルチプレクサ回路を備え、前
    記ポートが前記マルチプレクサ回路と結合されている特
    許請求の範囲第21項記載のバーストスイツチング通信
    システム用リンクスイツチ。
  24. (24)前記スイツチが少なくとも1つのポートインタ
    ーフエース回路を備えており、前記ポートインターフエ
    ース回路が前記ポートの少なくとも1つと結合されてい
    る特許請求の範囲第21項記載のバーストスイツチング
    通信システム用リンクスイツチ。
  25. (25)前記ポートインターフエース回路の少なくとも
    1つが、端末使用者機器と結合するための手段を有する
    ライン回路である特許請求の範囲第24項記載のバース
    トスイツチング通信システム用リンクスイツチ。
  26. (26)前記ポートインターフエース回路が、制御機能
    を実施する手段を有するポートプロセツサを備えている
    特許請求の範囲第24項記載のバーストスイツチング通
    信システム用リンクスイツチ。
  27. (27)前記ポートインターフエース回路が、他の通信
    システムと結合するための手段を有するトランク回路で
    ある特許請求の範囲第24項記載のバーストスイツチン
    グ通信システム用リンクスイツチ。
  28. (28)前記バイトが8ビツトである特許請求の範囲第
    21項記載のバーストスイツチング通信システム用リン
    クスイツチ。
  29. (29)各バーストが、バーストの終了部分に少なくと
    も1つの予め割り当てられたフラグキヤラクタを備えて
    おり、前記フラグまたは当該データリンクエスケープキ
    ヤラクタのいずれかと同じビツト形態を有するバースト
    のデータバイト直前に、予め割り当てられたデータリン
    クエスケープキヤラクタが挿入され、前記システムが、
    フラグキヤラクタと同じビツト形態を有するデータバイ
    トとタ−ミネータとしてのフラグキヤラクタとを区別し
    得るごとくした特許請求の範囲第28項記載のバースト
    スイツチング通信システム用リンクスイツチ。
  30. (30)前記フラグキヤラクタおよびデータリンクエス
    ケープキヤラクタが、それぞれアナログ入力信号の最大
    の正の振幅および最大の負の振幅を表わすデイジタルc
    odec出力に等しい、またはその逆に等しい予め割り
    当てられたビツト形態を有する特許請求の範囲第29項
    記載のバーストスイツチング通信システム用リンクスイ
    ツチ。
  31. (31)前記フラグキヤラクタおよびデータリンクキヤ
    ラクタが、それぞれ最小の正の振幅および最小の負の振
    幅を表わすデイジタルcodec出力に等しい、または
    その逆に等しい予め割り当てられた形態を有する特許請
    求の範囲第30項記載のバーストスイツチング通信シス
    テム用リンクスイツチ。
  32. (32)前記バーストが、可変長情報部分、該情報部分
    に先行する4バイトヘツダおよび前記情報部分に続く1
    バイトターミネータを含み、前記ヘツダが前記デステイ
    ネーシヨンポートアドレスを含む特許請求の範囲第28
    項記載のバーストスイツチング通信システム用リンクス
    イツチ。
  33. (33)前記リンクスイツチのポート数が32に等しい
    かそれより少ない特許請求の範囲第21項記載のバース
    トスイツチング通信システム用リンクスイツチ。
  34. (34)前記ポート入力処理手段および前記ポート出力
    処理手段が、各々、スイツチングプロセツサのフアーム
    ウエアまたはソフトウエアの変形されたものを備える特
    許請求の範囲第21項記載のバーストスイツチング通信
    システム用リンクスイツチ。
  35. (35)前記中央メモリが、キヤラクタおよびキヤラク
    タ待ち行列を記憶するキヤラクタメモリと、該キヤラク
    タメモリに記憶される前記キヤラクタおよびキヤラクタ
    待ち行列に関係する管理および制御情報を記憶する待ち
    行列メモリを備える特許請求の範囲第34項記載のバー
    ストスイツチング通信システム用リンクスイツチ。
  36. (36)前記待ち行列メモリ中の前記情報を管理するた
    めの待ち行列シクエンサを備え、該待ち行列シーケンサ
    が、前記各スイツチングプロセツサに代わつてかつ該各
    スイツチングプロセツサに応答して作用する能力を有し
    、そして該待ち行列シーケンサが、前記スイツチングプ
    ロセツサのいずれとも実質的に並列に動作する能力を有
    する特許請求の範囲第35項記載のバーストスイツチン
    グ通信システム用リンクスイツチ。
JP61180285A 1985-08-02 1986-08-01 バ−ストスイツチング通信システム用リンクスイツチ Pending JPS6297494A (ja)

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EP0210597A3 (en) 1989-02-22
EP0210597A2 (en) 1987-02-04
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