JPS6297494A - バ−ストスイツチング通信システム用リンクスイツチ - Google Patents

バ−ストスイツチング通信システム用リンクスイツチ

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JPS6297494A
JPS6297494A JP61180285A JP18028586A JPS6297494A JP S6297494 A JPS6297494 A JP S6297494A JP 61180285 A JP61180285 A JP 61180285A JP 18028586 A JP18028586 A JP 18028586A JP S6297494 A JPS6297494 A JP S6297494A
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JP
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burst
link
switch
port
character
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Application number
JP61180285A
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English (en)
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スタンフオード・アール・アムストウツツ
マーク・エリスキユ
イー・フレツチヤー・ヘイゼルトン
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Original Assignee
GTE Laboratories Inc
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Publication date
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    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04Q—SELECTING
    • H04Q11/00—Selecting arrangements for multiplex systems
    • H04Q11/04—Selecting arrangements for multiplex systems for time-division multiplexing
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L12/00—Data switching networks
    • H04L12/64—Hybrid switching systems

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Signal Processing (AREA)
  • Data Exchanges In Wide-Area Networks (AREA)
  • Use Of Switch Circuits For Exchanges And Methods Of Control Of Multiplex Exchanges (AREA)
  • Small-Scale Networks (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は、統合された音芦１およびデータサービスを提
供する通信交換システムおよびそれらの諸要素に関する
。特定すると、本発明は、統合された音声およびデータ
サービスを提供する＋”Ｌ　Ｍ度スイッチに関する。
従来の技術 通信使用者、特に遠距離通信使用者は常に増大する範囲
の情報の伝送を要求している。典型的な電話網において
は、音声信号は電話網を介してアナログ形式で伝送され
、スイッチングされていた。
ある形式の伝送媒体における経済性のために、音声信号
は伝送の目的のためにディジタル化された。
ディジタル音声信号の時分割多重化はワイヤを基礎とす
る伝送プラントの電話網を利用する最も経済的な方法で
あった。
データ処理システムおよび分散データ処理システムの出
現によって、通信リンクを通じてのおよび電話網を介し
てのデータの伝送の必要Ｎが生じ（た。ここでは、「デ
ータ通信」はディジタル化された音声信号以外のディジ
タル通信網を介して伝送された任意の１″ｌｖ報と広く
定義することにする。
今日、最も一般的な形式のデータ通信は文字数字（英数
字）式データ、すなわち、テキストあるいは数字データ
である。将来の通信要件としてかなりの比率でイメージ
（画ｔ１）およびビデオ通信を搬送することができるこ
とがあげられる。イメージ通信は静止画または動かない
物体の伝送である。
現在最も一般的な形式のイメージ通信であるファクシミ
リ伝送は１ブロツクまたは１頁を構成す、るレターある
いはキャラクタのディジタル表示の伝送ではなくて１ブ
ロツクまたは１貞の情報のイメージの伝送である。ビデ
オ伝送はイメージ伝送に動きを加えたものである。これ
は完全に動きのあるカラーテレビジョン信号の伝送から
一連の逐次の静止画像であるコマ「Ｆ−めビデオにまで
及び得る。
イメージおよびビデオ伝送はどんどん広まっているので
、帯域幅の需要がか１的に増大している。疑いもなく、
種々のサービスおよびトラヒック客殿に関して、将来、
さらに大きな通信需要があろう。
ディジタル時分割多重伝送は多くの理由、例えばディジ
タル多電化により実現できるかなりの経済性のために、
音声およびデータ通ずＨの両方にとって好ましいという
ことは分っている。ディジタル多重化は複数の音声会話
を単一対のワイヤにはさみ込みをするような同じ形式の
通信間に生じ得る。また、ディジタル多重化はデータ通
信を音声通信における検出可能な沈黙時間中に挿入する
ような異なる形式の通信間にも生じ得る。そのような検
出可能な沈黙時間は対話者の一方が聞いているときに、
あるいは話者のワード間またはシラブル間のギャップ中
に生じ得る。ディジタル多重化は、多くの音声およびデ
ータ通信が固有にバースト的な性質を有することから生
じる可変の帯域幅要求に順応するのに特に適している。
従って、音声およびデータの統合はディジタル多重化の
かなりの経済性と増大する種々のサービスとによって拍
車をかけられている。
ディジタル通信網またはシステムは、この通信網または
システムが通常の装＠および設備を通じて音声およびデ
ータ通信を伝送する能力を有する場合には、「総合」、
あるいは「総合サービス」を提供するといわれる。総合
通信システムの特誓は制御のために通信網の種々の点に
おいてインテリジェント・プロセッサを使用することで
ある。
制御は通信網全体の制御が複数の地理的位置、すなわち
それぞれが通信網それ自体を通じて遠方の位置から提供
される局部情報または情報を使用する地理的位置、から
生じる場合に、分配または分散される。かくして、分配
された制御網におけるインテリジェンスはサービスを受
ける地理的区域全体に分散される。特に、局部プロセッ
サによって行なわれる必要のあるスイッチングの決定は
局部プロセッサがただちに利用できる情報により行なう
ことができる。大規模な通信システムにおいては、分配
された制御は局部トラヒックのルート選択に必要なイン
テリジェンスがそばにあるので、一般に効率を高める。
また、分配された制御は遠方の制御位置が働かない場合
に自己制御されているシステムの局部は動作可能状態に
あるから、生き残り性を高める。
伝送帯ｖ２１ＩＩｉ！に対する要求がどんどん増大して
いるため、将来、より高いビントレースが通信リンクに
使用されることは自明である。既に数百万マイルが設置
されているベルシステムのＴ１キャリヤでは通信リンク
は毎秒１５４４メガビツトを搬送する。かなり高いビッ
トレートのリンクが現在の技術によってさえ実現できる
。高速度通信リン々による総合サービスの提供は通信網
を通じての情報の伝送を制御する新しい方法、手続きお
よびプロトコルを特徴とする特に、ルーチング（ルート
選択）および管理、すなわち、「オーバヘッド」のため
にシステムによって要求される追加の帯域幅は最小限に
すべきであるが、環境の変化に順応するように通信網内
に合理的な融通性を持たせるべきである。総合スイッチ
ング装置はＴル−トおよびそれより高いビットレートで
情報を伝送し、ルート選定し、最着のチャネル利用がで
きるようにすべきである。
通信システムの計画者、特に遠距離通信システムの計画
者は高速度リンクによる総合サービスを行なう、かつオ
ーバヘッドの少ない、大いに制御が分散されている、現
存の伝送プラント（ｖ備）を＠室長く使用する、ならび
に低価格、モジュール構成、保守が容易、安全性および
プライバシーの向上等の他の特徴を有する新しい通信網
の構成（アーキテクチャ）および手続きを追求している
。
もしそのようなシステムが利用できたならば、通信技術
の分野にかなりの進歩をもたらすであろう。
発明の目的 従って、本発明の目的は現存の技術の欠点を除去し、か
つ通信システムの分野に新しい重大な寄与を行なうこと
である。
本発明の他の目的番：↑完全に統合された音声およびデ
ータサービスを有する通信システムを提供することであ
る。
本発明の他の目的はＴ１またはそれ以上のビットレート
を有する高速度通信リンクを使用する通信システムを提
供することである。
本発明の他の目的は大いに分散された制御および装置を
有する通信システムを提供することである。
本発明の他の目的は制御機能が伝送網を介して完全に管
理され、制御ａｉシカの再割当てが伝送網を介して融通
性をもってかつ使用者サービスの事実上の中断なしに、
完全に達成でき、しかも制御プロセッサが故障の場合に
この故障したプロセッサの責任を１つまたはそれ以上の
生き残った制御プロセッサに再割当てすることができる
通信システムを提供することである。
本発明の他の目的は銅線工場（プラント）の現存する電
話網を効率良く使用する総合通信システムを提供するこ
とである。
本発明の他の目的は最小限のルート選定および管理オー
バヘッドを必要とし、かつ環境の変化に順応するように
網に適当な融通性を与える通信システム内の情報伝送の
方法を提供することである。
本発明の池の目的は低価格のモジュール構成素子を特徴
とし、かつ超大規模集積（超ＬＳＩ）技術で実現するの
に十分に適した非常に冗長な回路を備えた総合通信シス
テムを提供することである。
本発明の他の目的は恐らく過負荷状態にある場合を除き
、加入者が認知し得る歪みまたは遅延なしに音声通信を
伝送する能力を有する総合通信システムを提供すること
である。
本発明の他の目的は各スイッチングの筒内に帯域幅をダ
イナミックに割当てる能力を有し、すなわち現在通信チ
ャネル内に有し、それによってシステム全体の帯域幅の
利用状態を最大にする通信システムを提供することであ
る。
本発明の他の目的は非常に効率の良い態様でバースト的
情報、すなわち、可変長のディジタルメツセージを処理
する能力を有する通信システム内の情報伝送の方法を提
供することである。
本発明の他の目的は通信システムにおいて使用でき、比
較的小形で安価であり、地理的に大いに分散でき、所望
ならばそばにあるいは加入者の建物に位置付けできるリ
ンクスイッチを提供することである。
本発明の他の目的は通信システムにおいて使用でき、シ
ステムの高い集中点に位置付けすることができる高速度
高容薯スイッチであるハブスイッチを提供することであ
る。
本発明の目的は通信システムのリンクスイッチにあるい
はハブスイッチに１つの構成素子とじてまたは複数の構
成素子として実施できる高速度スイッチングプロセッサ
を提供することである。
本発明の他の目的は通信システムの若干の実施例におい
てリンクスイッチあるいはハブスイッチの構成素子とし
て使用できる開速度待ち行列（キュー）シーケンサを提
供することである。
本発明の他の目的は基点（オリジン）ポートから目的地
ポートまでのディジタル通信を提供する能力を有し、雑
音の干渉を実質的に減少させ、保守の容易さを向上させ
、安全性およびプライバシーを高めた通信システムを提
供することである。
本発明の他の目的はディジタル化音声を含むツク−スト
に対するポートで受信した伝送レートが通信リンクを通
じてのバースト伝送レートにほぼ等しく、従ってリンク
スイッチ内の音声バーストの速度バッファ手段が必要で
ない総合通信システムを提供することである。
本発明の他の目的は高度の制御インテリジェンスを有す
るリンクスイッチに対するインテリジェント・ポート回
路を提供することであり、このポート回路が遠方に位置
付けされているときに通信システムの分配された制御の
特徴が顕著になる。
本発明の他の目的は呼あるいはメツセージの伝搬容量が
、所望ならば、ハブスイッチレベルで、リンクスイッチ
レベルで、および末端使用者機器レベルでさえ存在する
ように、加入者の近傍に、加入者の建物に、あるいは末
端使用者の機器内に位置付けすることができるリンクス
イッチに対するポート回路を提供することである。
本発明の他の目的はループバックテスト能力を有するリ
ンクスイッチに対するポート回路を提供することであり
、バーストスイッチングシステムの構成素子がポート回
路それ自身の構成素子を含み、動作可能性について遠方
で監視できるようにしている。
本発明の他の目的は電話通信システムにおける呼セット
アツプおよびテークダウン方法を提供することである。
本発明の他の目的は事実上使用者サービスの中断なしに
制御能力を段階的に追加または減少することができる通
信システムに対する大いに分散された制御構成（アーキ
テクチャ）を提供することである。
〔発明の概要〕
本発明の１側面に依れば、これらの目的は、バーストス
イッチング通信システムに対するリンクスイッチを提供
することにより遂行される。バーストは、デステイネー
シヨンポートアドレス、情報部分およびバーストの端部
の終了部分を含む複数のバイトより成る。システムは、
時分割通信リンクにより相互接続された′！Ｉ１．数の
スイッチを含む。
各通信リンクは、各秒時開山に複数のフレームを有し、
各フレームは複数のチャンネルを有し、各チャンネルは
、１バイＦの伝送のための通信容量を有する。１バイト
は、固定長のビットストリングであり、１ビツトは１つ
の２進数字（ディジット）である。本発明の好ましい具
体例において、１バイトは、例えば、Ａ３ＣＩｒキャラ
クタと同様に８ビツトである。
リンクスイッチは、中央メモリと、該中央メモリと結合
されたリンク入力処理手段を含む。リンク入力処理手段
は、通信リンクと結合するための手段と、通信リンク上
のバーストを受信するための手段と、中央メモリにアク
セスするための手段を有する。
リンク出力処理手段が中央メモリと結合されている。リ
ンク出力処理手段は、通信リンクと結合するための手段
と、通信リンク上にバーストを伝送する手段と、中央メ
モリにアクセスする手段を有する。
スイッチは少なくとも１つのポートを備えており、各ポ
ートは、ポートインターフェース回路を介して、中央プ
ロセッサ、端末使用者機器または他の通信システムと結
合するための手段を提供する。
ポート入力処理手段が、中央メモリと前記ボーＦの少な
くとも１つとの間に結合されている。ポート入力処理手
段は、ポートからバーストを受信する手段と、中央メモ
リにアクセスする手段を有する。
キード出力処理手段が、中央メモリとポートの少なくと
も１つとの間に結合されている。ポート出力処理手段は
、ポートにバーストを伝送する手段と、中央メモリにア
クセスする手段を有する。
メモリ管理手段が、中央メモリと結合されていて、所与
の時点に中央メモリへの唯一のアクセスが行なわれ得る
ことを保証している。
スイッチは、スイッチを介してバーストを／ｌ／　−ト
指定する手段を備えており、該手段は、下記のごとく、
４つの形式に分割することができる。すなわち、 （１）バーストをスイッチを介して、該スイッチのオリ
ジンポートから同じスイッチのデステイネーシヨンポー
トにルート指定する手段。
（ｇ）バーストをスイッチを介して、該スイッチのオリ
ジンポートを介してデスティネーションに向う該スイッ
チのリンクにルート指定する手段。
（■）バーストをスイッチを介して、該スイッチングる
リンクから該スイッチのデステイネーシヨンポートにル
ート指定する手段。
艶）バーストを該スイッチを介して、該スイッチに入る
リンクからデスティネーションボルトに向う該スイッチ
のリンクにルート指定する手段。
ポートをリンクにまたリンクをリンクにルート指定する
手段は、バーストが伝送されるときのみ任意のチャンネ
ルが割り当てられその他の場合該チャンネルが他のバー
ストの伝送に利用可能となるように、バーストのリンク
内のチャンネルへの動的割当てを採用する。スイッチは
、バーストの第１バイトの受信後、そしてバーストがデ
スティネーションボーＦに向うスイッチのリンク上に伝
送されることを決定後、デスティネーションボー上に向
うリンクの第１のフレームの第１の利用可能なチャンネ
ルでバーストの第１バイトを伝送し、そのチャンネルを
そのバーストに割り当てる。スイッチは、バーストの第
２のすなわち後続のバイトを受信後、リンクの第２のす
なわち後続のフレームの割り当てられたチャンネルで、
第２のすなわち後続のバイトを伝送する。スイッチは、
バーストの最後のバイトの伝送後、バーストの最後のバ
イトの伝送直後の７レームで他のバーストへの割り当て
のため、割り当てられたチャンネルを解放する。
本発明の他の具体例においては、システムは複数のポー
トを有するリンクスイッチを備えており、その結果、リ
ンクスイッチと結合される通信リンクの必要はなく、シ
たがってリンク入力処理手段もリンク出力処理手段も必
要としない。
リンクスイッチのポートは、ポートバス上に逐次結合で
きる。他の具体例において、スイッチはマルチプレクサ
回路を備え、スイッチのポートはマルチプレクサ回路と
結合されている。
このようにして、現在および来るべき将来の通信ｔＸ？
要の増大に適合した高度に効率的で完全に統合されたリ
ンクスイッチが提供される。このスイッチは、迫って詳
細に説明される多くの特徴および利点を備えている。
実施例 以下添付図面を参照して本発明の実施例について詳細に
説明する。
バーストスイツカングはディジタｙ化された音声（ボイ
ス）およびデータを完全に統合された態様でスイッチン
グするための新規な方法および装置を使用する。バース
トの定義から明らかなように、任意形式のディジタル通
信がノく−ストスイッチングによって処理できる。バー
ストスイッチングシステムは代−＆＋ｆＪには大巾に分
散された小型スインｔ、分配された制御（コントロール
）、および同上された帯域幅効本を％徴としている。
第１図はバーストスイッチング７ステム１００の好まし
い一実施例を示す。このシステム１００は高容量ハブス
イッチ１０２および複数のリンクスイッチ１０４を含む
。リンクスイッチ１０４は代表市には飼えば３２または
それ以下のポートをＪｆｆり扱う（チービスする）小型
スイッチング素子である。Ｔ１スパン袖２４チャネルで
あるので２４ボー、トが好ましい数である。これらスイ
ッチは時分割多重通信リンク１０６、例えばＴ１スパン
によって互いに結合されている。ａａの末端使用者機６
１ｏＢがライン１１０を介してライン回路（図示せず）
と結合されてもよい。これらライン回路はリンクスイッ
チ１０４の構成要素であるポートと結合される。リンク
スイッチのポートは使用者、１ＩｔＩＩ岬プロセンナ、
あるいは他の別個の通信システムがシステム１００にア
クセスする＋段を提供する。ポートインターフェース回
路が七のようなに月番、制御ブロセグツ゛、あるいは１
（ハの通信システムとの適当なインターフェースを提供
する。末端使用者機−とインターフェースするときには
、ポートインターフェース回路は、本明細１斗では、ラ
イン回路と表示される。他の通信システムとインターフ
ェースするときには、ポートインターフェース回路は、
本明細否では、トランク回路と表示される。制御プロセ
ンナとインターフェースするときには、またｉｄ認称的
にいうとさには、本明細署では１−ポートインターフェ
ース回路」または［ポート回路−１という用語が１史用
される。
本明細得においては、Ｔキャリヤは音声またはスピーチ
および他の信号をパルス符号変調（ＰＯＭ）および時分
割多重（ＴＤＭ）技術を使用してディジタル形式で搬送
するように設計された一階層（ハイアラーキ）のディジ
タル伝送システムからなる。Ｔ１キャリヤは２４のＰＧ
Ｍスピスピーチチャネルする。各信号は毎秒ｓ、ｏ　ｏ
　ｏ回すンプルされる。各ナンプルは８ビツトコードに
よって表わされる。各フレームは２４のスピーチチャネ
ルのそれぞれに対するナンブルとフレームの終りに１ビ
ツトのフレーム１０１期ビットを有する１９３ビツトで
ある。〒１ラインレートは毎秒１５４４メガビツトであ
る。Ｔ２キャリヤは６．３１２メガビツトのラインレー
トを有し、９６のＰＯＭ音声チャネルまたは等ｆｌｔｉ
′Ｊｐ／Ｊ′４ｉ：搬送する。Ｔキャリヤのこれら定Ａ
＃ｉ単に−ｊ示として示すだけである。従って、これら
定義は本発明の動作あるいは説明には臨界φＪなもので
はない。
リンクスイン力はリンク詳に購戒してもよい。
１つのリンク群内の任意のリンクスイッチがハブスイッ
チを通過する通信なしに回じリンク群内の任意の他のリ
ンクスイッチと通信する能力を有する。第１図において
、Ａ、ＢＳＣ，およびＤと指示された４つのリンク詳が
図示されている。リンクスイッチ１０３とリンクスイッ
チ１１２間の任意の通信は必ずハブスイッチ１０２を通
過しなければならない。従って、リンクスイッｆ１０５
とす７７７、イブ＋１１２は異なるリンク詳にある、丁
なわちリンク尋人およびＤにそれぞれある。ハブスイッ
チ１０２は別間のリンク詳を相！′ｉ、接続する。
小形のバーストスイッチングシステムはハブスイッチを
必要としないであろう。例えば、リンク詳Ａはハブスイ
ッチ１０２なしで完全なシステムとしてａＨＱし得る。
これに対し、大形のバーストスイッチングシステムまた
は高い残存性の要件を有するシステムは１つ以上のハブ
スイッチを必要とするであろう。
システム１００としては星形、リング形、トリー（木）
形形態およびこれらの組合せのような櫨々の他の形態が
あ夛、各形態は荷置の適用例の要件に１ぺ存して多かれ
少なかれ関連するある利点および欠点を有する。第１図
に示すよりなシステム１００は侵記する理由のためにバ
ーストスイッチの好ましい一実施例である。
システム１００は代表的には９８．０００ラインおよび
トランクをサービスするための６量を有する今日の中央
間または構内交換＠（ＰＥＸ）に対応する。バーストス
イッチングにおいて、スイッチングｄ＆には分散されて
いる、丁なわち、使用者の近くＫもたらされている。ジ
ンクスイクｔは小形であり、従ってこれらリンクスイッ
チは使用者の近傍または会社に分数することができる。
代表的なリンクスイノｆは居住区域の小形分配変圧器に
非常によく似九ボールに取付けても、あるい鉱商用ビル
の便所（物入れ）の璧に取付けて本よい。
第１図に示されたスイッチングｄＡＤの大巾な分数はバ
ーストスイッチングの目的を４４足する。電話産業は外
部の鋼玉４（プラント）に大規模な投“文をしている。
この外部の工場はスイッチングおよび端末設備に匹敵す
る１要な価匝を有している。
バーストスイッチングはこの工場の用途を新しいサービ
スにまで拡大し、（直立されているサービスの効率を同
上することＫよってこの工場の有用さを拡張する。
総合サービスディジタル網（ＩＳＤＮ）は１つの新しい
サービス領域である。この網は加入者磯識または端末に
おいて２８８，０００ピント／秒の帯域幅を要求するか
もプ↓れない。恐らく数６ヤード離れたリンクスイッチ
に至る短かいループの万が中央間に至る１乃至３マイル
の長い２線対よシも良好にこの帯域幅を維持することが
できる。
バーストスイッチングは現存する工場にスイッチングの
大部分を移動させることによってこの工場から新しいサ
ービスおよび帯域１嘔を引き出丁仁とができるものと予
期されている。１ｍ面の効果として、＋均ループ畏が非
常に短かくなってインピーダンスの変化が非常に少なく
なシ、へイブリッド回路網においてよシ一層良好な妥協
を見つけることができるようになる。バーストネットワ
ークを通じて若干の遅延があるかも仰れないが、バース
トスイッチングはエコー抑圧装置を必要としない０ 宜しい部＠あるいはビルに設置する場合に、または設備
を変換する場合に、バーストスイッチループを設置する
のに必要な鋼の量は典形面なスイッチを設置下るのに必
要々鋼の蓋よシも大巾に少ない。ジー・ティー・イー・
ラボラトリーズによって行なわれた最近の用途研究によ
れば、約２０００回線の地方区域に設置したバーストス
イッチは現在の渠甲弐設備が必要とした外部工場の僅か
１５％しか必要としなかったということを示している。
バーストスイッチングにおいては、データキャラクタは
ディジタル音声キャラクタと同じ、弓様で、同じ回路に
よりスイッチされる。同様に、任意形式のディジタル化
されたアナログ信号、列えはイメージバブノドはバース
トスイク六ングシステムによって完全に統合された態様
で処理される。完全に統合されたスインｔは短期間のお
よび長期間のトラヒックミックスの変化に良好にＪ応す
る。
万一、将来において音声に対するデータの割合が増大し
ても、バーストスイッチはデータを音声と同じ態様でス
インテ下るので、再構成下ることなしにそれに順応する
。バーストスイッチングは１つの特定例においてはデー
タと音声とを差別処理さえする。音声チンプルは消滅し
やすい。過度の遅延は音声サンプルを無用のものに下る
。一方、データメツセージは非常に長＜：Ｍ延させても
認知し得る性態を有する、丁なわち識別することができ
る。これに対し、音声は冗長性を有する。従って、若干
の音声サンプルがなくなっても音声の質を損なうことが
ない、丁なわち音声を判別することができる。−万、デ
ータは冗長性を有さないのでいかなるバイトも失なわれ
てはならない。
それ故、バーストスイッチングは音声サンプルをデータ
より高い憂先度でスイッチし、コンテンションの場合に
音声バーストがリソースにおいて第１のヂャンスを有す
るようにする。これは音声サンプルの損失（クリッピン
グ）を最小にする。
データキャラクタはコンテンションの場合にはバグ７７
作用を受け、送達は遅延されるかも知れないが、データ
は失なわれないようにする。
バーストスイッチングにおける統合の他の例においては
任意のポートがラインまたはトランクと結合でき、また
音声ラインであってもデータラインであってもよい。ポ
ート回路は相違するが、トランクはスイッチのどこにで
も出現し得る。トランクはアナログまたはゲインタルの
どちらでもよい。
バーストはディジタル化された音ｊＭ（またはスピーチ
）あるいはデータメツセージを含んでいてもよい。不明
＃Ｉ署では、ディジタル化されたスピーチ以外の通信を
含むバーストがデータ通信として処理される。「トーク
スパート」は単一シラブルの発音中に生じるような音声
エネルギの単一の運ｄ放射である。通常の会話における
話者はその会話時間の３５〜４０％の間音声エネルギを
発する。バーストスイッチングは送るべき清報が４圧す
るときＫのみ、丁なわち、バースト中のみ、伝送チャネ
ルのようなシステムリソースがもっばら使用されるよう
にするために沈黙（またはスピーチ）の検出を行なう。
バーストの終丁時に、このチャネルは他のバーストに割
当てるのに利用できる。かくして、バーストスイッチン
グはそのリソースを、呼の全−ａＱ間の間１つの会話に
対して１つのチャネルを専用する典型（ト）な回線スイ
ッチングの効率の２〜６倍の効率で利用することになる
。
第２図はバーストのディジタル表示の好ましい一実施例
を示す。バースト１２０は図面にＢ１、Ｂ１、Ｂ１、お
よびＢ４と指示された４バイトのヘッダから始まる。こ
のバーストスイッチングの実施例においては、および本
明細遜において灯、１バイトは８ピントである。勿、扁
、この仮定は本発明にとって臨界的なものではない。他
の実施−１においては、１バイトは１ビツト、または４
ビツト、または任意のあらかじめ定められた故のビット
からなる本のでよい。この実ｌＮｌ１／ｌｌにおいて８
ビツトを選択したのはでキャリヤチャネルの８ｆｉｋが
８ビストであるためと、印＠町罷なキャラクタが代表［
ｆｌには８ビツトコード、聞えはＡＳＣＩＩ（アスキー
）コードによって表わされるからである。１バイトを８
ピントと定義したことによシ、用語「キャラクタ」は本
明細遵ではバイトとＩｉ美曲をもって使用できる。
バースト１２０において、ヘッダはバーストのあて先の
網アドレスを含む。バーストがスイッチに入力すると、
ヘッダはめて元ポートに至るスイッチからの過当なリン
ク（またはポート）を選択するように解釈される。ヘッ
ダはバーストを音声、データ、または制御バーストとし
て記述する情報を含む。説で詳細に説明するように、＋
（ｔｌｌｕｔｌバーストはスイッチプロセフｆ間で父換
されるメツセージである。ヘッダｔ＃報は所孟の没先度
で出力するためにおよび１１１１のｇ４の１釣のために
バーストの行列をつくるのに使用される。
ヘッダの第４番目のバイトは間違ったあて先へバースト
を発送するのを防止するヘツダテエグクナムである。デ
ータの場合にはバーストを間違つて発送するよ＃）本バ
ーストを（′ＴＩ、ＩＪシ、再伝送に頼る方がよいとみ
なされている。音声バーストを再伝送する試みはなされ
ていない。丘声バーストのｌ＃命は非茗に短かく、丘だ
バーストを正しく発送するのに１回のチャンスしかない
。七のチャンスを失なった場合には、七のバーストは古
すぎで役に立たない。
ヘッダに続いてバースト１２０Ｆｉ、Ｎ（任意の整数）
のバイトからなる情報部分を有する。バースト１００は
図面にＴと指示された単一のバースト終ｒバイトで終Ｔ
する。あるい１まＬ　、ｖＲするように１つ以上のＪＴ
バイトをｌ史用してもよい。バースト終ｒバイトは本明
細証ではＦＬＡＧとも呼はれる。
か＜　Ｌ’ｔ−１！バーストごとに５つのオーバヘッド
キャラクタが４圧する。丁なわち、４つのヘンダキでラ
クタと１つの鏝ｒキャラクタである。
ＦＬＡＧが受信されると、受信りにｊバーストか完ｒし
たことをｍｌる。バーストは連ｄする伝送までの任意の
麦さのものでよい。ＦＬＡＧはまた、テヤネＡ／空きキ
ャラクタとしても使用でき、従つて次のバーストが始ま
るまでＦＬＡＧが空きチャネル中に送られる。
ＦＬＡＧに対して選択されるピントの組合せはバースト
で送られるべさキャラクタ甲に起り得る。
データソースに利用できるキャラクタ・セットにいかな
る制限もめってはならない。任意の組合せの２巡データ
を送ることができなくてはならない。
データリンク・エスブーブ、丁なわちＤＬＲ。
キャラクタは終了バイトとしてのＦＬＡＧキャラクタと
通常のデータとしてのＦＬＡＧキャラクタビットの組合
せとを区別するのに使用される。ソースにおいて、送ら
れるべきデータ中に生じる各ＦＬＡＧまたはＤＬＥは余
分のＤＬＥに先導される。あて先において、受信された
ＤＬＲは丁てられ、とのＤＬＥに続くキャラクタがＦＬ
ＡＧ−ｆｉたはＤＬＥの検倉なしに受信され、それによ
ってキャラクタスト９−ムをソースのキャラクタストリ
ームに戻丁。ＤＬＲによって先導されない受信ＦＬＡＧ
ｄバースト終ｒキャラクタとして解釈される。
各挿入されたＤ　Ｌ　Ｅは実際のデータを遅延させる。
ＦＬＡＧおよびＤ　Ｌ　Ｅはそれらが送られるべき音声
チンプルまたはデータ中にめったに生じないように選択
されるべきであり、ＤＬＥの挿入遅延を可匝な限シ導入
しないようにする。音声トラヒツクは峠世紀の終シまで
データよ＃）ｔが多いと予期されるから、これらキャラ
クタに対して選択される好ましい値はアナログ音声信号
の最大のＩＥおよび負の振幅を表わ丁コーデック（音声
Ａｌ）−ＤＡ変ｆ！ｉ！Ｌ器）の出力である。他の選択
は最小の正および負の値であろう。この選択はこれら最
小値が最小パックグラウンドノイズ・スレッショルド以
ド（絶対値で）である場合に侍に有利である。
いずれにしても、ｔ４１　＋６１１　ｃ＋Ｔ　ｆｆｆｉ
　ｉキャラクタは恐らくデータおよびテキストの伝送中
に高頻度で生じるから、これら印ｔ６１１　ｏｒ　ｔＭ
なキャラクタを表わ丁ビット溝成は選択されるべきでは
ない。
第１図において、スイッチ間の通信リンク１０６は、他
のレート、例えばばＴ２またはそれよシ高いスパンが使
用できるけれど、Ｔ１スパンである。
バーストはこのスパンの時分割多重チャネルでスイッチ
間に送られ、バーストの１［のキャラクタはこのスパン
のｔ＆ｄのフレームで送ｑされる。Ｔ１キャリヤのカヤ
ネル内のキャラクタレートは毎秒８、０００キヤラクタ
であり、これはコーデックのキャラクタ発生レートと合
致する。バーストスイッチングにおいて、通信リンクを
通じての音声キャラクタ伝送レートはスピーチキャラク
タソースおよび受信者に対するキャラクタレートに合せ
られる。従って、音声バーストに対するジンクスイッチ
においては速度のバッファ手段は必要でない。
ただし、淡述するように、コンテンションの場合にはバ
ッファ手段が存在する。バースト出力はヘッダのルート
割当てが行なわれるや否やジンクスイッチから始ま勺、
従ってジンクスイッチを通じての遅延は２チャネル時間
、例えは１０マイクロ秒程度の極く短かい時間にし得る
。
Ｔキャリヤチャネルを１史用することはバーストスイッ
チングと音声パケットスイッチングとの重要な相違であ
る。パケットスイッチングにおいては、パケットはリン
クの全帯域幅を使用して節点間に伝送され、パケットの
キャラクタを連続して＠送する。パケットのキャラクタ
はソース（コーデック）レートで累積され、セしてよシ
高いレートで伝送される。このことはより高いレートの
伝送が始まる前にパケットのキャラクタがバッファ作用
を受けなければならないということを意味する。累積の
時間は遅延を導入するから、音声パケットのサイズは厳
着に制限される。さもないと、エコーが重大な問題にな
るからである。短かいパケットはヘッダオーバヘッドが
１要になるということを意味する。例えば、音声パケッ
トは８０００キャラクタ／秒の発生レートで８ナンプル
、または１ミリ秒分のデータに１１！′ｌＩ限されると
仮定する。
ヘクダオーパヘッドが５キヤラクタ／パケツトであるな
らば、１６キヤラクタが８つの音ｐ４／′−ンブルをあ
て先に送るために伝送されなけれにならず、帯域１１ｇ
効率は口または６２％となる。３つのヘッダキャラクタ
のみが必要であるならば、音声バこれに対し、スピーチ
伝送レートはバーストスイッチングにおいては全土レー
トに等しいから、伝送が始まる前にスピーチバーストを
バグファする必要がない。伝送はバーストの受信が始ま
った後で１キヤラクタ時間程度始まシ、そしてバースト
は任意の時間の間続く。ヘッダの伝送はバースト当セ１
回だけ必要とする。
トークスパートの平均長は使用する沈黙検出アルゴリズ
ムに依存するが、一般には１００ミリ秒を越える。１０
０ミリ秒のバーストに対するバーストスイッチングの帯
域幅効率は８００／８０５であり、これは９９％を越え
る。
将来、現任普及しているレートよシ高い呼出しレートが
予期される。人類は′（話をま丁ま工種々の用途に１１
１！用し続けるであろうということが経験円に予測され
ている。−列として１０年あるいは２０年前には実際に
存在しなかったデータ通信の伝送が増大していることが
あげられる。
他の重要な例は叶を自動的に出し、そしてデータベース
のアクセスの期間のみ保持するトランザクション端末、
例えにクレジットカード検証端末である。この予期され
ている兄仕レートの増大がどの程度重要であるかを決定
することは現在は不Ｏｒ能である。それでもなお、バー
ストスイッチングの１つの目面は増大する発呼レート（
呼率）に合致するように優美に増大し得る、かつマルチ
プロセッサ中央第４装置の捩湘さを呈しないスイノｆ制
御素子の博逍（アーキテクチヤ）を央疋することである
。
共通制御に対する典杉開な屏決鍛は決定を行なう素子（
共通制＠ＩＩ）をスイッチの中心に配置し、周辺機器か
らの刺激（加入者からの信号光中および監視）を引き入
れ、そしてスイッチおよび周辺機器（列えは、呼出しイ
ｇ号に対して）に接続のために指令を発することである
。
よ＃）：＃ｒしい馴岬得」宜は侍に遠隔スインカングユ
ニットにおいて、ある処」里１財力をスレーブブロセツ
ナの形式で一周辺機器の方へ４丁ことである。
これらスレーブブロセツｆはある低レベルの予備の処理
を行なうことができるが、最終の決定を行なうのは通則
、中央制御点に残っている。
バーストスイッチングのＳ失策はこの分ＦＦ！Ｌ頌同を
その限界まで拡大する。呼確立および待機実行論理はリ
ンクまたはハブスイッチのポートに関連したプログラマ
ブルブコ七グチに配置される。バースト網のポートの奴
が増加すると、制御プロセッサの数が非膚に自然な態憬
で増加する。処理能力の増大はプロセンナをマルヂブロ
セツナバヌに追加することによって必然市に生じる複准
さおよび故障時間なしに空きポートにプロセンナを加え
ることによって達成できる。バーストスイツヂングンス
デムにおいては、同時に伝搬され得るバーストの数はシ
ステムのポートプロ七ツナの故およびチャネルの数によ
ってのみｉｎ’ｌｌ　限される。ポートプロ七ツナは後
で詳細に説明するポート回路のブロセノｆ溝成濃子であ
る。
メツセージは１ｉ１１呻ブロセツチ１■で交換される。
例えば、発呼滑プロでソチと仮叶者プロ七ツナ間のメツ
セージの交換はＩＥ規の汁を設定することを必要とする
。このメツセージトラやツクは通常の方法でバーストと
して搬送され、従って、メツセージトラヒックｉｔ、重
要ではないけれど、網によって搬送された全トラヒック
に加えられる。それぞれが音声エネルギを３５％の時間
にわたって完工する２つのパーティ間の５分の呼はぼ万
の音声ナンブルを発生させる。呼を設定し、放出する必
要がある制御メツセージの交換は１００以ドのキャラク
タを必要とし、僅かに負荷の０．０１％に丁ぎない。
外部メツセージの交換は必ずしも必要としない。
１つのリンクスイッチでのポート−ポート呼は外部のｔ
ｉｉｌｌ　鐸メクセージトラヒツクを必要と下ることな
しに、リンクスイッチ内で′完貨に確立できる。
リンクスイッチの分散されたプロセンナは、たとえ事故
によってバースト鋼頑域が網の残部と通信することがで
きなくても、網内の運、統したｅ切ｆを０Ｔ指にする。
バーストスイツカングシステムにおいて決定を行なう１
ｆｆｌｌ　’Ａが周辺憬４に移されたけれど、ある半果
干す−ビスプロセンナ機、化は残る。符に、ディレクト
９番号および装置番号間の変換（ダイアルされた番号−
バーストスイッチアドレス）はバースト＠全本に分散さ
れたいくつかのデータベース探索（ルックアップ）マシ
ーンによって実行される。池の同様のＳ機能は呼の終了
時に伝票を発行するための１ｇ！用Ｔ＃報の記録である
。麦述するように、これら＃浬プロセスは呼プロセツｆ
あるいはＵ埋プロセンチにおいて実行できる。これら制
御プロセンチのいずれがシステムの空きポートと結合さ
れてもよい。
制御を分散したことによる利点は、プロセッサの過負新
法ｒｔ’１４が除去されるということ、ポートが増える
につれ処理１１ヒ刀が自然Ｋかつ各易に増えること、お
よび中央またはその相のプロセッサが故障してもバース
トスイッチング網がだめにならないということである。
第５図はリンクスイッチ１３２の好ましい一実施例のブ
ロック図を示す。リンクスインｆ１３２は第１図に示す
ようにシステム１００のリンクスイッチ１３０と１６４
との間に結合される。このような構成において、リンク
スイン：Ｆ１５２は次に示す４つの形式の通過するバー
ストを処理する。
第１はリンク−リンクまたは通過トラヒック、丁なわち
、入リンクからリンクスインｆ１３２を通って出リンク
に至るバーストであり、第２はリンク−ポートまたは層
信トラヒック、すなわち、入リンクに到来し、そしてリ
ンクスインｆ１３２に対してローカルなポートに腐信す
るバーストであり、第３はポート−リンクまたは発信ト
ラヒック、丁なわち、リンクスイッチ１３２に対してロ
ーカルなポートから発信し、出リンクから出て行くバー
ストであシ、第４はポート−ポートまたはリンク内スイ
ッチトラヒック、すなわち、リンクスイッチ１３２に対
してローカルなポートから発信し、ローカルなポートに
層信するバーストである。第６人図に示す破線の矢印は
リンクスイッチを作る上記４つの通、Ｍ形式のバースト
を例示する。これら４つの通過形式は第１０図にも示さ
れている。
第６図において、リンクスインｆ１３２は次の６つの高
速プロセンナと結合された中央メモリ１６０を含む。第
１はリンクスイッチ１３０から到来する通信を処理する
リンク入力プロセンナ（ＬＩＰ）１６１であり、第２は
リンクスイッチ１５０へ出て行く通信を処理するリンク
出力プロセラｆ（ＬＯＰ）１６２であ）、第３はリンク
スイッチ１３４から到来する通信を処理するＬＩＰ１６
４であシ、第４はリンクスイッチ１３４へ出て行く通信
を処理するＬＯＰ１６６であシ、第５ｉｉ２４のポート
回路１７８から到来する通信を処理するポート入力プロ
セッサ（ＰＩＦ）１６８であり、第６は２４のポート回
路１７８へ出て行く通信を処理するポート出力プロセラ
ｆ（ｐｏｐ）１７０である。これら・谷ブロセツチはキ
ャラクタおよびバッファを処理するようになっている待
珠スインカングプロセッサである。後でａ細に説明する
ように、僅かに相違するノットフェアまたはファームク
エアを備えた同じ高速プロセンチが６つのリンクースイ
ッチブロセツ＋１″戟組を満足するようにメ成できる。
高速直接アクセスメモリを有する中央メモリ１６０はメ
モリアービッタ１７２と結合されており、従ってリンク
スイッチ１３２の１つのプロセンチのみが１回にアクセ
スできることになる。メモリ１６０は１４々のプロセン
ナ間の通信の准−の手段である。
［ポートＪという用語はポートｌＯ１路１７８を含まな
い。ポート回路１７８はリンクスインｆ１５２に隣接し
てｇｌ埋的に位置付けしても、あるいは１史用者の建物
または木端便用片の我１岱内にのように遠方に位置付け
してもよい。ポート回路１７８は、リンクスイッチ１３
２が末端使用者機４と結合されるときＫは、ライン回路
であり、またリンクスイッチ１３２が他の通信システム
と結合されるときにはトランク回路である。リンクスイ
ッチ１３２のポート回路はまた、１６１１−の目し８の
ため、列えＶま：呼設定のために、呼プロセッサまたは
１′７浬ブＤセンチと結合してもよい。かくして、９ン
クスイツテのポートは、本明細遵でｌＳＩ！用されると
きには、外部回路または摸１群と結合するためのリンク
スインｆＦＥ３の手段をいうが、この外部回路まだは装
置はポートの一部ではない。
メモリ１６０の大部分１ｄ、　＋１！Ｊｉ＝リンクまた
はポートのアクティブチャネルに割当てることができる
ダイナミックバッファに分割される。キャラクタは人力
チャネルに対するバーストに割当てられたダイナミック
バッファの入力に記憶され、出力に対するキャラクタは
出力チャ羊ルに割当てられたパン７アから抗酸られる。
ダイナミックバッファはリングまたは循環バッファとし
て使用され、従ってバッファの最後の記ｉ意位１イは第
１の記は位置に相当する。同時の大力および出力が生じ
る可能性があυ、キャラクタが入力として記はされた後
の数キャラクタ時間の与このキャラクタが出力として続
出される。故キャラクタのみが入力されているとさと同
じレートで出力されているバーストのバッファに存在す
る。
バッファ記憶位置はラワンド・口とン態様でｉ更用され
、出力か入力を奴キャラクタ遅れて刊いかける。
Ｊｌ！Ｉ７４’；の・局舎はバッファ中に数キャラクタ
のみを有する同時入力および出力であるけれど、ダイカ
ミツクバッファ技術により単一のバッファの記憶空間よ
り多くの記１．ｌ！空間が必要なときにａ叔のバッファ
を一諸にチェイニング（連鎖）することが８易に行なえ
る。各バッファが連鎖の次のバッファのアドレスを床付
するときに連鎖のバッファが形成される。この連鎖溝で
３は、例えば、データバーストがコンテンションのため
に出力から一時的に阻止され、出力が始まる址でバース
トのキャラクタが１つ以上のバッファの連鎖にバッファ
されているときに、使用できる。
出力の準１蒲ができたバーストは適当な出力通信リンク
またはポートと関連したキューに配置層される。これら
キューはメモ９１６０に保持される。
キューエントリは２部分のデータを含む。丁なわち、キ
ューの第１のバーストの第１のバッファのアドレスとキ
ューの最後のバーストの第１のバッファのアドレスであ
る。キューは利用１′ｊＴ　岨な出力チャネルへの割当
てをｑつバーストに肘する基準を含む。
各出力リンクと関連−［る５つのキューがイメ＋Ｅする
。丁なわち、高ぢ先度、正規の澄死度、および低置先度
のキューである。１−Ｉｔｌｌｌｌ［ｔｌバーストは誦
優先度キューのグ１１に加わる。何故ならば、制御バー
ストをスインｆ網を介して急送することが望ましいから
と、制御バーストは代表、０には１０または２０のバイ
トのみからなシ、従ってチャネルを短時間占有するだけ
であるからである。音声バーストはＩＥ規の優先度で処
理され、データバーストは代理先度で６埋される。音ｐ
ｆンブルは遅延が大きいと役に立たなくなるので、音ｐ
はデータよシも優先される。データバーストはバッファ
および４延が９朗であり、許谷注ｒｉｂ限界内に床付Ｔ
ることができる。
出力リンクカヤネル処理においては、空きカヤネルに出
会ったときにはいつでもす／クキニーが検圧される。こ
れらキューの少なくとも１つにバーストが存在−「る場
合には、！、％ｉｆ先度のバーストがそのキューから＋
５送され、七のヂャネ、ルに割当てられ、バーストの第
１のキャラクタ（またはバイト）が＝ｉされる。１つの
バーストが出力リンクの列に加わった唯一のバーストで
あるときにこのバーストが出力９ンクキユーに配される
場合を考えてみる。バーストが列に加わった後で生じる
第１の空きチャネルはその伝送を引き受け、従ってチャ
ネル間の遅延を最小にする。一般には、伝送六ヤネ／ｌ
／け受信のカヤネルとは相違する。
リンクスイッｆ１３２の６つのプロセンナはメモリ１６
０へのアクセスを競争する。プロセンナがキューにバー
ストを配置しているときに、例えば、メモリが１ｔ！１
のブ【ゴセンナによって使用できるようになる削に割（
Δみなしに１つ以上のメモリアクセスが要求できる。そ
うでない場合には、バーストに対するキューの基帛が不
完全になる。リンクスイッチ１３２を通るすべての通信
はメモリ１６０を通らなければならないから、リンクス
イッチ１６２の速度はメモ！Ｊ１６０の速度に依存する
。これら理由のために、メモリ１６０はメモリアービッ
タ１７２の＋ｔ（ｉｉ　ｌ１１１Ｆにある。
メモリ調停手段（メモリアービック）はこの技術分野で
は知られている。第３Ｂ図は従来稜討の並列優先度解決
回路４５０を示す。この回路４５０は１９８６年にアカ
デミツク・プレスより発行されたワイ・パキール（Ｙ、
　Ｐａｋｉｒ）著の「マルチプロセッサ・システム」の
９１頁よシ引用したもので、適当な変更を行なうことに
より第６図のアービツタ１７２に適するものとなろう。
複数のプロセンナからメモリアクセスの要求が出ている
ときには、最高の着先度の要求が回路４５０によって最
初にチーどスを受ける。優先度は要求のカテゴリおよび
時間によって決定され、よシ高いランクのカテゴリ内の
要求が第１にサービスを受け、同じカテゴリ内の委ボは
・ｉ番侍合せの基準でチービスを受ける。１つの要求だ
けが出ている場合には、直ちにサービスを受ける。１９
８４年にパン・ノストランド・９インボールド・カンパ
ニー・インコーホレイテッドより発行されたアーサー・
エン六・サイドマンおよびイワシ・フロアーズ編果によ
る「ザ・ハンドブック・オブ・コンピューターズ・アン
ド・コンピユーテイング」の第２２７貞〜第２６２頁、
ならびに第２６２頁に引用された参考文献も参照された
い。
Ｊ−ｆ：９１６　（Ｊは読出しおよび否込みパルスヲ発
生するタイミングコントロール、およびランダム・アク
セス・メモリ（ＲＡＭ）を含む。バグファアドレスおよ
びキャラクタインデックス（これらはスイツテングブロ
セッナによってキャラクタメモリバスを介して送られる
）は独自のキャラクタのアドレスを形成下るように連結
される。
バーストは入力リングから出力リンクへリンクスイッチ
を通って次の段階を経て狽む。
ｔ　人通信 （ａ）　　バーストの最初のバイトが割当てられていな
いリンク入カテヤネルから受信される。このバイトはメ
モ９のバク７アに記はされる。
ｌｂ）　　最初のバイトがルート割当てに対する十分な
情報を含む場合には、上記バッファｒｉｉ４当なリンク
出力キューに配置される。
（ｃ）２番目のバイトが受信され、記［ｆされる。
バーストが最初のバイトでルート割当てされず、かつ２
番目のバイトがルート割当てに対する十分表ｉｆ報を含
む場合には、そのバッファが適当なすツク出力キューに
配置迎される。
（ｄ）５８目のバイトが受信され、記憶される。
バーストがまだルート割当てされていない場合には、同
じリンクスイッチの１つのポートに予定される。３番］
」のバイトはこのローカルポートを識別する。
（ｅ）　　４ｍ目のバイトが受信され、記憶され、そし
てヘッダ・カニツクサムが計算される。
（ｆ）　　」＝記六二ツクナムが不良である場合には、
バーストの受信は打切られ、そしてバースト終ｒバイト
ＦＬＡＧの１１ｆｆの侵続のバイトが放棄される。
Ｉｇ）　　カニツクサムが良好である場合には、受信し
たバイトはバーストｆ：Ｊ′バイＩ−ＦＬＡＧが受信さ
れるまでバッファに記憶される。
ｔａ）　　カヤネルのふく七うは出力９ンクの空きチャ
ネルよりも多くのバーストがリンクの出力キューに存在
するときに生じる。システムはカヤネルのふくそうがめ
ったにしか起きないように工学的に設計されるべきであ
る。
ｔｂ７　　バーストが空き出カ六ヤ不ルの割当てを待つ
間、入力はバッファに１１１っている。
ｔｃ）　　音声：２ミリ秒分の音声サンプルが累積され
、かつ出力が開始されなかった場合には、累積されたキ
ャラクタの若干またｉｌ：全部が放棄される。
これはクリッピングと呼ばれる。スレッショルド１直Ｆ
ｉ６ｒ変である。
（ｄ）　　データ：データギヤラクダを！Ｊ！、膚する
バッファが一杯である場合には、他のバッファが取得さ
れ、第１のバーストにリンク結合される。データはその
伝送が遅延されるかも矧れないが、チャネルのふくそう
によっては放棄されない。
五　出通信 （ａ）　　空きリンク出力カヤネルが生じると、出力プ
ロセッサは最高優先度の侶でないキューから第１のバー
ストを停切し、このバーストの第１のバイトを出力する
。
ｔｂ）　　その後谷引続くカヤネル時間においで、バー
ストの次の（引続く）バイトが同じ出力カヤネルで出力
される。入力お上ひ出力ｕ　ｐ１時に進行する。
（ｃ）　　Ｆ　Ｌ　Ａ　Ｇがバッファから奴シ出される
と、上記カヤネルで送られ、バッファはフリー・リスト
に戻シ、チャネルは空きに戻る。このｔヤネノνは、今
、他のバーストの伝送のために使用できる。
へブスイツテはバースＥスインテング網における高県甲
点で便用される尚速高各量バーストスイツ尤である。へ
ブスインチの主な眠、ｆ目はリンク群間に通信を伝送下
ることである。第４図はリンク群ＡＳＢ１Ｇ、およびＤ
と結合するための手段を肩下るシステム１００のへブス
イッｆ１０２を示す。図面に８Ｕとしてそれぞれ示され
た４つのスイッチングユニットは２つのハブ１８０およ
び１８２のまわシにリングに接続されている。ハブ１８
０は１つの方向に少なくとも１バイトの並列伝送をｏｒ
症にし、ハブ１８２は反対の方向に同じ並列容量を有す
る。
＄４図の実施例において、各へブスイツテングユニット
は２つのリンク群と結合されている。
８Ｕ１８４は通信リンク１８８を介してリンク群Ａのリ
ンクスイクｆ１９２と結合される。８Ｕ１８４はまた、
通信リンク１８６を介してリンク群Ｂのリンクスイッｆ
−１９０と結合される。この構成の利点はシステム１０
００谷リンク群が２つのスイッチングユニットと結合さ
れるということである。１つのスイッチングユニットが
故障した場合Ｋ、そのリンク！羊は四方のスイッチング
ユニットを介しての別の通信ルートがあるために隔絶さ
れない。
第５図岐へブスインテ１０２の８Ｕ１８４のブａンク図
を示Ｔ０第４図に示すように、５ＵＩ８４はリンク＃Ａ
のリンクスイッチ゛１９２および９ンク膵Ｂのリンクス
イッチ１９０と結合される。第５図において、通信　９
ンク１８８は入力ライン１９８（ハブスイッｔ１０２に
対する）および出力ライン２００として図示されておシ
、通信リンク１８６は入力ライン１９４およヒ用カライ
ン１９６として図示されている。
５Ｕ１８４の溝）′ｌＬｆ′ｉリンクスイクｆ１３２の
溝層と若干類似している。中央メモ９２０２はとの実施
例では次の通シの８つの高速プロセンチと結合されてい
る。第１はリンクスイッチ１９０から到来する通信を処
４するリンク入力プロセンチ（ＬＩＥ）２０４であり、
第２はリンクスイッチ１９０に出力する通信を処理する
リンク出力ブロセクナ（ＬＯＰ）２０１５であシ、第６
はリンクスイッチ１９２から到来する通信を処理するＬ
ＩＰ２０８であυ、第４はリンクスイッチ１９２に出力
する通信を処理するＬＯＰ２１０であシ、第５はへブス
イツテング素子（Ｈ２Ｎ）２２０からメモリ２０２に到
来する通信を処理するへブ入カブロセツｆ（ＨＩＰ）２
Ｍ２であり、第６はメモリ２０２からＨ８Ｂ２２０へ出
力する通信を処理するへブ出力ブロセツｆ（ＨＯＰ）２
１４であり、第７はＨ８Ｂ２２２からメモリ２０２に入
力する通信を処理するＨＩＰ２１６であシ、そして第８
はメモリ２０２からＨ２Ｎ　２２２へ出力する通信を処
理するｌｌ０Ｐ２１８である。ノ１ブスイノテング素子
の王な磯距は通信をハブにおよびハブから伝送すること
である。第５図に示すように、Ｈ８Ｂ２２０は一万のガ
ロに伝送するサービスを八１１８２に提供し、Ｈ８Ｅ　
２２２Ｆｉ反対の方向に伝送するサービスをハブ１８０
に提供する。メモリ２０２は１つのブロセツチだけが任
意の持定の時間にアクセスすることができるようにメモ
リアービッタ２２４と結合される。第５図において、破
線Ａ−Ａの右側に対する５ｔＪ１８４の１ｇ逍はリンク
スイッチの構造と非附に類似している、丁なわち、中央
メモリが「虫々の一峙味目ｆ４″Ｊの高速プロセンチと
結合されている。ＨｉＰ、Ｉ（ＯＰ、およびＨ２Ｎはそ
れぞれファームクエアまたはソフトフェア変更手段を備
えたＬＩＥおよびＬＯＰと同じブロセクナである。
列えは、２５６のスイッチングユニットが第４図に示す
配置でバブリングを形成するように結合される。他の実
施９１１においては、さらに多くのスイッチングユニッ
トがバブリングに結合される。
冗艮注のためとへブスイツカ内の利用できる伝送チャネ
ルの数を２倍にするために、へブスインカに例えばへプ
１８０および１８２のように２つあるいはそれ以上のへ
ブリングが存在してもよい。
第５図に示すへブスインチの実施列を参照すると、ハブ
１８０および１８２は時分ＡＩＩ多重化される。各Ｔ１
フレーム時間中３２のカヤネルが）１ブに存在する。谷
ハブチャネルは２５６のグロックチックに分割される。
各グロックチックはバブリングの１ワードを１つの８Ｔ
Ｉから次のＳＵへ進める。ハブチャネル（２５６ｆツク
）内で各８Ｕは、バブリングに２５６のスイッチングユ
ニットが存在するので、ハブワードを任意の池のＳＵへ
送ることができる。かくして、各ハブチャネルにおいて
、２５６のオリジンＳＵは２５６のハブワードを２５６
のあて先ＳＵへ送ることができる。１ノ１ブワード扛八
ブで同時に伝送することができるビットの完全（平行）
補数である。
ハブが１バイトの１鴎であると仮定すると、ノ１ブリン
グ・クロックレートは（ｓｏｏｏ７レーム／秒）ｘ（３
２チヤネル／フレーム）ｘ（２５６：ｙ−ツク／−ｆ−
ヤネル）　＝　６５．５５へ０００チック／秒である。
４バイト１嘔のハブはこのレートの７王なわち、１４３
８４．０００チツク／抄のレートを必要とする。どんな
４のハブであって本「ビジィ」ビットと呼ばれる追加の
１制−ビットが存在する。
各ハブ信号ラインはたった１つの負荷、丁なわち、引続
＜Ｈ２Ｎの対応するビットの負荷、のみを有する。この
形態においては誦７アン・アクトパス構造においてＯＴ
能であるよシも高いレートが維持できる。
第４図に示すように、各ＳＵは代表的には遠隔のリンク
スイッチに巡する２つのＴ１リンクを有する。２５６の
ＳＵを備えたへブスインチ￥ｉ仄の伝送容量を有する。
丁なわち、（２５６のＳＵ）×（２つのＴ１リンク／５
Ｕ）Ｘ　（２４のＴ１六ヤネル／リンク）ｘ（８０００
バイト／秒／ｆ−ヤネル）　−９＆　３０４．０００バ
イト／秒。上記したように、１バイトの１隔を有するへ
ブリング（従って、各クロックチックごとに１バイトが
ハブで進められる）は６５．５３６．０００六ツク／秒
のまたは等ＩｉＩ［ｉ数のバイト７秒の８童を有する。
それ故、２５６のスイッチングユニットを有する八ブス
イツテの実例を保愕するためには２つの／％プリングが
必要である。
第５図に示されたハブスイッチ１８４は好ましい一実施
列であるが、他の実施例も可能であシ、通信７スデムの
符珠の安住に合致させるために望まれる可）正性がある
。
後述するように、オリジンのＨ８Ｆからあて先のＨＵＢ
へバーストを送るためにＬ１オリジンの１（ＳＥが送４
＝ｑきてあシかつあて元のｆ（８Ｅが受信空さであるハ
ブチャネルを選択する必要がある。
七の陵バーストの残りがそのチャネルで送られる。
へブスインカをＪｊるバーストの進行はリンクスイッチ
を通るバーストの携行と頃似している。
（ａ）　　バーストが人力リンクから到層し始める。
（ｂ）　　バーストのキャラクタがスイッチングユニッ
トの中央メモリにバンファされる。あて・元の５３８Ｅ
のアドレスがバーストのヘッダから犬定される。
ｔｅ）　　バーストが一部のへグまたは他方のへフチ伝
送のために待ち行列化される。
１ｄｌ　　空きチャネルがハブで選択される。
（ｅ）　　バーストの引続くバイトが選択されたハブチ
ャネルの引続く発生でハブで伝送される。
２−　　Ｇ’ＦａのＨ８Ｆにおいて （ａ）　　バーストのバイトはスイッチングユニットの
中央メモリを通４することなしに直接Ｈ８Ｅを通ってハ
ブに沿って転送される。
五　ろて先のＨ４Ｆにおいて （ａ＋　　バーストのバイト１Ｈ８Ｂによって）１ブか
ら取シ出され、バイトが工１ｉしたときにスイッチング
ユニットの中央メモリに記］意される。
＋ｂ）　　ヘッダバイトは翻８尺されて適当な出力リン
クを決定する。
（ｅｌ　　バーストは適当な出力リンクで待ち行列化さ
れる。
（ｄ）　　第１の空き出力リンクカヤネルで出力が始ま
る。
好ましいバーストスイッチング網形１点においては、各
リンクスイッチは任意の他のリンクスイッチテに運する
少なくとも２つの通信リンクを有する。ルート灸が類似
している場合にはいずれのリンクも使用できる。事故の
場合に他のリンクがルートを提供する。リンクスイッチ
と結合された自律制御ブａセツナは通信することかでき
る丁べてのリンクスイッチ間でサービスの継続を町Ｂ口
にする。
へプスインテはバーストを伝鍜するためにそれぞれが匣
用できる２つの負荷分割バブリングを含むことが好まし
い。へプリングが故障の場合には、池のへブリングが任
意のバーストに対して使用できる。上記したように、単
一のへブリングはピークトラヒンクを処理するのに十分
な容量を有さないかも知れない。へブリング全不が１枚
のカードにおさまる根十分に小さくなることがＨＯＥの
超Ｌ８Ｉ化によって予期される。この場合に、ノ＼プヌ
イク六は各４主の一部のバブリングが’７ｇＱアクティ
ブであシ、′？！ｒ徂の他方のへブリングがバックアッ
プ６′ｊｊｋである２組の２八ブリングを含んでいても
よい。
他の例は１つ以上のへブスイツ六を有するバーストスイ
ツｆ″網を購成し、へブスインカの完全な故障（へブス
イツ六での２つ以上の四時収障を必要とする）によって
もスイツチ網の一部だけの通信が停止されるようにする
ことである。この例は、敵対行為のためにおよびランダ
ムな回路の故障のために通信の事故が生じ得るＪ１Ｌ用
装置の場合のような高度の生き残カ性を必要とする装置
において魅力がある。
リンクスイッチの分散によシ果千式スイッチの場合の修
復よシも１−復が困難になる。バーストスイッチング網
はかなシの診ＩグｆＩ泪力を肩下べきてあシ、故障の場
所が確認でき、迅速に補疹行為が行なえるようにするべ
きである。
バーストスイッチング網はビーク負荷時間以外に自動的
に走行する練習ルーテンおよびバンクグラウンドテスト
を肩下べきである。飼えば、隣接するｙンクヌイヅｆす
ニ一定の間隔でテストメツセージを交侠することができ
る。ｆｉ疋された時間内に予期されるテストメツセージ
を受信しなかったリンクスイッチは別のリンクスイッチ
を介してサービスブσセツナに通報を行なう。
中央局にループが出現しないから、ジンクスインｆＦｉ
自動的にまたは人間操作の保全位置からの１１ｔｌｌ　
呻で、ループおよび加入者機器のテストを実行し、その
債呆のレポートを戻丁匪力を有するべきである。
第１図に示すシステムの＃ｊｌ遺の池に、任意数の１１
１１の実施１列のバーストスイッチングシステムがある
。以Ｆ　ｉｔ　曲のシステムの構〕電および実施列の例
である。これら例は代表であって全部ではない。
バーストスイッチングシステムは複数のポートにサービ
スを提供する単一のリンクスイッチを含んでいて本よい
。バーストスイッチングシステムは単一のリンク群に複
数のリンクスイッチを含んでいてもよい。バーストスイ
ッチングシステムは単一のハブを有する、あるいは２つ
以上のハブを有していてもよいハブスイッチによって結
合された複数のリンクＩ羊を有していてもよい。バース
トスイッチングシステムは１つ以上のハブをそれぞれが
有する複数のハブスイッチによって相生接続された複数
のリンク群を含んでいてもよい。これらシステムにおい
て、各リンクスイッチは１つ以上のポートにチービスを
提供する。ポートがライン回路を介して便用者末帽１滲
と結合されてもよく、あるいにトランク回路を介して他
の通信システムに達するトランクと結合されてもよく、
あるいはポートが呼プロセッサまたは・ａ理ブロセッナ
と結合されてもよい。前記したように、バーストスイン
チは列えば星形、リング、トリー形１隻およびそれらの
徂合せのような種々の形態で通信リンクによって結合さ
れる。通１ｎリンクは全二這通信Ｔキャリヤスパンであ
ってもよい。
第１図において、リンク群Ａの１更用−ａ　Ｘがリンク
＃Ｂの使用者Ｙと接ｄを行なったと仮定する。
この接続は単にＹのアドレスをＸが用っていることより
なるおよび七の逆よりなるので［ｆＷ（バー六ユアル）
接続と呼ばれるかも仰れない。システムのリソースはバ
ーストが走行中であるときを１余きば用されない。
ＸおよびＹが音声またはスピーチポートと結合されたと
仮定すると、Ｘからシステム１００を通ってＹに達する
バーストの走行を要約すると次の通りである。
ｔＸの音声検出諾（ポート回路に位置付けされた）が音
声を感却すると、この検出器はｌく一ストヘッダをＸの
リンクスイッチへ出力する。ヘッダはＹのアドレスを含
む。
２、Ｘのリンクスイッチはヘッダから、バーストがハブ
スイッチにルート選定されねばならないということを犬
走する。Ｘのリンクスイッチはノ１ブスイツテに達する
通信リンク中の第１の目出チャネルを４択し、バースト
の第１のバイト？迷信する。
五　ハブスイッチにより近い各リンクスイッチが四じ＋
続さを実げし、ヘッダアドレスを翻、訳し、ハブスイッ
チに運する通信リンクの第１の自由チャネルでバースト
を送信する。
４、　ハブスイッチはバーストヘッダから、どのリンク
群がポートＹを含むかをＣ犬走する。ノ１ブスイツｆは
ハブを通じてバーストをＹのリンク群に送る。
５、Ｙのリンク群の各リンクスイッチはヘッダアドレス
を翻訳し、Ｙのリンクスイッチに達する通信リンクの第
１の自由チャネルでバーストを送る。
＆　バーストを受信下ると、Ｙのリンクスイッチはヘッ
ダを放棄する。何故ならは、ヘッダはバーストをＹへ導
ひく七の自回を泌したからである。
Ｙのリンクスイッチはバーストの１宵報部分をＹへ送る
。
２　外部への（外回さ）チャネルを割当てた説、各リン
クスインｆ′は１バーｒ　）づつバーストを各リンクス
イッチを１ｌｌｌ　Ｊさせ、内部への（ｎ同き）リンク
のチャネルで各バイトを受イぎし、外回きリンクで割当
てたチャネルで各バイトを送出する。
＆　谷すンクスイツｆｉｊ：、バーストの饅ｆバイトを
受イ言したときに、■にバーストに１判当てられた外向
きリンクのチャネルを解放する。このチャネルｉ′１．
仲、他のバーストに割当てるために１史用できる。
あて元のリンクスイッチを尿く各リンクスイン′ｆは第
１のヘッダバイトだけに基づいてそのルートの選定を行
なう。ハブスイツカは第２（２４目）のバイトにＹのリ
ンク群番号を見出下。Ｙのリンクスイッチは第３（３番
目）のバイトにＹのポート番号を見出下。各リンクスイ
ッチはバーストを一対のキャラクタ時間だけ、これらバ
ーストキャラクタを一緒に連子ときに、遅延させる。バ
ーストがＸからＹへ進むときにバーストが観察できたと
した場合には、中継のリンクスイッチ全部にわたって配
置されかつバーストの数キャラクタを各リンクスイッチ
が保持しているバーストを親祭することになる。
各リンクスイッチはそれを自分の外園きリンクのチャネ
ルに割当てる。一般に、バーストは１つの内向きリンク
のチャネルでリンクスイッチに到４　Ｌ、異なる外園き
リンクのチャネルで出て行く。
バーストが七の；ｔ９ジンと七のあて光間でＮ１固（Ｎ
は任意の贅数）の通信リンクを通る場合には、Ｎの独立
したチャネルの割当てがある。
ＸおよびＹが同じリンク詳に存在した場合には、バース
トはへブスイツテを通らない。ＸおよびＹが凹じリンク
スイッチに存圧しだ場合には、バーストは通信リンクを
通らない。
リンクスイッチ１３２は第１図ではその隣接するリンク
スイッチに関して左側にリンクスイッチ１６０、右側に
リンクスイッチ１３４があるように示されている。リン
クスイッチ１３２を通るバーストの丁べてのバイトが第
６図に示すように中央メモリ１６０を通る。ＩＦ犬メモ
リは通信リンクまだはポートの時分、ｑ１多爪化チャネ
ルにダイナミックに割当てることができるバッファに分
割される。ｌ：Ｐ犬メそ９社共通であり、いくつかのス
イノテングブロセツナ間の唯一の通信経路である。メモ
リにアクセスする同時の要求はメモリアービッタ１７２
によって調停される。
これらスイッチングプロセッサは中央メモリとリンクチ
ャネルまたはポート回路間のキャラクタの移動を管理す
る。第３図の実相を圀におレビＣ，９ンクスイグｆ１３
２は６つのスイッチングプロセッサをイイし、各スイッ
チングプロセラｆは基本的には同じプロセッサである。
リンクスイッチ内の異なる適用列においては、各ブロセ
ッｆは備かに異なるプログラムを実行する。谷プロセン
サに対する１ｉｔｌｌ呻ブσグラムはそれぞれのプロ七
ツサ内のリード・オンリー・メモリ（ＲＯＭ）に記憶さ
れる。各ブロセクｆはノ→部ランダム・アクセス・メモ
リ（ＲＡＭ）を有し、プロセッサによってチービスを受
ける各リンクチャネルおよびポートに対する状態および
バッファアドレスｉ′＃報が渫待される。
スイツカングプσ−七ッナは高速度にＡ応した侍珠目聞
ブロセクチである。ｕｌえばＬＩＰｌ、！ｉ１は、リン
ク１４０のカヤネルでキャラクタを受信したときに、チ
ャ不／Ｌ／１１８間内にそのキャラクタを入力下るため
の丁べての・ろ委なステップを実行する。
これらステップにはバッファー全、カヤネル割当て、寺
に必要な内部＃　Ｘ：４！ステツプが含まれている。
ＬＩＰｌ（ＳＯは次のチャネルで到来する他のバースト
のキャラクタに対して同じステップを繰返すことができ
なければならない。同様に、ＬＯＰ１６２はＴル−トで
キャラクタを処理し、出力下ることができなければなら
ない。１つのＴｌｆヤネルは５．２１マイクロ秒の４続
時間である。　゛第３図において、ＰＩＰ１６８および
ＰＯＰ１７０は入力ポートバス１７４および出力ポート
パスをそれぞれ使用し、周期釣、態様でポート回路を走
査し、七の請泌各バスの各ポートと開運した時間期間ま
たは「チャネル」が存在する。かくして、処理ポートチ
ャネルにおけるポートプロセッサのｆ用は処理リンクチ
ャネルにおける入７］および一カプロセンナの作用に頑
似している。第３図の実施列においては、２４のポート
回路がポートバス１７４および１７６に直列に結合され
ている。
各ポート回路１７８は１！（ｊ々のポートに圓係した、
バースト発生、音声ポートに対する沈黙／スピーチ検出
、音声ポートに対するアカログ−ディジタルおよびディ
ジタル−アカログ変換、ならびに典形円なディジタルス
イッチングシステムにおけるラインカードと関連した標
準の磯ｆ化である必要なりＯ几８０ＨＴ（ポルシュド）
の機１尼を含む磯ＩＩヒを実行する。
第６図はＰＩＦ１６８、ＰＯＩ’１７０とポート回路１
７８間の第３因に示すポートバスをゲイジクルマルテブ
レクナ回路２５０と置き侠えたジンクスイッチ１５２の
他の実施列を示す。マルチプレクサ回路２５０は２４の
並列ディジタルライン２５６とＰｉＰｌ　６Ｂへので１
梯洛２５２との間を、およびＰＯＰ１７０からのＴ１経
１Ｉ８２５４と２４の並列ディジタルライン２５６との
間を多点化する。
ジンクスイッチのこの実姫丙は第６図の実施列に勝る多
くの利点がある。、ＰＩＰおよびＰＯＰの外部インター
フェースは今、ＬＩＰおよびＬＯＰのものとそれぞれ回
じ′Ｐ１インターフェースである。ポート回路２５８は
仲、末端使用者１臥し１１えは４話機に配置眞すること
がでさ、リンクスイッチに対するディジタルラインの相
ヱ接続を提供し、そしてディジタル伝送が提供下るｉｔ
音排除注および遠隔からテストすることができるという
利点を有する。
上記したように、中央メモリ１６０は複数のダイナミッ
クバグファに区分されている。第７図はこれらバッファ
に対する受は入れ可能なフォーマットを示す。バッファ
３００は走行中のバーストと関連している。例えは、バ
ーストはリンクチャネル１のジンクスイッチに到来し、
リンクチャネル５で出て行く。入力プロセンナの局部メ
モリにおいて、バッファ６００はチャネル１と関連して
おり、また出力プロセッサの局部メモリにおいて、バッ
ファ６００はチャネル５と関連している。それ故、バッ
ファ６００は入力六ヤネル（またはポート）および出力
チャネル（またはポート）と関連している。
バグ７ア６００は一定数のワード、例えば５つのワード
を含み、各ワードＬ１バイトである。また、関連した３
つのパラメータを有する。第１のパラメータであるＮＥ
ＸＴは侍ち行列（キュー）の矢のバーストの第１のバッ
ファのアドレスを含む。寺ち行列に次のバーストが存在
しない場合には、ＮＥＸＴは例えは０（ゼ０）のような
あらかじめ定められたキャラクタに設定される。第２の
パラメータであるＣＮＴはバッファ３００に否込まれ、
かつ読み出されていないキャラクタの故である。＠６の
パラメータである５ｕｃａはこのバーストの後任のバッ
ファのアドレスである。後任のバッファが存在しない場
合には、５ＵＯＯは０（ゼロ）のようなあらかじめ定め
られたキャラクタに設定される。バッファ３００の情報
部分ＩＮＦＣＭ、ＩＮＦＯ２、・・・、ＩＮＦＯＮ（こ
の例ではＮ−５）は走ｒテ甲のバーストのバイトを含む
。バッファ３００は分）易くするために５つの情報バイ
トを含むものとして図示されている。ＩＢ−ましい−実
施列においては、バグ７ア６００は３２の情報バイトを
含む。
通常は、１つのバッファのみが１つのバーストに対して
必要でｓｂ、キャラクタは入力からバッファを通って出
力へ渡れる。一時的に不十分なリンクチャネルのために
データバーストが遅延された場合には、１つ以上のバク
７アがバーストのキャラクタを出力チャネルが割シ当て
られるまで保持するのに必要となる。この場合に、これ
らバッファは一緒に連鎖され、そして各バッファの５Ｕ
ＯＯフイールドがバーストのその後任のバッファのアド
レスを保持する。
待ち行列が出力通信リンクまたはポートと関連しておシ
、かつバースト優先度形式とも関連している。第８図に
示すように、各待ち行列は爵ち行ゲ１ｊヘッダおよびバ
ーストバッファを含む。待ち行列ヘッダは２つのデータ
素子、丁なわち守ち行列の第１のバーストの第１のバッ
ファのアドレスＦルＳＴと、峙ち行列の最後のバースト
の第１のバッファのアドレスＬ　Ａ、　８　Ｔからなる
。
第８図は５つのバーストを有する待ち行列６１０を示す
。第１のバーストはアドレスＡおよびＢを有する２つの
バッファよりなシ、第２のバーストはアドレスＣを有す
る１つのバッファよシなシ、第５のバーストはアドレス
Ｄを有する１つのバッファよりなる。待ち行列ヘッダ３
１２＃−１：バツフフ人のアドレスを含むＦ　ＴＬ　８
　Ｔと、バッファＤのアドレスを含むＬＡＳＴとからな
る。図中の矢印は１僅々のバッファと待ちｆＴ列ヘッダ
間の連清を示す。
バッファの情報部分け、バッファの最鏝のｎＶ報ロケー
ションが第１の（７＆初の）　ｔｌｌ報ｒ７′ｆ−ジョ
ンにＪ収って代わられるものとして収設われるチ・ｆク
リックま九はリングバッファである。バッファは人力プ
ロセッサと出力プロ（＝フサ間の交換媒体として使用さ
れる。人力プロセッサはバッファアドレス（七の第１の
ｏ７−ンヨンのメモリアドレス）およびＦＵＴＩＮＤＸ
と呼ばれる第１の１ゴブ−ジョンからの入力オフセラト
ラ使用してバグフ７にバーストのバイト・を記憶する。
同時に、出力プロセッサはバッファアドレスおよびＧＥ
ＴＩＮＤＸと呼ばれる第１のロケーションからのｆｆ１
７１オフセツトを使用してバッファからバーストのキャ
ラクタを一出丁。オフセントは、受信されるべきバース
トの次のキャラクタが記憶されるまたはバーストの次の
キャラクタが送信されるバッファのロブ−ジョンを指定
するまたは示す。
両プロセッサはＯＮＴ、丁なわち、バッファにｆ（す込
まれたがしかし読み出されていないキャラクタの計数値
を使用する。０ＮＴＬ入カブロセツナによって、一杯の
バッファにキャラクタを記憶しないということを確実に
するために使用され、廿た出力プロセッサによって、空
のバッファからキャラクタを、況み出さないということ
を確実にするためＩＣ＋更用される。ここで「空」とい
う慮Ｉ禾はバッファ中の丁べてのキャラクタが既に出力
されているということである。
第９Ａ図および第９Ｂ図は例示のために５つのＩＮＦＯ
ロケーションを有するバッファ６２０を示す。第９Ａ図
において、人力プロセッサはバーストの初めの３つのキ
ャラクタａ、ｂ、およびＣを記憶している。出力プロセ
ンナはまだバーストを出力し始めていない。第９Ｂ図に
おいては、出力プロセッサはバーストの初めの３つのキ
ャラクタを出力しており、大カプロセッサは６つの追加
のキャラクタｄＳｏ、およびｆを記憶している。
ＰＵＴＩＮＤＸおよびＧＥ’Ｉ’ＩＮＤＸのそれぞれの
位置は各図に示されている。＠９Ｅ図においてｂおよび
Ｃを通る水平ラインはこれらキャラクタが消去されてい
ないけれど既に出力されているということを示す。
第１０図は図面にＡ、Ｂ、Ｏ，およびＤと指示された４
つのバーストのリンクスイッチ６３０を通る戎れを例示
するものである。バーストＡおよびＢのキャラクタは内
向きリンクの２つのあらかじめ割当てられたチャネルで
到来しており、−万バーストＣおよびＤのキャラクタは
２つのローカルポートから到来している。−？！ｒバン
ファＢＵＦ１乃至ＢＵＦ４はバーストの１つをそれぞれ
割当てられている。
バーストＡのキャラクタは次のようにしてリンクスイッ
チ３３０中を進行する。バースｌ−Ａが到来しているチ
ャネルが現われると、ＬＩＰはそのチャネルからバース
トの次のキャラクタを受信し、それをＢＵＦｌに置く。
ＢＵＦｌのアドレスはバーストＡの入力チャネル番号と
関■した＠都メモリでＬＩＰが便用できる。
バーストＡが送信しているチャネルが現われると、ＬＯ
ＰがＢＵＦ　１から次のキャラクタを取り出し、それを
即］当てられた外回きリンクチャネルで送る。Ｂ［ＪＦ
ｌのアドレスはバーストＡの出力チャ不ル曲号と関〕亜
した間部メモリにおいてＬＯＰが使用できる。
バーストＢＳＯ，およびＤのキャラクタは同様のり様で
処理される。これら４つのバーストはリンクとポート間
のリンクスイッチ内の４つの肩合せを表わ丁。バース１
−Ａｉ人力リンクからリンクヌイツｆ５３０Ｅ通って出
力リンクへ進む。バーストＢは入力リンクから出力ポー
トへ４ｔｒ。バースｌ−０は入力ポートから出力リンク
へ」慝む。七してバーストＤｉｌｌ：入力ポートから出
力ポートへ遇む。
リンクスイ″１−７−をＪＩｎるバーストの連続する流
れを注、機工へきである。バッファに個々のキャラクタ
を記りぼすることについては既に記載した。ある時間期
間にわたって、バイトの渡れ、丁なわちバーストはａａ
（ストレート・フォワード）論理および高効率でバッフ
ァ中を流れる。これらバッファはリンクスイツｆ″！ｉ
：Ｊｊｒする走行中のバーストに対してダイナミックに
割当てられる。これは、オリジンおよびあて先ポートの
円方が回じジンクスイッチに対してローカルでし）つて
も、飼えはバーストＤの場合であっても、いえることで
ある。
以上において、バーストは第１のノ＼イトまたはキャラ
クタの到来時からジンクスイッチを通ってｔ＆　ｔｔｊ
−のキャラクタが送出されるまで追跡された。
第１１Ａ（２）はバーストの第１のキャラクタが到来す
るＡＴＩの中央メ七す３４０の伏、′隻を示す。図１１
１ｉにＢＵＦと指示されたバッファは侵でバーストに割
当てられるが、自ｔＨリストＦｉｌｌにある。この自由
リストＦは割当ての／こめに使用でさるバッファのアド
レスを含む待ち行列である。矢印６４２は！が甜１当て
のために便用できるものとしてＢＵＦを指示していると
いうことを示す。
第１１Ｂ図は第１のキャラクタが到来した後の中央メモ
リ６４０の状態を示す。ＬＩＰはＢＵＦをｒから移し、
入力９ンク六ヤ隼ルと関連した局部メモリの部分にＢ　
Ｕ　Ｆのアドレスを記ぷしている。矢印３４６は入力リ
ンクチャネルとＢ　Ｕ　Ｆ間のＬＩＰのメモリの開運を
示す。ＬｉＰはキャラクタをＢＵＦに記ｉ：ホし、第１
のヘッダキャラクタ甲のバーストのあて元アドレスから
、バーストが出力リンクを介して迷られるべきであると
いうことを？犬走し、そしてバーストを外囲さリンク待
ち行列Ｑに置いている。Ｑは符定の通信リンクに出力す
るためにカヤネルの割当てを侍っているバーストに対下
る基準を含む。矢印６４４はＱがこのＱと関連した出力
リンクの開放チャネルに割当てることができるものとし
てＢＵＦを指示しているということを示す。
第１１Ｃ図１Ｉ：ｌ：出力リンクカヤネルが割当てられ
た説の中央メモリ３４０の伏帽を示す。ＬＯＰは目出出
力カヤネルを見出し、バーストが利用できる出力チャネ
ルに割当てることができるか否かを却るためにＱを検佳
している。その」二、ＬＯＰはＱｌ−Ｆのバーストのバ
ッファアドレスを見出し、Ｑからバーストを移し、出力
チャネルと関連した局部メモリの部分にバフ７アアドレ
スを記憶し、そしてＢ　ＴＪ　Ｆからバーストの第１の
キャラクタを読み出してそれを出力プーヤネルで＠込し
ている。矢印３４８はＢＵＦとｍカアヤネル間のＬＯＰ
のメモリの関連を示す。これらＬＯＰの作用は２つのプ
ロセンナが中央メモリ３４０を介して通信している場合
および中央メモリへのアクセスを収シ合っている叶浦注
がある場合を除き、ＬＩＰと独立に実行される。
第１１０図に示す伏・川はバーストの残りの大部分ＶＣ
対してｒｌである。バーストの人カテヤイＮルか現われ
ると、ｉ、’　ｉ　Ｐ　ｆｉバーストの伏のキャラクタ
を収シ出してそれをＥ　Ｕ　Ｆに記憶する。バーストの
出力チャネルが現われると、ＬＯＰはバッファから次の
キャラクタを、洸み出してそれを出力する。ＬＩＰおよ
びＬＯＰはそれぞれ、各プロセンナが七の間部メモリに
バッファアドレスを記はしているので、バッファの一致
を矧る。
通常の場合には、ＬＩＰはＬＯＰよシ１キャラクタ１匡
んでいるから、ＢＵＦは任意の時間に１キヤラクタを含
む。出力チャネルの割当てに遅延があると、ＬＩＰｉ４
ＬＯＰよシ１キャラクタ以上進み、最後のキャラクタの
伝送の場合を除き、バースト中１つ以」二のキャラクタ
がバッファに存伍する。
・窮１１Ｄ丙はＬＩＰかバーストの終了時に終了キャラ
クタを検出した鏝の中央メモリ６４０の状態を示す。Ｌ
ＩＰは終了キャラクタをＢＵＦＫ記憶し、ＢＵＦｆｌ−
＠部メモリの入カテヤネルから分４する。、Ｔ、　Ｉ　
Ｐ￥′ｉ、ＬＯＰが第１のバーストを出力するために古
いバッファを一用しているので、存在する場合には中央
メモリのｊｒシいバグ７アに記はされる他のバーストを
同じ入力チャネルで受１ｍ　シ始める４媚ができている
。ＬＯＰはＴ、　Ｉ　Ｐとは独立にＢＵＦ（Ｄ残ってい
るキャラクタを出力し就ける。
第１１Ｅ図はＬＯＰがＢＵＦに終了キャラクタを見出し
た侵の中央メモリ３４０の伏態を示す。
ＬＯＰはＢＵＦから終了キャラクタを読み出してそれを
伝送し、セしてＢＵＦを自由リストに戻している。
出力カヤイ・ルに対してコンテンションが存在する状態
においてバーストに対する出力カヤネルの割当てを拡大
Ｔるために次の例が用意されている。
第１２Ａ図は２つのカヤネルだけしか存在しない通信リ
ンク３６４を介してリンクスインｆ３６２と端金された
リンクスイン力６６０を示す（［つてこの列は短かい）
。５人の１更用者Ａ、、Ｂ、およびＣはリンク５６４を
Ｊ出しで４つのバーストを送ることを望んでいる。２つ
のバーストは使用片Ａから発信し、使用片ＢおよびＣか
らそれぞれ１つのバーストが発信する。これらバースト
は同じ優先度のクラスにあるものと仮定する。
第１２Ｂ図はリンクスイン力６６０からリンクスイン力
３６２へのリンク３６４の図解図でろり、２つのカヤネ
ルに対するバーストの時間の関数としての割当てが示さ
れている。図面に示すように、時間は左側へ進み、従っ
て最も右−１のスロットが時間的に最も早い。最初に、
両チャネルは両チャネルスロット６６６および３６８に
Ｘで指示されているように空いている。時刻ａにおいて
、リンクスインｆ′３６０は１天川者Ａから第１のバー
ストＡ□　の第１のバイトを受信する。リンクスイン力
３６０はＡ、の第１のキャラクタを、時刻ａの侵で現わ
れる第１の空き一刀テ・ヤネルであるスロット３７０で
送信する。スロット６７０はカヤネル１を衣わ丁。カヤ
ネル２はスロット３７２で示すように窒きの１まである
。
峙刻すにおいて、リンクスイン−ｆ−５６０は受用ｉ−
Ｂからバーストの第１のバイトを受信下る。第１の１更
用＋’ｒ　ｉ］ｉな出力スロットはス（コント３７４の
チャネル２であり、バーストＢの第１のキャラクタはこ
のカヤネル２で送信される。
時刻Ｃにおいて、１史用４−０からのバーストの第１の
バイトがリンクスイン′ｆ′３６０によって受信される
。両チャネルとも割当てられているから、バーストＣは
中央メモリのｌくツファに累積され（時間の長さはパー
スｌ−０が音声バーストかデータバーストかに依存する
）、カヤネルが受用できるまで侍ち行列に置かれる。ス
ロット６７６甲のＡＬの上部のバーはバーストＡ、の終
了キャラクタを指示する。従って、カヤネル１は引続く
フレーム千白出である。パース）Ｃの第１のキャラクタ
はスロット５７Ｂで込１ｇキれる。
時刻ｄにおいて、第２のバースト人！　の第１のバイト
がリンクスインｆ６６０によって受信される。両チャネ
ルが占有されるので、Ａ、は本漬され、Ｒち行列に置か
れる。パース１−Ｂｉｄスａット６８０で終ｒし、パー
スＩ−Ａ、の第１のキャラクタがスロット３８２で送信
される。
スロット３８４において、バーストＯｉ１：終Ｊ’する
。伝送を侍っている。ＩＩＩＪ当てられていないバース
トは存在しないから、チャネル１はスロット３８６で空
きとなる。四種に、カヤネル２はスロット３８８でのバ
ーストＡ、の終Ｔｆ＆スロット６９０で空きとなる。
この列は出力カヤネルのコンテンション甲のバーストの
侍ち行列化を丙示し、そのカヤネルの割当てはバースト
の継続時間だけである。この同はさらに、１更用者Ａの
第１のバーストがカヤネル１に割当てられ、Ａの第２の
バーストがカヤネル２に割当てられたということをＶ］
示している。
バーストが通過する各リンクスイッチはバーストのヘッ
ダに含まれ九を）て先ポートの装置アドレスに基づいて
パース）ｋそのあて先ポートへ進める。第１図全参照し
て、バーストがリンク群Ａのボー）Ｘで発信し、そのあ
て先がリンクｔＦｒ＝　Ｂのボー）Ｙであると仮定する
。ポートアドレスは３つの構成要素を有する。すなわち
、リンク群、リンク群内のリンクスイッチ、およびリン
クスイッチ内のポート番号である。
各リンクスイッチは通信リンクのそれぞれと関連した、
各形式のバーストごとに１つの合計３つの優先度の待ち
行列なイＪする。制御（コントロール）、音声、および
データの３つの形式のバーストが存在する。制御バース
トは、￥７Ｊい優先度を有する。制頗１バーストはシス
テムの応答性（敏感さ）を保持するためにシステム甲を
迅速に伝搬することが望ましい。制御バーストは短かい
から、長時間のｒ１４１チャネルを占有しない。データ
バーストは低い優先度を有する。データバーストは音声
バーストよシも良好に遅延にｊ１菟応し得るから、この
形式のバーストは有効にバッツ了することができる。
音声バーストは中間の優先度を有する。音声バーストは
、音声サンプルが実質的に遅延された場合には価値が減
少するので、データバーストよシも優先する。
第１３図Ｇ４バーストの好ましい１つのフォーマットで
あるフォーマット４００を示す。バーストは一連の８ビ
ツトバイトまたはキャラクタよ）なり、４バイトのヘッ
ダが可変長の情報部分の前に、ｌ、バーストの終シに終
了キャラクタが枕いている。第１のへラダワードは３つ
のフィールドを含む。すなわち、バーストの形式、７７
ＦＮおよびあて先リンクスイッチであシ、それぞれ図面
にＢＴ。
Ｇ１およびＤ　Ｌ　Ｓと指示されている。バーストの形
式Ｂ　Ｔはバーストが制御、音声、またはデータバース
トであることをそれぞれ指示する０、１、または２であ
ってもよい。群ピッ）Ｇは０または１でよい。Ｇ＝ｉの
ときに、バーストヘッダはあて先ポートのリンク群とは
異なるリンク群に現在存在する。従って、このバースト
はハブスイッチを通るようにルート選定される。Ｇ＝Ｏ
のときには、バーストヘッダはあて先ポートのリンク群
に現在配性されている。バーストヘッダがハブスイッチ
を通ってあて先リンク群に達したときにＧビットがリセ
ットされるということを注意すべきである。ＤＬＳは０
から１５までの範囲に及び、あて先リンク群内のあて先
リンクスイッチの番号を指示する。
第２の（２番目の）ヘッダバイトはＤＬＧ、すなわち０
から２５５までの範囲に及ぶあて先リンク群番号を含む
。ヘッダの３番目のバイトはＤＰ。
すなわち、０から３１までの範囲に及ぶあて先ポート番
号を含む。このあて先ポートｆ号はアテ先すンクスイッ
チ内にろり、あて先リンクスイッチはあて先リンク群内
にある。４番目のへラダバイ）　ＨＣＳはヘッダチェッ
ク・シーケンスを含む。
ＨＯ２は０から２５５までの範囲に及び、バーストヘッ
ダ（７）初めの３つのワードの課）のない受信を確証す
るための手段を提供する。
バーストヘッダの後にバーストの情報部分が玩く。この
情報部分は可変数のバイトラ有し、情報バイトの数が一
般に各バーストで相違するということを意味している。
１ｉｉＩＩ御およびデータバーストにおいて、情報部分
の最後の２つのバイトは図面にｒ（ＢＣ８）Ｊと指示さ
れたバーストチェック・シーケンスを含んでいてもよい
。このバーストチェック・シーケンスはバーストの受信
した情報部分に存在する誤シが検出できる手段を提供す
る。
誤シが検出されると、受信者は誤）補正技術によシ誤１
ｃｍ補正しようとしても、あるいは受信者はバーストの
再伝送を要求してもよい。
終了キャラクタＴＣはバーストの終了を明示する。後述
するように、終了キャラクタと組合せてｆ−タリンクエ
スケープ・キャラクタを使用することは終了キャラクタ
をバーストの中間で生じるデータキャラクタとしておよ
び終了キャラクタをバーストの終了時に生じるターミネ
ータとして識別するための手段を備えたシステム全提供
する。
終了キャラクタは空きチャネルで伝送され、バーストに
割当てるだめのこれらチャネルの利用可能性を指示する
。
種々のシステムの形態に対して適当する多くの他のバー
ストフォーマットの定義が存在する。フォーマット４０
０は一例として記載した。フォーマット４００がバース
トスイッチングシステムにおいて使用されると仮定する
と、リンクスイッチは以下の段酸において特定のバース
トのルートに選定する。
ｔ　バーストの第１のヘッダバイトを受信すると、リン
クスイッチはＧビットケ検査する。Ｇビットがセットさ
れる場合には、このリンクスイッチはあて先のリンク群
のメンバーではなく、バーストはハブスイッチに伝送さ
ｈ７るようにルート選定されねばならない。リンクスイ
ッチはハブスイッチに達する通信リンクの過当な優先度
の待ち行列にこのバーストを１β〈。Ｇビットがリセッ
トされる場合には、バーストはあて先のリンク群にあり
、第１のヘッダバイトのＤＬＳフィールドは、リンクス
イッチそれ自身があて先のリンクスイッチであるか否か
を決定するために、検査されねばならない。このリンク
スイッチがあて先のリンクスイッチでない場合には、バ
ーストはあて先のリンクスイッチに達するリンクの適当
な優先度の待ち行列に置かれる。このリンクスイッチそ
れ自身があて先のリンクスイッチである場合には、リン
クスイッチは第１のヘッダバイト全保持し、ヘッダの残
シ全、特にあて先ポートが特定される３番目のヘッダバ
イト、ヲ待ツ。
２　あて先リンク群にない（Ｇビットセット）リンクス
イッチによってバーストの２番目のヘッダバイトが受信
されると、リンクスイッチはハブスイッチに向う割当て
られた通信リンクで２番目のヘッダバイトケ伝送する。
あて先リンク非円の（Ｇビットリセット）リンクスイッ
チによって２番目のヘッダバイトが受信されると、この
リンクスイッチは自分自身があて先のリンクスイッチで
あるか否か全決定する。このリンクスイッチがあて先の
リンクスイッチでない場合には、リンクスイッチはあて
先のリンクスイッチに向う割当てられたリンクで２番目
のヘッダバイトを伝送する。
リンクスイッチそれ自身があて先のリンクスイッチであ
る場合には、２番目のヘッダバイトは保持され、５番目
および４’ｍ目のヘッダバイトを待つ。
２番目のヘッダバイトはリンク＃Ｐ　間のバーストのル
ート全選定するためにハブスイッチによって使用される
。あて先リンク群へのバーストのルートを選定するプロ
セスにおいて、ハブスイッチは第１のヘッダバイトのＧ
ビットをリセットし、あて先リンク群内のリンクスイッ
チがバーストの第１のヘッダワードからバーストの状顧
を決定できるようにする。１つ以上のハブスイッチが存
在する場合には、バーストにあて先リンク群へ伝送する
ハブスイッチ、すなわち、バーストが辿過する最後のハ
ブスイッチがＧピッ）　７．ｃ−リセットする。
＆　バーストの３番目のヘッダバイトラ受信すると、リ
ンクスイッチの作用は、再び、このリンクスイッチがあ
て先のリンクスイッチであるが否かに依存する。リンク
スイッチがあて先のリンクスイッチでない場合には、リ
ンクスイッチはあて先のリンクスイッチに向う割当てら
れたリンクで３番目のヘッダバイトを伝送する。リンク
スイッチそれ自身があて先のリンクスイッチである場合
には、このリンクスイッチは３番目のヘッダワードのＤ
Ｐフィールドからあて先ポートを決定する。
４、　バーストの４番目のヘッダバイトを受信すると、
リンクスイッチはＨＣＳ　フィールド中のヘッダチェッ
ク・シーケンスをチェックスル。ＨＣ８が不良であシ、
少なくとも１つの誤シがバーストヘッダ中に存在すると
いうことを示す場合には、リンクスイッチはバーストの
伝送を打ち切シ、パルストの歿）の代シに終了シーケン
スを送出する。
ＨＣ８が良好である場合には、リンクスイッチの作用は
このリンクスイッチがあて先のリンクスイッチであるか
否かに依存する。このリンクスイッチがあて先のリンク
スイッチでない場合には、リンクスイッチはあて先のリ
ンクスイッチに達する割当てられたリンクで４香目のヘ
ッダバイトを伝送する。リンクスイッチそれ自身があて
先のリンクスイッチである場合には、このリンクスイッ
チはバーストへツタ全体全放棄し、バースｌ−ｆｆ１あ
て先のポートへの待ち行列に顔く。
バーストの最後のキャラクタは常に終了キャラクタであ
る。出力チャネルが空きであるときにはいっでも、終了
キャラクタはそのチャネルで伝送される。バーストの伝
送後にチャネルが空きになると、１つ以上の終了キャラ
クタがチャネル中のバーストに続く。これけ終了キャラ
クタがバーストの終了時に送出されたか、ｊ〜かし、終
了キャラクタが例えば誤りのために受イａされなかった
場合に、安全民を高くする。
終了キャラクタは独自のキャラクタコードｋａする。終
了キャラクタコードそれ自身が現われる流れ（ストリー
ム）奮含む任意のキャラクタのθ１され奮リンクまたは
へブス・イッチケ通じて送出することかできなけれはな
らない。終了キャラクタがバーストの終了ケ示すものと
意図されているときニハーストの終了としてＩｌ’ｋ　
ｉＥＪできる、あるいは流れのデータキャラクタを示す
ものと１：ｔ、　［：４１されているときに流れのデー
タキャラクタとし１詔−できる方法が必要である。
終了キャラクタをデータキ・ヤラクタと区別するために
使用される方法は２巡回期通信のエスケープ技術からσ
［き出される。これはＨＤＬＣ（ハイ・レベル・データ
伝送制御）のビット・スタフイング技術に類似している
。ただし、この場合には、方法がバイト・スタフイング
技術である場合ヲ除く。スタフされる（詰め込まれる）
または挿入されるバイトはデータリンク・エスケープキ
ャラクタと呼ばれる第２の特殊キャラクタである。以下
において、終了キャラクタはＴＲＭと指示され、データ
リンク・エスケープキャラクタはＤＬＥと指示される。
ソースにおいて、ＴＲＭまたはＤＬＥビット形態が送出
するべきデータ中に生じると、ＤＬＲは伝送のためにデ
ータキャラクタの１１１１に挿入される。
かくして、ソースの変換は次の通シである。
ＴＲＭがＤ　Ｌ　Ｂ　　Ｔ　ＲＭと匝英される。
Ｄ　Ｌ　Ｉ弓がＤ　Ｌ　Ｅ　　Ｉ）　Ｔ、　Ｅと置換さ
れる。
ＸがＴ　ＩＩ　ＭまたはＤＬＥに等しくない場合に仁、
ＸがＸと置換される。
あて先においてＤ　Ｌ　Ｅが受信されると、それは放棄
される。放棄したＤＩ、Ｈにすぐ続いて受信したキャラ
クタは制御の翁意性を検査することなしに受は入れられ
る。かくして、あて先の変換はＤＬＥＹがＹとｉ換され
ることであり、Ｙは任意のキャラクタである。
ＴＲλｆがその前に接頭のＤＬＥなしに受信された場合
には、このＴＲＭはバースト終了キャラクタと翻訳され
る。第１４図はデータリンク・エスケープ手続きを要釣
する略図１である。
各挿入されたＤＬＥはバーストの実際のキャラクタ全遅
延させる。従って、ＴＲＭお・よびＤＬＥに対するコー
ドはそれらが送出されるべき音声サンプルおよびデータ
中にめったに現われないように選択されねはならない。
予知する仁とができる未来のうちに音声はデータよシも
汝が優勢になるというととが子期されるから、これらキ
ャラクタの値に対する価値のある選択はアナログ音声信
号の正の最大振幅および負の最大振幅を表わすコーデッ
ク（音声Ａ／ＤおよびＤ／Ａ　）出力である。
前記したように、最小の振幅は適当な環境における別の
選択である。
既に述べたように、各バーストは１つ以上のＴＲＭキャ
ラクタで終了する。バーストが単一のＴＲＭキャラクタ
によって終了するものき仮定する。その際には、雑音に
よってＴ　Ｒ，Ｍに変更されたバースト中の任意のキャ
ラクタ、あるいは雑音によってＸＴＲＭに変更された任
意のＤＬＦ！　　’ｒＲＭがスイッチにこのバーストを
２つの別個のバーストとして処理させることになろう。
今、誤って第２のバーストとして処理されたオリジナル
のバーストの後者の部分は恐らくヘッダチェック・シー
ケンスのテストヲすることができず、従ってこの第２の
バーストはその意図するあて先へ送給されない。逆に、
２つの実際のバースト間の単一のＴＲＭが雑音によって
ＴＲＭでないキャラクタに変更されたと仮定する。今、
誤って第１のバーストの一部分として処理された第２の
バーストは第１のバーストのあて先ポートに間違って送
給される。
１１　［３ これら誤シの可能性は、バーストが１ｌｉ−のＴＲＭに
よってではなく冗長シーケンスのＴ　ＲＭキャラクタに
よって終了するということ全必要とすることによって任
意所ｇ４の小さな値に減じることができる。例えば、終
了キャラクタシーケンスが５つのＴ　ＲＭキャラクタよ
りな勺、そしてバーストの終了が任意の５キヤラクタの
シーケンス内に３つのＴＲＭキャラクタを受信したとき
に宣言されるようにすることができＺ〕。この場合にバ
ーストの終了誤りが発生するためには、５つのＴＲＭで
ないキャラクタがＴ　ＲＭキャラクタに変り工されねは
ならないか、あるいは５つのＴ　ＲＭキャラクタがＴＲ
Ｍでないキャラクタに皿史されねばならない。
誤シの確率は単一’ｒＲＭキャジクタの手続きの場合よ
勺も相当に小さくなる。
バーストスイッチングシステムにおいて使用できる任意
数のバースト終了性＋＋ｉ＋＋　（スギーム）が存在す
る。ｆＥ意特定のシステムに対する造択はシステムの特
性および設計１」標に依存する。本明細沓で記載する例
は利用可能な広範囲のオプションを例示すること全意図
している。
本明細四で記載するリンクおよびへブスイツチはそれだ
けで現存する技術のものと区別できる自律インラインス
イッチング能力を有する。各スイッチはＴＩ（またはも
つと高い）の容ｉｔ有する通信リンク間に接続すること
ができる。各人チャネルについて各スイッチはそのチャ
ネル内に含まれる情報に対する適当なルーティングの決
定を行ない、実現する能力を有する。ルーティングの決
定は、例えば中央制御スイッチのような外部のいかなる
ソースにも頼ることなしに、スイッチによって自律的に
行なわれる。その上、ルーティング決定に関する処理の
すべてが入チャネルに割当てられた時間内に実行される
。チャネル時間が経過すると、スイッチは引醜くチャネ
ルに含まれる情報に対して手続き全繰返す用意ができて
おり、以下同様である。かくして、スイッチの処理は大
部分は通信リンクのチャネルおよびフレームタイミング
と同期している。若干の実施例においては、実チヤネル
スロットタイミングがスイッチングアルゴリズムのＵＨ
始に対する再ＩＩｉ始信号または割込みとして使用され
、る。既に説明［７だように、スイッチングアルゴリズ
ムはスイッチを通って走行中のバー・ストの伝送を開始
１〜、＊１ｉ−Ｌ、そして終了することかてきな（づれ
ばならない（他の機能のうちで）。
バーストスイッチングは音声およびデータバース）を完
全に続合する。−４ｙ的にいって、１キヤラクタ分だけ
のバッファリングがバーストスイッチングにおいて必要
となる。何故ならば、音声伝送レートがＴル−トと合致
しでいるカ）らである。
バーストスイッチはダイナミックバッファ全通じてすべ
てのバースト全移動させる。一時的なチャネルコンテン
ションの場合には、ｉ？７報（特にｆ−タ）は失なわれ
ない。
バーストスイッチ全通じてのｒｈ’延は音声伝送のだめ
の重要な杓三能パラメータである。遅延しすぎることは
エコーを許容できないものにする。バーストスイッチン
グにおいて、バーストのキャラクタは一般に４チャネル
時０１よシ少ない遅延でスイツチ全通過する。速度のバ
ッファリングは必要でなく、従って、エコー抑圧装齢゛
、もエコー取消し装置も必要としない。
同じ呼の異なるバーストはスイッチング節点を通じて異
なるチャネル交換遅延を有する可能性がある。しかしな
がら、スピーチバースト内のすべてのキャラクタは同じ
遅延を受ける。トークスパート間の可変遅延成分の大き
さはトークスパート間の平均沈黙期間より小さい。それ
故、トークスパート間の可変連凧は事実上、認知し得い
程度である。
バーストは任意の長短のものでより、単一のヘッダです
べてのバーストに対して十分である。代衷的なトークス
パートは平均約２５０ミリ秒、または２０００　ハルス
コード変調キャラクタである。
バーストヘッダが４バイトで、かつターミネータが１バ
イトであると仮定すると、各バーストのオーバーヘッド
は５バイトである。ル］合で表わした平均トークスパー
トに対するバーストヘッダ・オーバヘッドは５／２００
０または１％以下である。
１バイトのターミネータの代シに５バイトのターミネー
タシーケンスが使用される場合には、バーストヘッダ・
オーバヘッドは依然として１％以下である。
バーストスイッチは６４にビット／秒（Ｋｂ／８）以下
のレートでデータの伝送を簡単に処理する。
データが６４　Ｋｂ／ｇ以下のレートで使用者から受信
されると、かかるデータの都合のよい大きさのブロック
がポートプロセッサに累積される。このブロックはその
ｐ　６４　Ｋｂ／Ｒのレートでバーストとしてシステム
全弁して伝送される。バーストスイッチングチャネルレ
ートがＩｓ　４　Ｋｂ／ｓ以外の場合にも同じ方法が適
用されよう。
将来のスイッチングサービスは、例えは１２００ビット
／秒の低速度テータ端末から１６乃至６４Ｋｂ／ａのデ
ィジタルコード化音声に＆て高速度データ装置およびデ
ィジタルコード化ビデオに及ぶまでの広範囲のビットレ
ートを必要とするということが予期されている。「帯域
幅効率」という用語はしばしば、スイッチが穐々の伝送
レートヲ処理する容易さを表わすために使用されている
。ノ（−ストはメツセージ構造およびチャネル化動作を
有するから、チャネルレートよシ高い伝送レートは単一
のバーストの伝送のために複数のチャネルレートに使用
することによって比較的容易に処理することができる。
６４　Ｋｂ／ｓのチャネルレートを有するバーストスイ
ッチングにおいては、ＮＸ６４Ｋｂ／Ｂのバーストがそ
れぞれ６４　Ｋｂ／ｓのレートでＮの別個の（しかし関
連した）バーストとして処理される。ここで、Ｎは１よ
り大きい整数である。Ｎの関連したバーストは別個のチ
ャネルでバーストのあて先に伝送され、そしてオリジナ
ルのＮＸ６４Ｋｂ／ｓのバーストに再びアセンブルされ
る。バーストスイッチングのメツセージｈ　Ｄは、たと
えＮの関連したバーストが位相同期状態であて先に到着
しなくても、適正な順序で関連したバーストの再アセン
ブリ全可能にする。
将来のスイッチングサービスはより大きなディジタルデ
ータ処理能力を必要とすることが予期される。バースト
スイッチングシステムはテータノく−ストに対してリン
クスイッチレベル誤シチェックおよび再伝送モードで動
作し得る。各データバーストは各スイッチにおいて完全
にバッファされる。バーストに対する誤シチェックテス
トはパース）カルートに沿って次のスイッチに再伝送さ
れる前に通されなければならない。別の誤シチェックモ
ードはエンド・ツー・エンド誤シチェックである。この
モードにおいて、データバーストの誤シチェックはあて
先リンクスイッチによってのみ実行される。誤シチェッ
クが失敗した場合には、あて先リンクスイッチはオリジ
ンのリンクスイッチによるデータバーストの再伝送全要
求する。
エンド・ツー・エンド課りチェックの一般概念は、ｉＤ
チェックがポートプロセッサにおいて実行され、これら
ポートプロセッサが使用者の建物にあるいは末端使用者
の機器内に配置されているときに、終局点にまで拡張さ
れる。この構造によ）可能なエンド・ツー・エンドディ
ジタル伝送能力は、例えば診断能力の向上、ならびに音
声およびデータ通信の保安性およびプライバシーの向上
のような他の利点をもたらす。後者の場合には、ディジ
タル通信の暗号化および暗号解読がまた、ポートプロセ
ッサにおいて実行できることになる。
ハブスイッチ 第１５図に例示されたハブスイッチ５００は、任意のリ
ンク群から任意の自回きリンクチャネルで受信したメツ
セージバーストのバイトをこのメツセージバーストのア
ドレス情報によって決定される適当なリンク群の外回き
リンクチャネルに転送するための高速度高ＨＢＴｎＭス
イッチである。
ハブスイッチ５００はリングに接読されたＮのスイッチ
ングユニツ）５０１ｉ含む。冗長性の利点全提供するた
めに、２つのハブバス５０２および５０５が設けられ、
リングのまわシにいずれの方向にも信号を伝搬すること
ができる。各スイッチングユニットは１つ以上のＴ　Ｄ
　Ｍ　Ｕンク通信リンク５０４によってリンク群にＷｋ
されている。
入リンクチャネルのディジタルコード化情報のバイトを
受信するオリジンのスイッチングユニットはリングにそ
のバイトを置く。このバイトはメツセージバーストに含
まれるアドレス情報によって指定されたそのあて先のス
イッチングユニットに達するまで、リングのまわりをス
イッチングユニットからスイッチングユニットへと送ら
れる。
第１９図に例示するように、バーストはヘッダ（ＨＤＲ
）、転送される情報またはデータ（ＩＮＦＯ）、および
終了キャラクタシーケンスのＢ了キャラクタ（Ｔｅ３）
よセなる。ヘッダはバーストがこのバーストの他の域別
情報とともに送出されるアドレスを含む。バーストの情
報部分は連続するバイトの流れである。バーストの長さ
は変化する。通常、スピーチ情報ではバーストは１００
ミリ秒から３００ミリ秒までの長さである。終了キャラ
クタシーケンスの終了キャラクタ（バイト）はバースト
の終了を指示する。終了キャラクタのシーケンスはチャ
ネルが空きのま−であるｍｌはそのチャネル内に連続す
る。
へブリングのまわシのディジタルコード化ＩＷ報のバイ
トの転送は内向きおよび外向きＴＤＭリンクチャネルと
同じフレーム周期を有するＣハブチャネル ヤネルで生じる。へブカヤネル時間スロット中、オリジ
ンのスイッチングユニットからあて先のスイッチングユ
ニットへへブリングのまわＩ：＞（ｉ：移動する各バイ
トはハブチャネル時１’Ｊ＋スロットに等シいリング循
環周期にお旨でバブリングのまわ、、！７に完全に伝搬
するようなレートでスイッチングユニットからスイッチ
ングユニットへ転送されねばならない。１つのスイッチ
ングユニットから次のスイッチングユニットへのバイト
の移動は中央クロック５０５の各チック中に生じるっ 第１８図に例示されるように、各フレーム甲、Ｃチャネ
ルの時間スロットが存在し、各ハブチャネル時間スロッ
ト中、Ｎのクロックブッ　りが存在する。例示の実施例
においては、フレーム時りは１２５マイクロ秒であ）、
リンク曲信リンク５０４のリンクチャネルのＴｉ７レ一
ム時間と同じである。フレーム当シのハブチャネルの数
ｃは３２である。Ｃはリンクチャネルの故（Ｔ１システ
ムにおいては２４）よシ少なくては−けない。フレーム
のクロックチックの数はＣＸＮである。例示の実施例で
は、スイッチングユニットのｆｉＮは２５６である。
ハブスイッチの種々のスイッチングユニットに接続され
た異なるリンク群間に通信が生じるためには、オリジン
のリンク群のリンクスイッチはハブスイッチの関連する
スイッチングユニットに対する空きチャネルを見つけな
けれはならない。ハブスイッチのこのオリジンのスイッ
チングユニットはそれ自身とハブスイッチのあて先スイ
ッチングユニット間の空きハブチャネルを見つけなけれ
ばならない。終シに、あて先のスイッチングユニットは
関連するリンク群のあて先リンクスイッチと通信するた
めに空きリンクチャネルを見つけなければならない。
ハブスイッチのスイッチングユニットにおいてふくそう
があシ、従って必要なときに空きハブチャネルまたは外
向きリンクチャネルがすぐに利用できないから、かつチ
ャネル間の若干のチヤネルスリッグはさけられないから
、各スイッチングユニットはバッファメモリおよびプロ
セッサｋａみ、メモリを管理しなければならない。第１
６図はスイッチングユニット全例示する。このスイッチ
ングユニットはハブスイッチリングのまわりに一方向に
バイトラ転送するためにハブバス５０２に接続された第
１のハブスイッチ素子５１５を含む。
第２のハブスイッチ索子５１７はハブバス５０３に接続
され、ハブスイッチリングのまわシに反対方向にバイト
を転送する。スイッチングユニットはまた、メモリへの
、メモリからの、およびメモリ内の情＠を管理するため
にメモリ５１６およびプロセッサを含む。メモリ５１６
に関して指定されているこれらプロセッサは入リンクチ
ャネルとメモリ間に２つのリンク入力プロセッサ（ＬＩ
Ｐ）５２ｉ＆よび５２６と、メモリと出リンクチャネル
１１４］に２つのリンク出力プロセッサ（Ｌｏｐ　）５
２２および５２７を含む。ハブ入力プロセッサ（ＨＩＰ
）５２３とハブ出カフ’　０−１＝　７　”ｊ−（ＨＯ
Ｐ　）５２４はハブスイッチ索子５１５とメモリ５１６
との間にある。第２のハブスイッチ素子５１７と関連す
るプロセッサはＨＩＰ５１８とＨＯＰ５１９である。
これらブロセツづの主な機能はメモリ５１６とハブチャ
ネル間のバイトのルーティングおよびメモリ５１６とリ
ンクチャネル間のバイトのルーティングを制０Ｉｆする
ことである。また、これらプロセッサはチャネルの捕そ
くならびにメモリ５１６内のダイナミックメモリバッフ
ァのハブよ、・よびリンクチャネルへの割当て」？よひ
割当て解除を含む他の機能もイｊする。これらおよびシ
ーケンス化および待ち行列化のような他の機能は、１）
１イに詳４４１１に記載し７たリンクスイッチによって
同様の機能が遂行されたのと本質的に向じ」πミ様で、
管理される。
ハブスイツチ素子５１５１通じてメモリ５１６からへブ
リング５０２ヘパイ）　ｆ、ｒｙ転送する機能およびハ
ブスイッチ素子５１５を通じてバブリング５０２からバ
イト全転送する機ｒｉｔｐはＨＯＰ５２４およびＨＩ　
Ｐ　５２３によって制御される。メモリ５１６、ＨＩＰ
５２３およびＨＯＩ’５２４はＴ、Ｉ　Ｉ’およびＬＯ
Ｐとともに、リンク群とハブスイッチ素子５１５　Ｂｊ
ｌのインターフェースとして働＜−Ｎｉのリンクスイッ
チ合事実上形成する。第２のハブスイッチ素子５１７と
関連したプロセッサはメモリ５１６とバブリング５０３
間にパイ）＝ｌｒ転送する際に対応する陣様で機能する
。
要約すると、メツセージバーストは１つの１７２２群の
入チャネルからハブスイッチを通って他のリンク群の出
チャネルへ以下の寒梅で進行する。
入リンクチャネルでオリジンのハブスイッチングユニッ
ト５０１に到来したバーストのバイトはスイッチングユ
ニットメモリ５１６においでバッファされる。バースト
の初めのバイト、すなわち、ヘッダはアドレス情報金倉
み、１つのバイト、特定すると２番月のバイト、はあて
先リンク群を指定し、従ってあて先スイッチングエニッ
ト′ｆｒ：指定する。受ｆｇ　Ｅれたバイトはハブバス
で伝送のために待ち行列化される。オリジンのスイッチ
ングユニットが送信空きでかつあて先スイッチング二二
ットが受信空きで々〉るハブチャネルが選択される。
バーストのバイトは各ハブチャネルフレーム中１バイト
づつ、選択されたハブチャネルにロードされる。バイト
はメモリ５１６を通ることなしに各クロックチックで１
斗接する中間に介在するスイッチングユニットのハブス
イッチ素子間に直像転送される。あて先スイッチングユ
ニットに到来すると、各バイトはメモリに記１はされる
。ヘッダバイトは、１つ以上のリンク群があて先スイッ
チングユニットと関連ｊ−ている場合に、適当な出力リ
ンク群を決定するために■訳される。これらバイトは適
当な外向きリンクに待ち行列化され、最初の空き外向き
リンクチャネルに出力が始まる。
ハブチャネル転送の概要 第１７図はスイッチングユニット５０１の第１のハブス
イッチ素子５１５を例示するブロック図である。このハ
ブスイッチ素子５１５はバブリングバス５０２に沿って
前位ハブスイッチ素子から後位ハブスイッチ素子へバイ
トを転送することを処理する。また、ＨＯＰおよびＨＩ
Ｐの制御のもとで、ハブスイッチ素子５１５は、スイッ
チングユニットがオリジンであるときにメモリ５１６か
らリングにバイトをレードし、またスイッチングユニッ
トがあて先であるときに外向きリンクチャネルで伝送す
るためにリングからメモリ５１６ヘアンロード（ダンプ
）する。
各ハブスイッチ素子はあて先メモリ５４０を含み、この
あて先メモリ５４０はハブスイッチ素子５１５が送信動
作である各ハブチャネルに対するスイッチングユニット
あて先アドレスを含む。その上、送信動作メモリ５５９
はハブスイッチ素子に対する各ハブチャネルの送信ビジ
ィまたは空き状態を指示する各ハブチャネルに対するビ
ットを含ム。また、各ハブスイッチ素子はあて先カウン
タ５３１を含み、このあて先カウンタ５３１は各ハブチ
ャネルまたはリング循環周期の開始時にハブスイッチ素
子のアドレスにセットされる。各り四ツクチツク（ＴＣ
ＬＫ）であて先カウンタ５３１はデクリメントされる。
また、各チックで、リングを循環するかつハブスイッチ
素子のＴＨＩＳ−３Ｕ記憶レジスタ５３２に存在するバ
イトはハブバス５０２でマルチプレクサ５３５によって
次の後位のスイッチングユニットの記憶！／ジスタに転
送される。同時に、９７１位のスイッチングユニットの
レジスタ内のバイトはスイッチングユニットのＴＨＩＳ
−８ＴＪレジ・スタ５３２に移動する。
スイッチングユニット５０１のハブスイッチ素子５１５
がメツセージバーストに対するオリジンとしてサービス
しているときに、ハブチャネルタイムスロット中に転送
されるべきバイトはハブチャネルタイムスロットの開始
時にハブ入力（ＨＵＢ−ＩＮ）データ直列レジスタ５！
＋９を通ってＴ（ＯＰによってハブ入力（ＨＵＢ−ＩＮ
）データレジスタ５３５に誼かれ、リングへの転送を待
つ。同時に、ハブスイッチ素子がハブチャネルを必要と
するということを指示する活動（アクティビティ）ビッ
トがチャネル要求（ＮＥＥＤ　　（４ＡＮＮＥＬ）レジ
スタ５４５に誼かれる。また、あて先スイッチングユニ
ットアドレスがハブチャネルタイムスロットの開始時に
またはリング循環周期の開始時に、あて先メモリ５４０
からあて先レジスタ５３６に置かれる。あて先カウンタ
５３１の内容をあて先レジスタ５３６中のアドレスと同
じにさせるクロックチックで、コンパ１／−夕５３７は
出力を発生する。この合致の指示は、マルチプレクサ５
３３にＴＨＩＳ−８Ｕ　　レジスタ５３２の内容ではな
くてハブ入力データレジスタ５３５の内容を後位のスイ
ッチングユニットに対するハブバスに転送させるチャネ
ル捕そくおよびデータ転送セクションに供給される。
上述のように、リングの各バイトはハブチャネルタイム
スロット中、各チックで１つのスイッチングユニットか
ら次の後位のスイッチングユニツトヘ転送される。ハブ
チャネルタイムスロツＦの終了時にリング循環周期のｔ
後のチックでリングの各バイトはそのあて先スイッチン
グユニットのＴＩ（Ｉｓ−８Ｕレジスタ５′５２に転送
される。リング循環周期およびハブチャネルを開始させ
る次のチックで、ＴＨＩＳ−８Ｕレジスタ５５２に記憶
されたバイトはハブ出力（ＨＵＢ−ＯＵＴ）データレジ
スタ５４８に転送され、その後ＨＩＰによってメモリ５
１６に置かれ、そしてＬＯＰによって外向きリンクチャ
ネルで伝送される。
ハブチャネル捕そくの概要 ハブチャネルの後絞のフレーム中メツセージバーストの
バイトの移動はオリジンのスイッチングユニットのＨＯ
Ｐ　　とあて先スイッチングユニットの１（ＩＰとの調
整を意味する。ＨＯＰはオリジンのスイッチングユニッ
トのメモリからバイトを取り出してそれをバブリングバ
スに置くことを制御し、あて先スイッチングユニットの
Ｔ（ＩＰはバブリングバスからバイＦを取り出してそれ
をメモリに置く。
ＦＩＯＰ　　は各戸ブチャネ／Ｌ’またはリング循環周
期中、１バイトだけの移動および関連する機能を処理す
ることができ、ＨＩＰは各ハブチャネルまたはリング循
環周期中、１バイトだけの移動および関連する機能を処
理することができる。かくして、各バーストごとに、オ
リジンのスイッチングユニットが送信空きでかつあて先
のスイッチングユニットが受信空きである自由ハブチャ
ネルが見つけ出されなければならない。
ハブチャネルを捕そくする要求は人リンクチャネルがビ
ジィとなったときにオリジンのスイッチングユニットに
よって認知される。従って、自由ハブチャネルを見つけ
出すことはオリジンのスイッチングユニットにおいて達
成されなければならない。オリジンのスイッチングユニ
ットはハブチャネルのそれぞれごとに送信ビジィ／空き
状態を知る。自由チャネルを選択するために、オリジン
のスイッチングユニットはあて先スイッチングユニット
に対するハブチャネルのそれぞれごとに受信ビジィ／空
き状態に関する情報を有さねばならない。
１′５０ ハブチャネルのリング循環周期中、各スイッチングユニ
ットの受信ビジィ／空き状態に関する情報をバブリング
バス５０２に提供するために、活動ライン５４１がバブ
リングバス５０２と並列にバブリングに設けられる。受
信活動（ＲＣＶＡＣＴ）メモリ５４３はハブスイッチ素
子５１５が各ハブチャネルに対して受信ビジィであるか
あるいは受信空きであるかを指示する各ハブチャネルに
対するビットを記憶する。各ハブチャネル周期の始めに
、そのハブチャネルに対するハブスイッチ素子の受信ビ
ジィ／空き状態をＩｊ示するビットが後位のスイッチン
グユニットのＴ　ＨＩ　Ｓ　−Ｓ　Ｕレジスタ５３２に
転送される。この活動ビットはリングのまわりに引続く
チック中、スイッチングユニットからスイッチングユニ
ットへと伝搬される。かくして、任意のスイッチングユ
ニットは、リング循環周期中、適当なチックでＴＨＩＳ
−３Ｕレジスタ５３２に置かれた活動ビットを検査する
ことによって、任曾の他のスイッチングユニットに対す
るハブチャネルの受信ビジィ／空き状態を決定すること
ができる。
オリジンのスイッチングユニットがあて先のスイッチン
グユニットに対する自由ハブチャネルを見つけなければ
ならないときには、あて先スイッチングユニットのアド
レスがハブスイッチ素子のあて先レジスタ５３６に置か
れ、伝送されるべきであるバーストの第１のバイトが第
１のハブチャネルの開始時にハブ入力データレジスタ５
３５中に転送される。この第１のハブチャネルはオリジ
ンのスイッチングユニットのハブスイッチ素子が送信空
きであるハブチャネルである。その上、ＨＯＰ　はチャ
ネル要求レジスタ５４５をセットし、ハブ入力データレ
ジスタ５３５にバイトを伝送するためのハブチャネルの
要求を指示する。
あて先カウンタ５３１の内容があて先レジスタ５３６の
内容と同じであるときのり胃ツクチックで、コンパレー
タ５３７は、ハブ入力データレジスタ５３５のバイトを
バブリングバス５０２にロードするためのリング循環周
期中の適当な時点であるということを指示する出力を発
生する。ＴＨＩ　Ｓ一８Ｕレジスタ５３２の活動ビット
はあて先スイッチングユニットの受信ビジィ／空き状態
を指示し、また送信活動メモリ５５９のビットはオリジ
ンのスイッチングユニットのハブスイッチ素子の送信ビ
ジィ／空き状態を指示する。このハブチャネルに対して
あて先スイッチングユニットが受信空きでかつオリジン
のスイッチングユニットが送信空きであることをこれら
ビットが指示する場合には、オリジンのスイッチングユ
ニットからあて先のスイッチングユニットへバーストを
送出するためのハブチャネルが見つけられたことになる
。
オリジンのスイッチングユニットはこのハブチャネルを
、活動ビットがライン５４１を通じてマルチプレクサ５
３３により後位のスイッチングユニットへ伝送されると
きにこの活動ビットをビジィにセットすることによって
このハブチャネルを捕そくする。同時に、バーストの第
１のバイトはマルチプレクサ５３３によりハブ入力デー
タレジスタ５３５から後位のスイッチングユニットへラ
イン５０２で転送される。その上、チャネ、＋１／捕そ
くおよびデータ転送セクション５３８はチャネル捕ソ＜
　（ＣＨＡＮＮＥＬ　５ＥＩＺＥＤ）　レジスタ５４６
をセットし、バブリングバスに関して上首尾のハブチャ
ネル捕そくおよびデータ挿入がなされたということをＨ
ＯＰに指示する。Ｅ［ＯＰはメモリ５１６に適当な情報
を記憶し、その結果バーストの引続くバイトは引続くフ
レーム巾揃そくしたハブチャネルであて先のスイッチン
グユニットへ伝送するために適当な時間にハブ入力デー
タレジスタ５３９および５３５に転送される。捕そくし
たハブチャネルは今、送信ビジィであるということの指
示は送信活動（ＴＲＮ　ＡＣＴ）メモリ５５９に置かれ
、そしてハブチャネルに対するあて先スイッチングユニ
ットのアドレスはあて先メモリ５４０に置かれ、ハブチ
ャネル捕そく手続きを完了する。
活動ライン５４１で伝搬されている活動ビットはハブチ
ャネルを捕そくしたときにオリジンのスイッチングユニ
ットによりビジィにセットされるから、同じあて先のス
イッチングユニットに対する空きチャネルを探している
かも知れない任意の１ろ４ 下流のスイッチングユニットはあて先のスイッチングユ
ニットが現在のハブチャネルに対して受信ビジィである
ということに気がつく。かくして、異なるスイッチング
ユニットによる同じあて先に対するハブチャネルの実質
的に同時の要求からいかなる混乱も生じない。
１つのハブチャネルを終了して次のハブチャネルを開始
するチックにおいて、ＴＨＩＳ−８Ｕレジスタ５３２内
のバイトはハブ出力データレジスタ５４Ｂに転送ぎれ、
活Ｗｔｒｔビットは受信活動メモリ５４６へ転送される
。受信活動メモリ５４３内に誼かれた受信活動ビットは
同じハブチャネルの次のフレーム中に活動ライン５４１
で伝柊される。
ハブ出力データレジスタ５４８内のバイトはハブ出力デ
ータ直列レジスタ５４９に転送され、そして１’（ＩＰ
によってメモリ５１６に直列に転送される。
ハブチャネルに対してオリジンのスイッチングユニット
が送信ビジィである場合、あるいはＴ’ＨＩＳ−８Ｕレ
ジスタ５３２内の活菟ビットから意図するあて先が受信
ビジィであることを見出した場合には、オリジンのスイ
ッチングユニットは次のハブチャネルを可能性としてた
めしてみなければならない。オリジンのスイッチングユ
ニットがすべてのハブチャネルを検食し、かつ送信空き
であるチャネルを見つけることができず、意向したあて
先スイッチングユニットが受信空きである場合には、適
当な自由ハブチャネルはそのときにそのハブに存在しな
い。第１５図および第１６図に示すハブスイッチの影態
によれば、オリジンのスイッチングユニットハ他のハブ
スイッチ素子５１７およびバブリングバス５０３をため
すことができる。また、オリジンのスイッチングユニッ
トは適正なリンク群と相互接続可能な他のあて先スイッ
チングユニットをためすことができる、あるいはチャネ
ルサーチ手紐、きか自由ハフチャネルを見つける丁で繰
返される。自由ハブチャネルを繰返しサーチする手続き
は僅かに遅延しただけのチャネルを提１ろ６ 供できる。何故ならば、代表的には僅か数百ミリ秒の時
間で、すなわち、Ａｉ−のバーストの多さで、ハブチャ
ネルが肪当てられかつ保持されるからである。オリジン
のスイッチングユニットがハブチャネルにおける送信空
きになったときに、あるいはあて先のスイッチングユニ
ットがハブチャネルにおける受信空きになったときに、
自由ハブチャネルは利用できるようになる。
ハブスイッチの詳細な動作 関連するＨＩＰおよびＨＯＰの制御のもとての、バブリ
ングバス５０２のハブチャネルのリング循環周期中のス
イッチングユニット５０１、特にハブスイッチ素子５１
５の動作について詳細に説明する。第２０図の説明図は
種々の組の状態のもとてのハブチャネル中のハブスイッ
チ素子内の動作の概要を示す。
１つのハブチャネルのリング循環周期が６了し、次のハ
ブチャネルのリング循環周期が第１８図に例示したハブ
スイッチの中央クロック５０５のチック０（またはチッ
クＮ）で始まる。このチックで各バイトは前位のスイッ
チングユニットからそのあて先のスイッチングユニット
のＴＨＩＳ−８Ｕレジスタ５３２へ転送される。第２０
図の説明図の第１ｇ４（最も左側の梱）に示すように、
バイトはハブ出力データレジスタ５４８内に置かれ、ま
た活動ビット（ビジィ）は受信活動メモリ５４３内に置
かれる。ＨＩＰはハブ出力データ直列レジスタ５４９を
介してメモリ５１６にバイトを転送し、外向きリンクチ
ャネルで伝送するためにＴ、ＯＰによって処理される０ ハブ出力データレジスタ５４８内に置かれたバイトが、
バーストが終了したか否かを決定するためにあて先によ
って使用されるべきである終了キャラクタである場合に
ＣＪ１ハブ出力活動レジスタ５４８内の活動ビットはビ
ジィ状態を示す。この情報はＩ’（ＩＰによって処理さ
れ、バー・ストの終了を認識する。ハブチャネル状態は
ハブチャネルの引ａ＜−ｙシーム中オリジンのスイッチ
ングユニットによって空きに変更される。
また、始動クロックチックで、スイッチングユニットが
丁度引動じたバブリングバス５０２の次のハブチャネル
における受信ビジィであるか受ｆば空きであるかを指示
する受信活動メモリ５４３内のビットがマルチプレクサ
５３３を通って後位のスイッチングユニットに対する活
動ライン５４１に送られる。これら動作Ｇ：ｉ′第２０
図の第１Ｈに示されている。
ハブチャネルの第１のチック（０またはＮ）であて先カ
ウン々５３１はスイッチングユニットそれ自身のアドレ
スにセットされる。スイッチングユニットカ前に丁度ス
タートしたＣ前のフレーム中に）ハブチャネルを捕そく
した場合には、送信活動メモリ５５９けそのハブチャネ
ルに対する送信ビジィビットを含め、あて先メモリ５４
０はそのハブチャネルに対するあて先スイッチングユニ
ットのアドレスを含む。Ｃハブチャネルの現在のハブチ
ャネルはチックＯごとに進められるハブチャネルカウン
タ５５０によって指定される。ＨＯＰによってハブ入力
データ直列レジスタ５３９を通じてハブ入力データレジ
スタ５３５へバイトがメモリ５１６からロードされる。
チャネルを必要とするということを指示するビットはＨ
ＯＰによってチャネル要求レジスタ５４５内に置かれる
。あて先スイッチングユニットのアドレスはあて先メモ
リ５４０からあて先レジスタ５３６ヘロードされる。
各引続くチックであて先カウンタ５３１はカウントづつ
カウントダウンされ、バイトおよび活動ビットはＴＩ’
（Ｉｓ−３Ｕレジスタ５３２ヘロードざわ。
る。コンパレータ５３７の出力によって指示されるよう
にあて先カウンタ５３１とあて先レジスタ５３６の内容
が合致しない場合には、ハブ入力データレジスタ５！１
５内のバイト（もしあるならば）に関してスイッチング
ユニットは何等のアクションも取らない。クロックの次
のチックでＴＨＩＳ−８Ｕレジスタ５３２の内容は変更
なしにマルチプレクサ５３３によって後位のスイッチン
グユニットへ送られる。この状態は第２０図の第２欄に
示されている。
あるチックであて先カウンタ５３１がデクリメントされ
てあて先レジスタ５５６の内容に等しくなると、コンパ
レータ５３７の出力は合致を指示する。スイッチングユ
ニットはバーストのバイトをあて先レジスタ５５６内の
あて先アドレスに伝送するために前のフレーム中ハブチ
ャネルＥ　（７１ｆ　＋くしたと仮定される。コンパレ
ータ５３７からの合致の指示ならびにチャネル要求レジ
スタ５４５からのチャネル要求指示、ＴＨＩＳ−８Ｕレ
ジスタ５３２からのチャネル受信ビジィビット、および
送信活動メモリ５５９からの送信ビジィビットに応答し
て、チャネル捕そくおよびデータ転送セクションはマル
チプレクサ５５！Ｉに、ハブ入力データレジスタ５！＋
５の内容およびビジィ活動ビットを後位のスイッチング
ユニットへ転送させる。この状態は第２０図の説明図の
第３欄に示されている。
バーストの第１のバイトがメモリ５１６からバブリング
へ転送されるべきである場合には、スイッチングユニッ
トは、送信空きでありかつバーストのヘッダのアドレス
情報によって指定されたあて先スイッチングユニットが
受信空きであるハブチャネルを捕そくしなければならな
い。前に説明したように、ハブチャネルの第１のチック
であて先カウンタ５５１はオリジンのスイッチングユニ
ットのアドレスにセットされる。ＨＯＰは意図されたあ
て先スイッチングユニットのアドレスｆｌｔ’Ｍをハブ
入力データ直列レジスタ５３９へ転送する。
ＨＯＰ　はまた、チャネル要求レジスタ５４５をセフト
してチャネルが要求されていることを指示する。チャネ
ル要求レジスタ５４５からのチャネル要求指示、送信活
動メ土り５５９からのチャネル送信空き指示、およびハ
ブチャネルサーチが始まっていないということを指示す
る捕そく状態レジスタからの空きまたは不活動状郭↓１
イ示の組合せに応答１７て、ハブ人力データ直列レジス
タ５５９内のアドレス情報は新しいあて先レジスタ５５
２に転送ざＪ］、捕そく状態レジスタ５５１は新しいあ
て光情報が受信されたということを指示するように変更
される。次に、伝送されるべきであるバーストの第１の
バイトが第１バイトレジスタ５５５に目−ドされる。こ
のバーストの第１バイトはアドレス情報が転送されたと
きにハブ入力データ直列レジスタ５３９に麻に転送ざわ
たバイトである。
捕そく状態レジスタ５５１はチャネルのサーチがこのハ
ブチャネルに対して始まっているということの指示を提
供するように工＝更される。同ｌＩ当に、試行（トライ
）カウンタ５５６にフレーム中のハブチャネルの合計数
である値Ｃ１特定すると５２．１４ろ をロードする。その後盾しいあて先レジスタ５５２内の
アドレス情報があて先レジスタ５３６にロードされ、第
１バイトレジスタ５５５内のバイトがハブ入力データレ
ジスタ５３５に四−ドされる。
あて先カウンタ５３１がデクリメントされてあて先レジ
スタ５３６の内容に等しくなったときのクロックのチッ
クで、コンパレータ５３７はチャネル捕そくおよびデー
タ転送セクション５３Ｂ−に対して合致の指示を発生す
る。ＴＲｌ５−８Ｕレジスタ５３２内の活動ビットはあ
て先スイッチングユニットがこのハブチャネルに対し、
て受信空きであるかまたはビジィであるかをチャネル捕
そくおよびデ・−夕私送セクション５５８に指示する。
ＴＨＩＳ−８Ｕ　　レジスタ５５２内の活動ビットが空
き状態を指示する場＠、には、チャネル捕そくおよびデ
ータ転送セクション５！＋８はマルチプレクサ５３３に
、バス入力データレジスタ５３５内のバーストの第１バ
イトおよびビジィ活動状態ビットを後位のスイッチング
ユニットに転送させる。チャネル捕そくレジスタ５４６
はセットされ、データが戸ブリングに挿入されたという
ことを指示し、かつハブチャネルが佃そくされたという
ことおよびバーストの引続くバイトがそのハブチャネル
の引続くフレームに送出されるべきであるということを
ＨＯＰ　に報知する。その上、このハブチャネルに対す
る送信ビジィビットＣゴ送信活動メモリ５５９内に記憶
すれ、あて先のスイッチングユニットのアドレスは引続
くフレームで使用するためにあて先レジスタ５３６から
あて先メモリｓａｏにｉ送される。捕そく状態レジスタ
５５１は不活動状態に戻される。この状態は第２０図の
説明図の第４楠に示されている。
コンパレータが合致を」１７示したときのリング循環周
期のチックでＴＨＩＳ−８Ｕレジスタ５３２内の活動ビ
ットがビジィを指示する場合には、あて先スイッチング
ユニットに対するこのハブチャネルは他のスイッチング
ユニットによって既に捕そくされている。第２０図の説
明図の第５欄に示されているこれら勾状態のもとでは〜
ハブ入力データレジスタ５５５内のバイトはバブリング
に転送だ１１Ｒ れない。代りに、Ｔ　ＨＸ　Ｓ　−Ｓ　Ｕレジスタ５３
２の内容が後位のスイッチングユニットに送られる。チ
ャネル捕そくレジスタ５４６は変更されず、チャネルが
捕そくされていないということをＩ（ＯＰに指示する。
送信活動メモリ５５９のあるいは捕そく状態レジスタ５
５１の変更はなく、サーチが始まっているということを
依然として指示する。
各引続くハブチャネルの開始時にチックＯ（またはチッ
クＮ）で、捕そく状態レジスタ５５１からのサーチ進行
中の指示が存在すると、試行カウンタ５５６は１カウン
トだけデクリメントされる。
送信動作ではない次のハブチャネルで（送信活動メモリ
５５９内の送信活動ビットが空きである）、第１バイト
レジスタ５５５および新しいあて先レジスタ５１２の内
容（取り換えられるまで残存する）はハブ入力データレ
ジスタ５３５およびあて先レジスタ５５６内にそれぞれ
前かれる。かくして、ハブスイッチング素子はあて先カ
ウンタ５５１のカウントがあて先レジスタ５３６の内容
に等しいときに、ハブチャネルを捕そくする別の試みを
行なうように下準備されている。試行カウンタ５５６の
内容が０の値に達する場合には、バブリングバス５０２
のすべてのＣハブチャネルがチェックされ、現在利用で
きるものがないということを指示する。試行カウンタ５
５６がＯに達したときに、捕そく状態レジスタ５５１は
不活動状態にリセットされる。ＨＯＰＧ：ｔまた、第１
のバイトをハブスイッチング素子に送出した後で現われ
たチャネルの数を計数する。かくして、ＨＯＰはまた、
Ｃハブチャネル周期の間チャネル捕そくレジスタ５４６
からβプチャネル捕そく指示を受信しなかったので、サ
ーチが中断された時点を知る。
バーストのすべてのバイトが送出されると、オリジンの
スイッチングユニットは終了キャラクタのシーケンスを
ハブチャネルであて先スイッチングユニットに送信し、
バーストの終了を指示する。
バーストが完了したというこの、ＩＴｌａｔを受信する
と、あて先のスイッチングユニットの）ｉ　Ｉ　Ｐ　Ｇ
ｕｔこの状態を反映する（表わす）ためにそのメモリ５
１６の内容を管理する。次の７しτム中、ハブチャネル
の開始で受信活動メモリ５４３内の受信空き活動ビット
は活動ライン５４１に沿って伝送され、スイッチングユ
ニットが今やそのハブチャネルにおける受信空きである
ことを指示する。
スイッチングプロセッサ バーストスイッチはインテリジェントスイッチング荊で
ある。バーストがポートを介してこの網に導入されると
、このバーストはこの網の箇点によりヘッダにおいて指
定されたバーストのあて先ポートにルート選定される。
スイッチング網は外部制御の介在なしにバーストをその
あて先のポートへ送る。この分散された網スイッチング
インテリジェンスは本質的には２つの特殊設計の高速プ
ロセッサ、すなわち、スイッチングプロセッサと待ち行
列シーケンサ＼によって提供される。ファームウェアに
おいてのみ相違するいくつかの種類のスイッチングプロ
セッサがある。バーストスイッチは一般に、例えばバー
ストヘッダの内容がいかにあるべきかを決定する他の高
レベル制御プ賞セッサを有する。ここで、インラインス
イツチング機能と関連したインテリジェンスに対しての
み焦点を向けることにする。これらＰｇ能を遂行するプ
レセッサは名前で叶ばれる待ち行列シーケンサを除き、
スイッチングプロセッサと呼ばれる。各スイッチングプ
ロセッサは待ち行列シーケンサと協働して動作する。
リンクスイッチおよびハブスイッチにおける種々のスイ
ッチングプロセッサの動作は既に記載した。リンクスイ
ッチにおいては、スイッチングプロセッサは通信リンク
と中央メモリ間のおよびポートと中央メモリ間のバース
トのバイトの流れを調停する。ハブスイッチにおいては
、スイッチングプロセッサは通信リンクと中央メモリ間
のおよび通信ハブと中央メモリ間のバイトの移動を調停
する。
汎用プロセッサはスイッチングプロセッサの機能を遂行
するようにプログラムすることができる。
実験用のバーストスイッチがジー・ティー・イー・ラボ
ラトリーズにおいて構成された。このバーストスイッチ
はそのスイッチングプロセッサとじてロックウェル６５
０２マイクロブ四セツサヲ有シている。しかしながら、
この実験用のモデルはその通信リンクに４チヤネルのみ
を維持した。バーストスイッチはその通信リンクに２４
．３２、あるいはそれ以上のチャネルを維持することが
大いに望ましい。
スイッチングプロセッサに課された速度の要件は全く厳
しい。前に説明したように、バーストスイッチは大また
は出バイトに対して必要な処理の実質的に全部が単一の
チャネル時間内に完了しなければならず、従ってスイッ
チは実時間において現在にとどまることができるという
意味においてインラインスイッチング能力を有する。２
４のチャネルを有するＴ１キャリヤは５．２マイクロ秒
のチャネル時間を有する。ヨージッパの標準である３２
のチャネルを有するキャリヤにおいては、チャネル時間
は５．９マイクロ秒である。スイッチングプロセッサは
現在にとどまるためにはチャネル時間当り約５０の動作
を遂行できなければならないということが決められてい
る。この厳しい速度要件に鑑み、特殊設計のスイッチン
グブレセッサは完全補数のチャネルを実現する必要があ
る。
５．２またけ五９マイクロ秒の時（１１１当り約５０の
動作を遂行できる画業的に入手可能なマイクロブ四七ツ
サは存在しない。
前に説明したように、代表的なリンクスイッチは中央メ
モリへのアクセスを競争する６つまたは８つのスイッチ
ングプロセッサを有する。制御論理は１つのプロセッサ
のみが任意の時間にアクセスすることができるというこ
とを要求する。従って、メモリアクセスを調停する必要
がある。メモリの調停の結果として、スイッチングプロ
セッサは１他のプロセッサがメモリの使用を完了するま
で待機しなければならず、従って利用できるインライン
処理時間を減少させる。この待ち時間はある状態のもと
では相当になるから、並列処理能力が要求される。
リンクスイッチの中央メモリはバーストを処理する際に
使用されるダイナミックバッファおよび待ち行列ヘッダ
を含む。槙々のスイッチングプロセッサによるメモリの
アクセスは主として次の２つの形式を有する。すなわち
、バーストのキャラクタ（またはバイト）を読み出すこ
とまたは書込むこと、および待ち行列およびバッファを
管理することである。
メモリのフンテンションは中央メモリな２つの部分、す
なわち、キャラクタだけを含むキャラクタメモリと、待
ち行列およびバッファ管理情報（槻々の待ち行列のキャ
ラクタではない）を含む待ち行列メモリとに分割するこ
とによって減少することができる。単一のメモリアクセ
ス中、１つのキャラクタだけがキャラクタメモリから読
み出されるまたは書込まれる。待ち行列メモリの単一の
動作中、複数の中断しない読み出しおよび／または書込
みが可能になる（待ち行列の仮数のバッファを結合する
ことが必要となり得る）。
待ち行列およびバッファの管理はすべてのスイッチング
プロセッサに共通の特殊機能である。待ち行列シーケン
サと貯ばれる特殊プロセッサがすべてのスイッチングプ
ロセッサに代って待ち行列メモリのすべての情報を管理
するために追加されている。スイッチングプロセッサが
待ち行列化アクションを必要とするときには、そのよう
なアクションを待ち行列シーケンサに委託する。その後
、スイッチングブレセッサは待ち行列メモリへのアクセ
スを待つことなしにざらにその上の処理を自由に実行で
きる。待ち行列シーケンサのアクションはスイッチング
ブレセッサのアクショント並列に遂行される。かくして
、待ち行列シーケンサをリンクスイッチに追加したこと
により２つの速度上の利点が生じる。＠１は、待ち行列
の管理が並列に行なわれ、それによってスイッチングプ
ロセッサのかなりのインラインの負担を免かれさせると
いうことであり、第２は、待ち行列メモリにアクセスす
るスイッチングプロセッサの待ち時間が除去されるとい
うことである。速度上の利点の他に、待ち行列シーケン
サは待ち行列メモリのアクションを区分する。これは一
連の中断のない読み出しおよび／または畜込みが待ち行
列メモリの各動作ごとに可能になるということを意味す
る。かくして、通常ならばスイッチングプロセッサ間の
不干渉を確実にするために必要になる追加のアクセスお
よび処理は必要でない。
第２１図は時分割多重通信リンク６５０および６３２間
に結合された代表的なリンクスイッチ６００の一例ひ示
すブロック図であり、待ち行列シーケンサならびにスイ
ッチングプロセッサの種々の実施例、あるいはファーム
ウェアの変形例を示すものである。各入力あるいは出力
スイッチングプロセッサＬＩＰ６１Ｑ、ＬＩＰ６１２、
ＰＩＰ６１４、ＬＯＰ６０４、ＬＯＰ６２０、あるいは
ＰＯＰ６１８は待ち行列シーケンサバス（ＱＳバス）６
５４との、キャラクタメモリバス（ＣＭバス）６３６と
の、および通信リンクまたはポートバスとのインターフ
ェースをそれぞれ有する。待ち行列シーケンサ（ＱＳ）
、ｉｏａはＱＳバス６３４と待ち行列メモＪ（ＱＭ）６
ｏ２を調停する。第２１図の待ち行列メモリ６０２は待
ち行列シーケンサ６０８とは別個の構成要素として概念
的に示されている。キャラクタメモリ（ＣＭ）６０６は
ＣＭバス６３６に結合されているつ各ポートインターフ
ェース（ｐｒ）回路６２２（図には２４のホ゛−トが指
示されている）はＩ）１人力バス６４０およびＰＩ出力
バス６３８と結合されている。
ＰＩ入カバス６４０およびＰＩ出力バス６３８はＰＩＰ
６１４およびＰＯＰ６１Ｂとそれぞれ結合されている。
ＱＳバス６′５４および０Ｍバス６３６は調停されるバ
スである。上部右すみに三角形６４２を有する第２１図
の各プｌゴックは基本スイッチングプロセッサのファー
ムウェアの変形である。基本スイッチングプロセッサは
また、ハブスイッチの対応部（カウンターパート）にお
いても使用されている。
衝突あるいはデータの改悪がＣＩＪＳバス６３６よびＱ
Ｓバス６３４の両方に生じないことを確実にするために
、かつ０間６０６およびＱ　Ｍ、　６０２のアクション
に対するすべての要求が公正にサービスを受けることを
確実にするために、Ｃ絣バス６３６およびＱＳバス６′
５４の両方についての調停が必要となる。これらバスの
それぞれについてのコンテンションは第５Ａ図に示すよ
うに、適当に変更した優先１ｙ調停論理を使用して解決
することができる。第２１図において、ＣＭ６０６およ
びＱＭ６０２はそれぞれ内部読み出しおよび書込ミパル
スを発生するためのタイミングコン）ｔｚ−ルおよびラ
ンダム・Ｔり七ス・メモリ（ＲＡＭ　）を含む。０Ｍバ
ス６３６およびＱＳバス６３４を通るすべての転送は１
マシンサイクルかかる。１サイクルに対する調停はバス
の転送と同時に実行することができ、従って１つの転送
は各サイクルごとに実行することができる。
第２２図は基本スイッチングプロセッサ７００のアーキ
テクチャのブロック図を示す。コントロール７１０はプ
ログラムメモリ７０２がらの命令を実行する。好ましい
一実施例においては、プログラムメモリ７０２は図面に
ＰＲＯＭと指示されたプ四グラマプル・リード・オンリ
ー・メモリとして実現されている。レジスタ７０４、演
算処理装置（ＡＬＴＪ）７０６、およびデータメモリ、
すなわち、ＲＡＭ７０８が存在する。、待ち行列シーケ
ンサバスとのインターフェース（ＱＳ−ＩＦ）７１４、
キャラクタメモリバスとのインターフェース（ＣＭ−Ｉ
Ｆ）７１８、および通信リンク、ポート、あるいはハブ
と結合するための手段を提供する外部インター７エー７
、　（ＥＸ　−Ｉ　Ｆ　）　７２０が存在する。
デュアルざ−）ＲＡＭ（ＤＰ　−ＲＡＭ）７１６はキャ
ラクタメモリの現在バッファアドレスを提供する（現在
のチャネル番号の関数として）ための手段を含む。有限
状態マシン（ＦＳＭ）７２２は入バーストに関して各チ
ャネルの状態を決定Ｔるための手段を含む。Ｆ　Ｓ　Ｍ
　７２２の代表的なチャネル状態は、チャネル空き、バ
ースト待ち、特定のヘッダバイト受信、情報バイト受信
、ＤＬＥ（データリンク−エスケープ）バイト受信、お
よびＦＬＡＧ（バーストの終了）キャラクタ受信、であ
る。
スイッチングプロセッサ７００の各構成要素はＦ　ＲＯ
Ｍ　７０２およびＤＰ−ＲＡＭ７１６を除き、データ／
アドレスバス７１２と結合される。Ｉ’　ＲＯＭ７０２
は命令バス７２４およびマイクロフードアドレスバス７
２６を介してコントロール７１０と結合される。ＤＰ−
ＲＡＭ７１６はバス７２８および７３０によってＱＳ−
ＩＦ７１４およびＣＮイーＩＦ７１８間にそれぞれ結合
される。Ｆ　Ｓ　Ｍ７２２はバス７３２を介してＥＸ−
ＩＦ７２０と結合される。ＦＳＭ７２２はまた、ジャン
プアドレスバス７３４を介してコントロール７１０と結
合される。文面に示すように、コントロール７１０から
各構成要素に至る制御ラインが存在する。コントロール
７１０はチャネルカウンタ手段、例えば放送チャネルカ
ウントまたは放送チャネルクロックから発生されるカウ
ント、を含む。制御ライン７３６は外部チャネルクロッ
ク源からコントロール７１０へ入力を提供する。
スイッチングプロセッサ７（１０によって実行される命
令は命令バス７２４を介してＰＲＯＭ７０２から読み出
される。コントロール７１０は実行されるべき次の命令
の了ドｌ／スをアドレスバス７２６を介して提供する。
スイッチングプロセッサの各実施例に対して、マイクロ
コード化プログラムは変更されない。それ故、プログラ
ムメモリはＲＣ”：である。
ＰＲＯＭ７０２は２５６ワード含み、各ワードは６４ビ
ツトの畏さを有する。このワード長はこの技術分野で通
常見られるものより長い。拡張されたワード長はいくつ
かの点で速度上の利点を提供する。単一の命令ワードに
１つ以上の動作、例えば、レジスタ転送および人ＬＵ動
作、を含ませることができ、その結果、いくつかの動作
が単一の命令に割当てられた時間内に実行できることに
なる。命令ワードの種々のビット位置があるレジスタ、
動作等に割当てられ、従ってプログラム命令のデコード
が最小限ですむことになる。例えば、１つのレジスタが
命令ワードの割当てられたピッ■鑵に１つのビットが存
在することによってアドレスできる。いくつかのレジス
タの動作は同じ命令サイクル内に生じ得る。命令はパイ
プライン態様で実行される。命令７エツチ（取出し）は
命令冥行とオーバラップする。特定の命令の実行サイク
ル中、次の番の命令が取出される。かくして、スイッチ
ングプロセッサはサイクル当り１命令を実行する。次の
番の命令は現在命令がジャンプ命令でないならば、実行
されるべき次の命令である。
ジャンプ命令は次の命令に対する順番でないアドレスを
導入し、それ故効力を生じるためには２サイク／Ｉ／を
必要とする。
ＲＡ、Ｍ２Ｏ３は１０２４バイトを含む。このＲＡＭ７
０　Ｂはスイッチングプロセッサ７００に対する局部デ
ータメモリとして働く。ＲＡＭ７０１３はスイッチング
プロセッサのチャネルのそれぞれに対する種々の状部変
数およびパラメータを含み、例えば、バーストがそのあ
て先に同ってルート選定されたか否かを指示する指示器
である。データメモリアドレスは命令から利用できるコ
ントロール７１０内のチャネルカウンタ（５ビツト）お
よびオフセット（５ビツト）の連砧である。
ＡＩ、Ｕ７ｏ６は標準の演算および論理動作を実行する
。
デュアルポートＲＡＲ・■７１６はアクティブバッファ
アドレスに対するスイッチングプロセッサの記憶装置で
ある。スイッチングプロセッサはチャネルカウンタでＤ
　Ｐ　−ＲＡ　Ｍ　７１６　ｆニアドレスすることによ
ってバッファアドレスヲ待ち行列シーケンサまたはキャ
ラクタメモリに送る。これはそのチャネルに対するアク
ティブバッファを読み出す。読み出されたアクティブバ
ッファは自動的に待ち行列シーケンサまたはキャラクタ
メモリに送られる。待ち行列シーケンサが与えられたチ
ャネルに対するアクティブバッファを更新するときには
、チャネル番号でＤＰ−ＲＡＭ７１６をアドレスし、そ
して新しいバッファアドレスを書込むことによってこれ
を行なう。Ｄ　Ｉ）　−ＲＡ　’、ｉ　７１６は商業的
に入手できるデュアルボー）　ＲＡ　Ｍを使用して、あ
るいはアドレスおよびデータバスについての多重化回路
をＭするシングルボー）　ＲＡ　％およびフンテンショ
ン制御論理を使用して、実現することができる。
レジスタ７０４は１８のレジスタからなり、各レジスタ
は８ビットの内部データバス７１２をアクセスする。大
部分のレジスタか８ビット分含むっスイッチングプロセ
ッサレジスタは次の表１に示されている。
ＱＳ−ＩＦ７１４は待ち行列シーケンサバスに対するス
イッチングプロセッサのインターフェースである。スイ
ッチングプロセッサ７００が待ち行列シーケンサの機能
を必要とするときに、コントロール７１０はＱＳ−ＩＦ
７１４を介して指令（コマンド）または要求（リクエス
ト）を発生する。コントロール７１０は単にコマンドま
たはリクエストを発生するだけである。ＱＳ−ＩＦ７１
４は調停された待ち行列シーケンサバスにアクセスし、
リクエストを待ち行列シーケンサに転送するための手段
を有する。待ち行列シーケンサはスイッチングプロセッ
サとは独立にリクエストを実行する。待ち行列シーケン
サは、適当なときに、情報の単一区分をスイッチングプ
ロセッサ７００に戻す、すなわち、特定のチャネルとと
もに使用されるべきキャラクタメモリ内の新しいバッフ
ァのアドレスまたは番号を戻す。このバッファアドレス
はＱ　Ｓ　−Ｔ　Ｆ　７　ｊ　４からバス７２８を介し
てＤＰ−４ＡＭ７１１Ｓに直接送られ、そしてチャネル
番号によってアドレスされたＤｒ−ＲＡＭ７１６のロケ
ーションに記憶される。
入力スイッチングプロセッサはキャラクタメモリにバイ
トまたはキャラクタを記憶する。出力スイッチングプロ
セッサはキャラクタメモリからバイトまたはキャラクタ
を読み出す。各アクセスごとに、現在チャネルに対する
バッファアドレスが要求される。バッファアドレスはバ
ッファの位置またはＲＡ　Ｍ　７０　Ｂに記憶されたイ
ンデックスと連結された、ＤＰ−ＲＡＭ７１６によって
供給されるバッファ番号を含む。ｃｖ−ｒｒｙｌｓはバ
ッファアドレスが供給された後独立にキャラクタメモリ
へのアクセスまたはキャラクタメモリからのアクセスを
実現するための手段を有する。
各スイッチングプロセッサはキャラクタメモリを通信リ
ンク、ポート、またはハブ間の中間媒体として曽く。外
部インターフェースと呼ばれるＦＪＸ−ＩＦ７２０４１
スイツチングプロセツサの特定の実施例に依存してリン
ク、ポート、またはハブに対するインターフェース手段
を提供する。中央メモリの入力側のスイッチングプロセ
ッサにお　ＡＲ いて、ＥＸ−ＩＦ７２０は受信したバイトをバス７３２
を介してＦＳＭ７２２に提供するための手段を有する。
ＦＳＭ７２２の目的はコントロール７１０と並行に入バ
ーストと関連した論理全実行することによってコントロ
ール７１０を援助することである。
入バイトの状態がＦＳＭ７２２によって決定されると、
ジャンプアドレスがバス７３４に置かれる。
このジャンプアドレスは入バイトを処理するのに適した
ＦＲＯＭ７０２のマイクルコード化すブルーチンのロケ
ーションである。この形式のジャンプは代表的にはチャ
ネル時間当り１回遂行される。
適当なジャンプアドレスは本質的には２つの基必または
状態、すなわち、キャラクタ状態およびチャネル状態に
よってＦ　Ｓ　Ｍ７２２により決定される。理解できる
ように、入バイトの状態は、一般ニ、同じバーストまた
はチャネルのｔ’ｔＵ位のバイトの状態に依存する。状
態の関連は以下に記載するように状態図に最良に例示さ
れている。
第２３図はキャラクタ状Ｍ図７５０を示す。キャラクタ
状態には次の３つの状態、すなわち、ブロック７５２の
クリア、ブロック７５４のＯＬＥ検出、およびブロック
７５６のＦＬＡＧ検出である。各状態ζま入バイトおよ
び同じバーストまたはチャネルの前位のバイトの状態に
よって決定される。このプロセスはクリア状態において
初期設定される。ＤＬＥまたはＦＬＡＧキャラクタ以外
のバイトが受信される場合には、状態はクリアにとどま
る。受信バイトがＤＬＥである場合には、状態はＤ　Ｔ
、　Ｅ検出に変わる。受信バイトがＦＬＡＧである場合
には、状態はクリアがらＦＬＡＧ検出に変わる。クリア
状態はいずれかの形式のバーストキャラクタ、すなわち
、制御キャラクタまたは情報キャラクタ、が受信できる
ということを指示下る。２つの制御キャラクタをまＤＬ
ＥおよびＦ’ＬＡＧである。
状態がＤ　Ｔ、　Ｅ検出であると、状態は任意のバイト
を受信したとぎにクリアに戻る。１〕シＥに統く任意の
キャラクタは制御キャラクタではなくて↑ｆ７報キャラ
クタとして解釈される。
状態がＦＬＡＧ検出であるとぎに、他の制御ギヤラクタ
以外の任意のキャラクタが受信されると、状態はクリア
に戻る。別のＦＬＡＧキャラクタが受信されると、状態
はＦＬＡＧ検出にとどまる。
ＯＬＥキャラクタが受信されると、状態はＤＬＥ検出に
変わる。次のキャラクタがデータキャラクタであるとい
うことをＤＬＥキャラクタが指示する場合には、ＤＬＥ
検出から直接ＦＬＡＧ検出に変わる可能性はない。ＦＬ
ＡＧはバーストの終了または空きチャネルを指示する。
ＦＬＡＧ検出からクリアへの転移は第１の制御でないキ
ャラクタ、すなわち、ＦＬＡＧでもなく、またＤＬＥで
もないキャラクタを受信したときに生じる。
第２４図はチャネル状態図８００を示す。この図は入バ
ーストを処理しているときのチャネル状態間の制御の流
れを示す。初期状態はブロック８０２のバーストヘッダ
の第１のバイトの受信を待つ状態である。いずれかの制
御キャラクタ（ＤＬＥまたはＦＬＡＧ　）か受信される
場合には、状態は変わらない。好ましい一実施例におい
ては、ＦＬＡＧキャラクタは空きチャネルで伝送される
。
バーストの第１のバイトが受信されると、状態はブはツ
ク８０４の第２のヘッダキャラクタを待つ状態に変わる
。同様に、状態はいずれの場合にも制御でないキャラク
タを受信すると、ブロック８０６および８０８の第３お
よび第４のヘッダバイトを待つ状態にそれぞれ斐わる。
ブロック８０４．８０６、および８０８において、状態
はＤＬＥを受信したときには変化しない。
ヘッダの処理中、ＦＬＡＧが受信される場合には、ヘッ
ダ（バーストのあて先を含む）に誤りがある。疑問のあ
て先によりバーストの伝送はブロック８１４に示すよう
に打ち切られる。同じ理田のため、バーストの伝送は、
矢印８１８によって指示されるように、第４のヘッダバ
イトを受信した後でバーストヘッダ・チェックキャラク
タ（ＢＣＣ）が有効でない（確認されない）場合には、
打ち切られる。（Ｂ　ＣＣは上で番まヘッダチェックシ
ーケンスと呼ばれている。）バーストの伝送か打ち切ら
れると、バーストのバイトはＦＬＡＧが受信されるまで
ブロック８１４において再伝送されることなしに処理さ
れ、ＦＬＡＧの受信により状態はブロック８１２の終了
シーケンスの受信を待つ状態に変わる。システム終了シ
ーケンスが単一の７ラグである場合には、制御は直接ブ
ロック８１２を通ってブロック８０２の空き状態に戻る
。終了シーケンスが１つ以上のキャラクタ１例えば５キ
ヤラクタの少なくとも３つのＦＬＡＧである場合には、
制御は終了シーケンスを首尾よく受信するまで、ブロッ
ク８１２にとどまる。
ブロック８０８において第４のヘッダバイトを受信し、
かつバーストチェックキャラクタの上’Ｇｉ６の確認の
後・制御はブロック８１０に佃み、このブロック８１１
１においてバーストのｈノ報部分カ処理される。ＦＬＡ
Ｇを受信したときに、状態はブロック８１２における終
了シーケンスを待つ状態に変わる。
？ＩｆｌＩ御バーストは、内部の＋￥理の目的で、末端
使用者間ではなくてスイッチ間に送られるものである。
制御バーストの一例はスイッチのルーティングテーブル
の変化である。制御バーストはブロック８０８において
検出することかできる。制御バフ０ −ストが受信される場合には、状態はブロック８１６に
進み、ここで制御バーストが処理される。
ＦＬＡＧを受信すると、制御はブロック８１６からブロ
ック８１２に進み、ここで終了シーケンス（もしある場
合には）を待つ。
有限状態マシン７２２は第２３図の５つのブロックに示
す３つのキャラクタ状態と、第２４図の８つのブロック
に示す８つのチャネル状態を有する。両図面の各ブロッ
クけ２３Ｍ７２２の独自の状態に対応する。第２２図を
参照すると、入バーストを処理するための論理はフント
ロール７１０と２３Ｍ７２２との間に込み入った状態で
結合ぎｔｌ、ル。コン）ｏ−、ｚｋ７１０！：ｆＦＳＭ
７２２ヲｒＪＪ！ＩＪ設定する。入バイトを受信したと
さに、２３Ｍ７２２はその適正な状態を決定し、この状
態に刈応するジャンプアドレスをバス７３４に葺く。本
明ｆａ書において使用されるときには、「バス」という
用語はバス７３４およσ他の場合と同様に、シングルエ
ントリ・シングルエグジット・データ経路を含む。コン
トロー／Ｌ／７１０は入バイトを処理するための適当な
マイク党コード化サブルーチンのロケーションであるバ
ス７５４のアドレスにジャンプする。バイトを処理した
後、コントロール７１０はデータ／アドレスバス７１２
ｐ介１．て２３Ｍ７２２にフィードバックを提供する。
コントロー／Ｉ／７１０によって提供されるフィードバ
ンクを使用して、２３Ｍ７２２は次のフレームの同じチ
ャネルで次のバイトを受信するための適正な状態を決定
する。かくして、各構成要素はスイッチングプロセッサ
の適正な機能に肝要な情報を他の構成要素に提供する１
゜ スイッチングプロセッサの基本命令セットが表２に示さ
れている。表２に示すように、４０の命令、すなわち、
移動、演算処理装置＆　（Ａ　Ｌ　Ｕ　）命令、ジャン
プ、および鞠：命令がある。
スイッチングプロセッサの一般的動作は次の通りである
。
ｔ　チャネルカウントが進められ、現在チャネルのパラ
メータが局部メモリから取り出される。
λ　次のバイトが入力プロセッサの外部インターフェー
スから、または出力プロセッサのキャラクタメモリから
入力される。
五　チャネル状態および受信バイトに基づいて処理が行
なわれる。
４、　次のキャラクタが入力プロセッサによってキャラ
クタメモリに、あるいは出力プロセッサに対する外部イ
ンターフェースに出力される。
５、　適当なリクエストが待ち行列シーケンサインター
フェースを介して待ち行列シーケンサに発生される。各
スイッチングプロセッサは各チャネル時間ごとに待ち行
列シーケンサリクエストを発生する。
待ち行列シーケンサはリンクスイッチの、またはハブス
イッチのリンクインターフェースのメモす管理プロセッ
サである。リンクスイッチは独立に動作する、かつ共通
キャラクタメモリを介して互いに通信する入力および出
力プロセッサを含む。
入力プロセッサは入通信リンクまたはポートから情報を
受信し、それをキャラクタメモリの結合されたバッファ
に記憶する。
出力プロセッサは情報分キャラクタメモリから取り出し
てそれを出リンク、ポート、またはハブに置く。待ち行
列シーケンサはバッフＴの管理を行ない、適当なバッフ
ァをそれぞれに割当てることによって入力プロセッサを
出力プロセッサに接続する。
待ち行列シーケンサはバッファを管理するために結合さ
れたリストデータ構造を使用する。バッファはそれらが
含んでいるバーストのあて先およびバースト形式に対応
する待ち行列にＩＮかれる。
未使用のすべてのバッファは自由待ち行列と呼ばれる別
個の待ち行列に置かれる。バーストがフレーム時間とバ
ッファの技さと？掛けた時間より長い間記憶されると、
バッファは無限長の弾性（エフ５ ラスチック）記憶装置を提供するような態様で他のバッ
ファに連鎖される。
バーストの開始時に、入力プロセッサは待ち行列シーケ
ンサに「エンキュー」リクエストを発生し、待ち行列シ
ーケンサはバーストに対応する出力待ち行列にエントリ
を置く。空き出力チャネルに接近すると、出力プロセッ
サは待ち行列シーケンサに「デキュー」リクエストを発
生し、待ち行列シーケンサは出力チャネルを待つ最高優
先度のバーストのアドレスを提供する。本明細書におい
て使用される用語「エンキュー」は待ち行列にエントリ
を加えることを意味し、また用語「デキュー」は逆の意
味、すなわち、待ち行列からエントリを削除することを
意味する。
バーストの開始前に、入力プロセッサは待ち行列シーケ
ンサに「ゲット・バッファ」リクエストを発生し、待ち
行列シーケンサは自由待ち行列リストから次の利用でき
るバッファのアドレスで応答する。バッファの最後のキ
ャラクタを送出した後、出力プロセッサは待ち行列シー
ケンサにバッフ６ ７アを自由待ち行列リストに置くように指示する「プツ
ト・バッファ」リクエストを発生する。
待ち行列シーケンサは技部間の間待ち行列化されたバー
ストに対するバッファの連鎖を管理する。
データキャラクタをキャラクタメモリに記憶すると、入
カスイツチングプロ七ツサは「インコン」リクエストを
待ち行列シーケンサに発生ずる。待ち行列シーケンサは
、バッファが連鎖された場合には、スイッチングプロセ
ッサに新しいバッファを戻す。同様に、出力プロセッサ
はバーストのデータキャラクタを処理している間「デフ
ン」リクエストを発生する。バッファが連鎖された場合
には、新しいバッファアドレスが待ち行列シーケンサに
よって出力プロセッサに提供される。
待ち行列シーケンサは種々のスイッチングプロセッサと
は独立にかつ実質的に並列に、待ち行列の管理を遂行す
る。初期′ｉ＃定時に、待ち行列シーケンサはキャラク
タメモリのバッファ（空のバッファ）のすべてを自由待
ち行列リストに昨く。動作中、待ち行列シーケンサは種
々のスイッチングプロセッサに対して自由待ち行列リス
トからおよびリストヘバツファを割当てかつ引き渡す。
出力を待つ新しいバーストが存在しないときには、出力
待ち行列は空である。
第２５図は待ち行列シーケンサのアーキテクチャを記載
するブロック図である。フントロール８６０、レジスタ
８５４、ＡＬＵ８５６、およびＲＡＭ８５８はそれぞれ
内部データ／アドレスバス８６２と結合されている。Ｆ
ＲＯＭ８５２は命令バス８７６およびアドレスバス８７
４を介してコントロール８６０と結合されている。これ
らブロックはスイッチングプロセッサに関して上記した
のと本質的に同じ機能を実行する。第２５図のＲＡＭ８
５　Ｂは待ち行列シーケンサの内部の一部として示され
ている。第２１図において、ＱＭ６０２は待ち行列シー
ケンサから離れた別個のメモリ構成要素として概念的に
示されている。第２５図は好ましい一実施例である。
待ち行列シーケンサは図面にＱＳ−ＢＵＳと指示された
待ち行列シーケンサバスを介してスインチングブロキツ
サとインターフェースする。このインターフェースは２
つの部分、すなわち入力および出力、に分割される。出
力インターフェース（ＯＵＴ−ＩＦ）８６４はデータ／
アドレスバス８６２と結合される入力インターフェース
（ＩＮ−ＩＦ）８６６は７アーストイン・ファーストア
ウトバッファ（ＦＩＦＯ）８６　Ｂと結合され、ＰＩＦ
’０８６　Ｂはスイッチングプロセッサと待ち行列シー
ケンサ間の入力バッファの場合のように動作する。種々
のスイッチングプロセッサは独立に待ち行列シーケンサ
にリクエストを発生する。
スイッチングプロセッサが待ち行列シーケンサバスへの
アクセスを獲得すると、このプロセッサはＦＩＦＯ８６
８の頂部にリクエストを記憶する。
待ち行列シーケンサがリクエストの処理を完了すると、
このシーケンサは次の制御を、１つである場合には、Ｐ
ＩＦ０８６Ｂの底部から得る。ＰＩＦ０８６８にリクエ
ストか存在しない場合には、待ち行列シーケンサは空き
ループでのリクエストの受信を待つ。
ＰＩＦｏ　８６８は種々のスイッチングプロセッサから
のリクエストを優先度群内に先着順サービスの順序で記
憶する。これらＦＩＦＯは商業的に入手できるＦＩＦＯ
集積チップおよび制御論理を使用して実現できる。各Ｆ
ＩＦＯの出力は次の未決定のリクエストである。このリ
クエストはＦＲＯＭ８５２のアドレスにルックアップテ
ーブル全弁してマツピングされる。このアドレスはその
リクエストに対応するマイクロコードルーチンに対する
ジャンプアドレスとしてコントロール８６０によって使
用されるものである。待ち行列シーケンサ８５０は一組
が通常優先度のリクエストに対するＦＩＦＯであり、他
の組が高い優先度のリクエストに対するＦＩＦＯである
２組のＦＩＦＯを含む。高い優先度のＦＩＦＯに任意の
リクエストが存在する場合には、その出力は次の未決定
のリクエストとして取り出される。その他の場合には、
通常優先度のＦＩＦＯの出力が使用される。
エンキュー／デキュー８７０は出力待ち行列の各あて先
に対する未決定ワークのインデックスを更新するのに使
用される論理を含む。バーストがそのバースト形式の未
決定の他のバーストを持たないあて先に対する待ち行列
に加えられると、そのバースト形式に対応するビットが
そのあて先のインデックスにセットされなければならな
い。これはバースト形式フィールドをデコードし、その
結果とインデックスとのＡＮＤをとり、そして最終結果
をインデックスとして記憶することによって行なわれる
。出力プロセッサがデキューを要求すると、エンキュー
／デキュー８７０は２つのタスクを実行する。第１は、
最高優先度のバースト形式の未決定がインデックスレジ
スタから取す出さなければならない。これは優先度エン
コーダおよびデコーダを使用して行なうことができる。
第２は、インデックスレジスタ内のバースト形式ニ対応
するビットは、デキューされるバーストがそのパース）
形式の最後のバーストの未決定である場合に、リセット
されなければならない。こねはインデックスと最高優先
度のバースト形式の未決定の補数とのＯＲをとることに
よって行なうことができる。エンキュー／デキュー論理
によって実行される動作はまた、コントロール８６０に
よっていくつかの命令で実行することができ、あるいは
上述した動作が論理に組込下れたカスタムＡＬＵを使用
して行なうことができる。
待ち行列シーケンサにおいて、ＰＲＯＭ８５２は２５６
ワードを有し、各ワードは６４ビツトの長さを有する。
命令ワードの長さから実現される速度およびデコード上
の利点はスイッチングプロセッサのＦＲＯＭに対して記
載したのと同じである。
ＲＡＭ　１３５８は２．０４８バイトのデータメモリを
含む。次の２つの形式の情報がＲＡＭ８５８に記憶され
る。すなわち、キャラクタメモリの各バッファの管理情
報とスイッチングプロセッサメモリの各待ち行列の管理
情報である。
ＡＬＵ８５６の演算および論理動作はインクリメントお
よびデクリメントするための手段を含む。
レジスタ８５４は８ビツト内部データおよびアドレスバ
ス８６２をアクセスする。待ち行列シーケンサレジスタ
は表３に特定されており、次の通りである。
スイッチングプロセッサの中央制御装置および待ち行列
シーケンサに対する負荷を減少させるために、リンクス
イッチの種々のインターフェースがバスの転送を独立に
実行するように設計された。
この技術はこの分野では知られている。第２５Ａ図はス
イッチングプロセッサおよび待ち行列シーケンサの任意
のインターフェースとして適当に変形することにより使
用できるハンドシェイク＠理を使用するインターフェー
ス回路のブロック図９９００である。
第２５Ａ図は２つのプロセッサＡと８間のインターフェ
ースを示す。プロセッサＢと通信するために、プロセッ
サＡは送出されるべきデータをその内部バス９０２に置
き、送出ライン９０４を付勢する。外部バス９０６を通
る転送のタイミングはバス調停論理９０８によって制御
される。データを受信するために、プロセッサＢは受信
ライン９１０を付勢し、その内部バス９１２からデータ
を読み出す。
この形式のインターフェースは同期または非向期で動作
可能である。このインターフェースは異なるプロセッサ
の論理間を、およびバス間を通信するのに使用できる。
この場合には、ラッチＡ１ラッチＢ１または両方をバッ
ファと交換してもよい。第２２図において、ＱＳ−ＩＦ
７１４およびＣＭ−ＩＦ７１Ｂは後者の形式のものであ
る。第２５図において、０ＵＴ−ＩＦ８６４およびＩＮ
−ＩＦ８６６もまた、後者の形式のものである。
待ち行列シーケンサの基本命令セットは表４に示されて
いる。
表　　４ メモリからレジスタへの移動 待ち行列シーケンサのＦｉＪ作は種々のスイッチングプ
ロセッサによってＦ　Ｉ　Ｆ　０１３６８に置かれたコ
マンドまたはリクエストによって制御される。
各リクエストはＦＲＯＭ８５２に記憶されたマイクロコ
ード化サブルーチンに対応する。
動作開始時に、待ち行列シーケンサはＲＡＭ８５８を初
期設定する。このタスクはすべての待ち行列を空きにセ
ットし、すべてのバッファを空きにセットし、そしてす
べてのバッフγを自由待ち行列リストに１（ｔ〈ことよ
りなる。
待ち行列シーケンサＣま、次に、その空きループに入る
。この空きループにおいて待ち行列シーケンサはＰＩＦ
Ｏ８６８を質問してリクエストがＥ１着したか否かを決
定する。リクエストが存在するときには、ＦＩＦＯジャ
ンプ命令が実行される。
これは特定のリクエスト撃実現するマイケロコード化ル
ーチンの始めに、ｔｉｊＪ　祷を転送する、ルーチンの
終了時に、ＰＩＦＯＩ３６Ｂは再び次のリクエストに対
して、もしある場合には、質問される。他のリクエスト
が存在する場合には、このリクエストを実現するために
適正なＦＩＦＯジャンプが実行される。リクエストが存
在しない場合には、待ら行列シーケンサ空きループが再
び始められる。
上ｊ己したように、スイッチングプロセッサおよび待ち
行列シーケンサは協働して動作し、リンクスイッチ（ま
たはハブスイッチのリンクインターフェース）にインラ
インの総合スイッチングを遂行させるのに必要な速度上
の利点を提供する。この速ｊｕ上の利点はアーキテクチ
ャの賢明な設計によって実現される。中央メモリはキャ
ラクタ部分と管理部分に分割され、それによってメモリ
のコンテンションを減少させる。待ち行列シーケンサは
種々のス・Ｃツチングプロセッサと並行して動作し、か
つメモリの管理部分に関係した特殊のタスクを実行する
ように設計されている。
スイッチングプロセッサおよび待ち行列シーケンサの広
範囲の命令フォーマットはデコードの遅延なしにプロセ
ッサ１８号の直接の付勢を可能にする。この広範囲の命
令フォーマットは１つ以上のプロセッサ動作が同時に遂
行されるようにする。
より短かい命令ワードは追加のデコード遅延をまねき、
そして命令当り１つの動作のみを維持する。
命令取出しが前の命令の実行とオーバラップする動作の
パイプラインモードは非バイブラインモードの動作より
も動作の速ｊ見が速い。
スイッチングプロセッサおよび待ち行列シーケンサの特
殊のインターフェースはいったん婚動すると、終了まで
動作し続ける。従って、どのプロセッサも入力／出力タ
スクの結果として遅延されない。ソフトウェアで実行さ
れた場合にもっと時間を要するであろうアクションを早
くするために特殊ハードウェアが用層、されている。こ
の特殊論理の例は有限状態マシン、ａｔ（々のインター
フェース、およびエンキュー／デキュー論理である。
スイッチングプロセッサおよび待ち行列シーケンサのア
ーキテクチャはこれら特徴を組み入れて処理効率を最適
にしており、その結果、総合インラインスイッチングの
厳しい時間拘束が達成できる。
表５はスイッチングプロセッサの特殊のアーキテクチャ
の特徴から生じるこのスイッチングプロセッサの速度上
昇係数（ファクタ）の推定を含む。
表６は待ち行列シーケンサの特殊のアーキテクチャから
生じる同様の速度上昇の推定を含む。表７番ツリンクス
イッチのアーキテクチャのまたはハブスイッチのリンク
インターフェースの速度上昇の推定を含む。これら表に
おけるエントリは６ＭＨｚのクロックを有しかつ特殊の
サポートハードウェアのない現在の技術の仮想の代表的
マイクロプロセッサを使用する同様のアーキテクチャと
比較して行なわれた大ざっばな推定であるっこれら表の
係（夕は独立でもなければ相互に排他的でもない。
従って、インラインスイッチング機能に対する全体の速
度上昇係数は神々の係数の債を計算しても得ることかで
さない。これら表はそれぞれのプロセッサのアーキテク
チャを理解するＶ助として提供されたものである。バー
ストスイッチングの実施例において得られた全体の速度
の上昇は約２０倍であるということが経験から分った。
この相当な速度の上昇係数は上記した種々のインライン
スイッチング機能の実行を可能にする。
表　　５ スイッチングプロセッサ 速度上昇係数の推定 特徴　　　　　　　係数　　メカニズム減少命令セット
　　５　　より速いサイクル時間：外部メモリアクセス
なし 簡単な命令 少ない命令のデコード より少ないサイクル／命令 命令の並行　　　　２　　より少ない命令（約５０％） キャラクタおよび千　ｔ５　より少ない命令ヤネル状態
に対する　　　　（憂Ｊ３３％）有限状非マシン 独立インターフエ　ｔ５　ソフトウェアのバス詔町ヲー
ス　　　　　　　　　　　待つ必要なしデュアルボー）
　　　ｔ３　　待ち行列シーケンサからイＲＡＭ　　　
　　　　　　　　ンタラプトを待つ必要なし表　　６ 待ち行列シーケンサ 速度上昇係数の推定 特徴　　　　　　　係数　　メカニズム減少命令セット
　　５　　より速いサイクル時１ム１：外部メモリアク
セスなし 簡単な命令 少ない命令のデコード より少ないサイクル／命令 命令の並行　　　　２　　より少ない命令（約５０％） 独立インター７エ　ｔ３　ソフトウェアのバス認可を−
ス　　　　　　　　　　　待つ必要なしエンキュー／デ
キ　ｔ５　臨界的経路においてニューハードウェア　　
　　デキューに対する９つの命令およびエンチューに対
す る６つの命令の代りに１サ イクル 表　　７ 速度上昇係数の推定 特徴　　　　　　　係数　　メカニズム待ち行列シーケ
ンサ　２　　スイッチングプロセッサが連続およびメモ
リ管理機能 を実行する必要なし 待チ行列シーケンサ　１，５　　スイッチングプロセッ
サかのＦＩＦＯ待ら行列シーケンサの準備 状態を待つ必要なし 待ち行列シーケンサがシー クロードをバランスできる 別個の待ち行列シー　１．３　　メモリへの並行アクセ
スケンサおよびキャラ　　　　各バスのコンテンション
減りタメモリバス　　　　　　少 スイッチングプロセッサおよび待ち行列シーケンサは特
殊目的シーケンサである。両方とも複数の特殊レジスタ
、ＲＡＭ、および他のハードウェア購遣を制御するマイ
クロプログラムを有する。
これらマイクロプログラムはまた、ジャンプお」：び分
岐を指示する割り１の流れ↑パｊ暫も含む。マイクロプ
ログラムフォーマット番ま＋ｊ、ＩＩ　６＋１されるバ
ードウエアに特定している。各ハードウェア機能を制御
する１つのビットまたは一部のビットがある。
待ち行列シーケンサに対するマイクロコードフォーマッ
トは第２７図に示されている。マイクロフードは６４ビ
ツトの幅を有し、８つの８ビツトバイトとして構成され
ている。第１のバイトは待ち行列シーケンサの局部メモ
リをアドレスバスを通じてアドレスするために使用され
るアッパー・アドレスバイトである。このバスは丁だ、
レジスタを：１小じて制御することもでき、この場合に
はアッパー・アドレス出力バイト（ＵＡＤＤＯＵＴ）が
すべて１である。マイクロフードの第２（２番目）のバ
イトはローア−・アドレスパラメータ（ＬＡＤＤＯＵＴ
　）および選択コード（ＳＥＬ）を含む。ローア−・ア
ドレスパラメータは局部メモリをアドレスするために使
用される。選択コードは本質的にはジャンプ？よび分岐
を缶砒する次のマイクロコードアドレスがどこから到来
するかを決定する。
マイクロコードの第３（３％目）のバイトはＮＥＸＴＡ
ＤＤパラメータを含む。これはジャンプするときにのみ
使用され、かつジャンプされるべき命令のアドレスを含
む。第４（４番目）のバイトはデータバスに１かかれる
べきｌｄＪ値（イミデイエイト）データ（ＤＡＴＡＯＵ
Ｔ）を含む。これは定数がマイクロコードから任意のレ
ジスタに導入されることを可能にする。マイクロコード
の第５（５番目）のバイトはＮＡＥＮビットと５つの書
込み許容（イネーブル）ビット（ＷＥＮ）を含む。Ｎ　
Ａ　Ｅ　Ｎビットはケース分岐を１ｉＮＪ　ｆ、ＴＩＩ
する。このビットがアクティブであると、次のマイクロ
コードアドレスは実行されるべき次のルーチンを含むマ
ツピングＰＲＯ’Ｍから取出される。これはマイクロプ
ログラマブル・コンピュータの命令を取出してデコード
することに類似している。書込み許容ビットはレジスタ
へのｍ報の督込みを：１ｉｌｌ　ｔ１１ｉ＋する。これ
らビットの任意のものがアクティブであると、データバ
スにあるものはすべて指定されたレジスタに１１込まれ
る。任意数のレジスタが同時に書き込まれ得る。次の５
つの書込み許容ビットがある。インチツクスレジスタＩ
ＲＥＧ、バッファ出力レジスタＢＵＦＯ，主（局部）メ
モリＭＭ　Ｅ　Ｍ、データレジスタＤＲＥＧ、および一
時しジスタＴＥＭＰである。
マイクロプログラムワードの第６（６番目）のワードは
データ読出しビット（ＤＤ）を含む。これらビットの制
御のもとで、レジスタ内の情報はデータバスに置かれる
。一度に１つのレジスタだけを読出すことができる。次
の８つのデータビットがある。ＡＮＤ回路の内容ＡＮＤ
（インデックスレジスタから１つのビットを取り除く）
、ＸＮＯＲＭ路（インデックスレジスタに１つのビット
を加える）、カウンタＣＮＴＲ，バッファレジスタＢＵ
ＦＦ、マイクロプログラムワードのデータ出力フィール
ド５ＥＱＵ、メモリ出力ＭＭＥＭ、データレジスタＤＲ
ＥＧ、および一時しジスタＴ　Ｅ　Ｍ　Ｐである。
マイクロプログラムワードの第７（７ＴｒＦ目）のバイ
トはアッパーアドレスビット（ＵＡＥＮ）およびミドル
アドレスビット（ＭＡＥＮ）を含む。これらビットの制
御のもとで、レジスタからの情報はアドレスバスにある
いはアドレスバスの一部に置かれる。任意の与えられた
時間に１つのＵＡＥＮまたはＭＡＥＮだけがアクティブ
である。次の６つのミドルアドレスレジスタがある。バ
ースト形式レジスタＢＴＹＰ、インデックスレジスタＩ
ＲＥＧ、およびシーケンサからのデータ５ＥＱＵである
。これらはデータをアドレスバスの６つの最下位ビット
に置く。５つのアッパーアドレスレジスタはデータをア
ドレスがス全体にｔＷ　＜。これらはバッファレジスタ
ＢＵＦＦ、シーケンサデータ５ＥＱＵ、待ち行列レジス
タＱＵＥＵＥ、データレジスタＤＲＥＧ。
および一時レジスタＴＥＭＰである。
マイクロフードワードの第８（８番目）のワードは雑制
御ビット（ｒｖｉＴｓｃ）を含む。ＤＱＲｌおよびＤＱ
ＲＯはデキューリクエストの完了をＬＯＰ　１およびＬ
ＯＰＯにそれぞれ通報する。Ｂ／Ｑは最上位の局部メモ
リアドレスビットを１ｌｉｌＪ　ｍｉ！し、従ってバッ
ファパラメータまたは待ち行列パラメータをアドレスす
る。Ｂ／Ｔは待ち行列インデックス（これは優先度によ
って未決定の仕事のトラックを保持する）の操作のため
にインデックスレジスタＴたけバースト形式レジスタの
いずれかのｊん択を！ｌ１ＩＪ御する。Ｄ／ＵはＬＩＰ
およびＬＯＰに対するバッファカウントの操作のために
、カウンタがアップ計数するか、あるいはダウン計数す
るかを決定する。ＣＮＴＥＮはカウンタの動作を制御す
る。ＰＳＴＲおよびＮ５ＴＲは高仔先度および通常優先
度のＦＩＦＯの出刃レジスタをそれぞれストローブする
。
’＄２６図＆コスイッチングプロセッサに対するマイク
ロフードフォーマットを示す。このフォーマットは待ち
行列シーケンサのものと類似しているが、しかしビット
の多くの機能が相違する。第１のバイトはスイッチング
プロセッサに対して５ビツトだけであるアドレス出力デ
ータ（ＵＡＤＤＯＵＴ）を含む。このバイトの最上位ビ
ットは局部メモリのｍ　上位アドレスビットを制御し、
従ってチャネルパラメータまたはスイッチングプロセッ
サのルーティングテーブルをアドレスする。マイクロコ
ードの第２のバイトは次のアドレスフィールド（ＮＥＸ
ＴＡＤＤ）を含み、第３のバイトはデータフィールド（
ＤＡＴＡＯＵＴ）である。これらは待ち行列シーケンサ
マイクロコードの同じフィールドに類似している。
スイッチングプロセッサマイクロコードは１０の書込み
許容ビットを有する。バイト４０８つとバイト７の２つ
である。これらはデータバスから１０の異なる場所にデ
ータが書込まれることを可能にする。これら場所＆Ｊ局
部メモリＬＭＥＮ　　ＩＮ。
バースト形式レジスタＢＴＹＰ、出力レジスタ０ＵＴＰ
。
ＡＬＵの入カレジスタＡＲＥＧ、キャラクタ状態レジス
タＣ）！Ｒ５ＩＮ、チャネル状態レジスタＣＨＮ　ＳＩ
Ｎ、インデックスレジスタＩＮＤＸ、待ち行列レジスタ
０ＵＥＵ、待ち行列ンーケンサリクエストラツチＱＳＲ
ＥＱ、および入力ストロープラッチＩＮＰＵＴ　　ＳＴ
Ｒである。
マイクロワードの５査［三１のパ・（トはデータ約：芥
コントロール（ＤＤ）を言む。これらはデータがレジス
タからデータバスに１蔽送されることを可能にする７つ
のビットである。この７つのレジスタはマイクロワード
データ出カフイールドからのデータ５ＥＱＤ、スイッチ
ングプロセッサの局部アドレススイッチ０ＷＮＳ、キャ
ラクタ状態出力レジスタＣＨＲ８ＯＵＴ、ＡＬＵ出力レ
ジしタＡＬＵＯ，入カレジスタＩＰＵＴ、バッファレジ
スタＢＵＦＦ、および局部メモリＬＭＥｌ’ｖＩ　ＯＵ
Ｔである。
マイクロワードの６番目のバイトはスイッチングプロセ
ッサのＡＬＵを制御する。これはＡＬＵに加算、減算、
シフ）、ＸＯＲ，あるいは他の機能を遂行させるように
指示する６ビツトのフード化制御ワードを含む。マイク
ロワードの第７のバイトは２つの書込み許容、すなわち
、チャネルスタートラッチのリセットＲ５Ｔ　　５ＴＲ
ＴとデキューリクエストラッチコントロールＤＥＱを含
む。第８のバイトは命令のシーケンスを制御するビット
企含む。これらはマイクロワードのＮ　Ｅ　Ｘ　Ｔ　Ａ
　Ｄ　Ｄフィールドから次のアドレスを取す出すビット
ＥＰＡ　　ＳＥＬ、キャラクタおよびチャネル状態に依
存して次のアドレスを選択するビットＮＡ　　ＳＥＬ。
およびスイッチングプロセッサの他の部分からのフィー
ドバックに基づいた条件付きジャンプを制御する４ビツ
トＳＥＬである。
マイクロコードの発生を容易にするために、カスタムア
センブラが待ち行列シーケンサおよびスイッチングプロ
セッサに対して実現されている。
これらアセンブラは入力として上記したフォーマットの
アセンブリコードルーチンおよび出力マイクロフードを
取る。アセンブリコードに対するフォーマットはスイッ
チングプロセッサおよび待ち行列シーケンサに対するも
のと類似している。アセンブリステートメントはマイク
ロワード全部またはマイクロワードの一部をうｈ生する
。アセンブラ出力ステートメントが同じマイクロコード
ビットに対して競合しないかぎり、これらステートメン
トは同じマイクロワードに組み入れることができる。
メモリのアドレス指定は待ち行列シーケンサとスイッチ
ングプロセッサとで、それらのメモリフォーマットの…
違を反映して、異なっている。待ち行列シーケンサのメ
モリ形態は第２８図に示されている。
待ち行列シーケンサの局部メモリは共有メモリの各バッ
ファに対するパラメータおよび各待ち行列に対するパラ
メータを保持する。これはメモリに対するアドレス指定
シンタックスに反映される。
すなわち、バッファパラメータは（ｂ、　＊＊＊＊ｌｅ
＊）によってアドレスされ、他方待ち行列パラメータは
（ｑ、　＊＊＊−＊−＊＊＊　）によってアドレスされ
る。
次の３つのバッファパラメータがある。すなわち、バッ
ファのキャラクタのカウント（ＣＮＴ）、与えられたバ
ーストのこのバッファに取って代るもの（ＳＴ、ＪＣＣ
）　、およびこのバーストと同じ待ち行列の次のバッフ
ァ（ＮＥＸＴ）である。これらパラメー　タｉ：ｊロー
アーアドレスバスによってアドレスされ、通常はシンボ
ル定数（ＡｃＮＴ、六５ＵＣＣ。
奉ＮＥｘＴ）によってアドレスされる。そＩされている
バッファはアッパーアドレスバスをＳＩｏじてアドレス
され、また定数でまたはレジスタの内容でアドレスする
ことがでさる。例えば、ステートメント ｍｏｖ　−　ｄｒａｇ　＝　（ｂ．　−ｂｕｏｉｆ．　
Ａ　Ｃｎｔ　）はバッファレジスタ内のバッファ（通常
は与えられたチャネルに対する現在バッファ）のカウン
トパラメータをデータレジスタに移動させることを意味
する。
待ち行列パラメータはミドルアドレスバスを通じてアド
レスされる。これはアッパーアドレスビットを５つの最
上位ビットおよび３つの最下位ビットに分ける。５つの
最上位ビットはあて先（出力リンクまたはポート）によ
って特定の待ち行列をアドレスし、６つの最下位ビット
はバースト杉バによって待ぢ行列をアドレスする。各待
ち行列は３つのパラメータをイーする。すなわち、待ち
行列の最後のバーストのアドレスを保持する待ち行列底
部（ＢＯＴ）、待ち行列の最初の（最も古い）バースト
のアドレスを含む待ち行列頂部（ＴＯＰ）、および与え
らｉｔたあて先に対するバース＋−　１；六のうちでア
クティブバースを有するもののトラックを保持する待ち
行列インデックス（ＩＮＤＥＸ）である。このインデッ
クスはバースト形Ａ，０においてのみアクティブであり
、従って通常は定数（ｑ。
−　ｑｎｅｕｅ．　＃０　０　０　０、４　ｉｎｄｘ）
でアドレスされる０頂部および底部パラメータは通常、
２つのレジスタ、すなわち、１つがあて先に対するもの
で他の１つがバースト形式に対するもの、によりアドレ
スされる。例えば、ステートメント ｍｏｖ　（　ｑ．　−　ｑｕｅｕｅ，　−　ｔｙｐ．　
ｂｂｏｔ　）＝＝−　ｂｕｆｆはバッファレジスタの内
容を待ち行列レジスタ内の待ち行列のもとのバースト形
式レジスタのバースト形式の底部パラメータに移動させ
る。通常、これは現在待ち行列の底部に現在バッファを
加えることになる。また、待ち行列パラメータは定数で
アドレスすることができ、従ってステートメント ｍｏｖ　−　ｔｅｍｐ　＝　（ｑ．　＃０００１．　−
ｂｔｙｐ．　！ｊ；ｂｏｔ　）、ｍｏｖ　−　ｔｅｍｐ
　＝　（ｑ．　−ｑｕｅｕ．　＃０００２．　４ｂｏｔ
　）、および ｍｏｗ　−　ｔｅｍｐ　＝＝　（　ｑ．　番ｆｒｅｅｑ
．　４　ｔｏｐ　）はＭ　効なステートメントである。
スイッチングプロセッサは異なるメモリアドレスフオー
マットを有し、従ってスイッチングプロセッサに対する
移動ステートメントのシンタックスは僅かに相違する。
スイッチングプロセッサのメモリ形態は第２９［Ｈに示
されている。
スイッチングプロセッサの局部メモリは２つのアドレス
バスによってアドレスされる。アッパーアドレスバスは
マイクロワードからｉＵ接制御され、１０のパラメータ
のうちの１つをアドレスする。
これらパラメータのうちの９つは与えられたチャネルに
Ｉ！＃定のものである。すなわち、そのチャネルで到来
するキャラクタの状態（　ＣＨＡＲＳＴ：Ｆ　Ｌ　Ａ　
ＧまたはＤ　Ｌ　Ｅキャラクタにそうぐうしたか）、チ
ャネルの状ｉ（　ＣＨＳＴＡＴ：バーストの始まりまた
は終了、等）、アクティブバッファの次のキャラクタの
インデックス（ＬＩＰおよびＰＩＰに対してＰＵＴＩＮ
Ｄ，ＬＯＰおよびＰＯＰに対してＧＥＴＩＮＤ）、誤り
制御パフ　メータ（ＢＣＣＳＡＶ）、ルート選定／ｙｖ
−）不選定指・示器（ＭＡＲＫ）、新しいバーストを配
置すべき待ち行列（ＯＵＴＰＲＴ）、および変更される
べきルーテイングテーブルアドレスおよびそれを変更す
るデータ（ＴＡＢＡＤＲおよびＴＡＢＤＡＴ）である。
アッパーアドレスバスの１つ以上のアドレスがルーティ
ングテーブルエントリを制御する。これらエントリはバ
ーストもルート選定する通信リンクを決定するために使
用され、リンク事故の場合に変更される。
スイッチングプロセッサの局部メモリもぼた、ローア−
アドレスバスによってアドレスされる。
全部のチャネルパラメータに対して、これはチャネルカ
ラン々によって自動的にル１」御される。しかしながら
、ルーティングテーブルにアクセスするときには、ロー
ア−アドレスバスはインデックスレジスタによってＰｏ
’ｌｌ　Ｉｌｌ！Ｉされる。かくして、命令入 ｍ６ｖ　（’ｑ　ｃｈａｒｇｔ　）　＝　−ａｈｒｓは
その特定のチャネルに対するキャラクタ伏帳パラメータ
に対するアドレスにおいてキャラクタ状態レジスタの内
容を局部メモリに桜！！リーさせる。このように、スイ
ッチングプロセッサのハードウェアは池のチャネルに対
して使用でさ、他方その特定のチャネルに対するパラメ
ータは次のフレーム時間において使用するためにセーブ
される。これに対し、ステートメント ｍｏｖ　（−１ｎｄｘ　）＝　＄０００１はインデック
スレジスタによってアドレスされたルーティングテーブ
ルロケーションに定数１を移動させる。このロケーショ
ンはチャネル番号とは独立である。それ故、同じルーテ
ィングテーブルが共通のリソースとしてすべてのチャネ
ルに利用できる。
ジャンプステートメントはマイクロワードの実行の順序
を制御する。これは特定の状態に依存してマイクロアド
レスカウンタにある饋をロードすることによって行なわ
れる。すべてのジャンプは実行されるのに２ザイクルを
要し、従ってジャンプステートメントの後のステートメ
ントはジャンプが行なわれたか否かに関係なく実行され
る。
２つの形式のジャンプステートメントがある。
通常のジャンプとＦＩＦＯジャンプである。通常のジャ
ンプステートメントはマイクロワードのＮＥＸＴＡＤＲ
フィールドから分岐アドレスを取り出す。通常のジャン
プのフォーマットは である。
ＦＩＦＯジャンプは他のハードウェアから分岐アドレス
を取り出す。待ち行列シーケンサにおいて、アドレスは
一組のＦＩＦＯから取り出される。これは優先度トリー
に従ってサービスされる次のリクエストをもたらす。デ
キュー、高優先度、および低優先度の３つの優先度があ
る。１つの優先区内でリクエストは先着順の基準でサー
ビスされる。
スイッチングプロセッサにおいて、アドレスは有限状態
マシンの一部であるＦ　ＲＯＭから取り出される。有限
状態マシンは各チャネルに対するタスクのシーケンス化
を制御する。例えば、バーストの第２のバイトが特定の
チャネルで処理された俵、有限状態マシンは第３のバイ
トが次であるということを指示し、適当なマイクロフー
ドへの分岐をｉｖｌ　イ、ｌｌｌする。ＦＩＦＯジャン
プステートメントのフォーマットは次の通りである。
ｊｆ“ 上記した画形式のジャンプステートメントにおいて来は
条件シンボルを指示する。特定の条件にそうぐうすると
、ジャンプが実行される。その他の場合には、マイクロ
コードアドレスカウンタがインクリメントされ、次の（
引続く）命令が実行される。待ち行列シーケンサおよび
スイッチングプロセッサに対して）■なる条件が利用で
きる。待ち行列シーケンサにえ１しては、利用可能な条
件はＳＥＩ。
００　　次の命令に入る ｊｎｕ　　０１　　　無条件のジャンプｊｎｅ　　０２
　　　等しい場合にジャンプｊｕｎ　　０３　　　等し
くない場合にジャンプｊｎｇ　　０４　　　大きい場合
にジャンプｊｎｌ　　０５　　　小さい場合にジャンプ
である。これらはある絶対（Ｉｆどデータレジスタの内
容とを比較した結果に基づいている。
スイッチングプロセッサの場合には、条件はＡＬＵ状頭
レジスタからがあるいζＪある外部のハードウェアライ
ンがら取り出される。スイッチングプロセッサに対して
利用できる条件は５ＥＬ ００　次の命令に入る ｊｎｕ　　０１　　無条件のジャンプ ｊｎｅ　　０２　　等しい場合にジャンプｊｕｎ　　０
３　　等しくない場合にジャンプｊｙ１ｗ　　０４　　
アクティブのＦＬＡＧを待つ場合にジャンプ ｊｎｂ　　０５　　バッファがない場合にジャンプｊｎ
ａ　　０６　　チャネルがスタートしない場合にジャン
プ ンプ ｊｎｌ　　０９　　ＬＩＰまたはＬＯＰの場合にジャン
プ である。例えば、命令シーケンス ％１ｏｏｐ　ｊｎＩＩ＋　１ｏｏｐ ｏｐ は次のチャネルのスタートまでループを購成する。
ｎｏｐステートメントは不動作を表わし、１命令すイク
ルの時間をとる。
待ち行列シーケンサおよびスイッチングプロセッサに対
して利用できるいくつかの特殊命令がある。待ち行列シ
ーケンサに対してはこれら命令はｓｔ ｓｔ ｎｃ ｅｃ ｉｎ ｉｎ である。ｎＩＩｔ命令は通常優先度のＦＩＦＯの出力レ
ジスタをストローブし、従って次のリクエストを出力レ
ジスタにラッチする。ｐｌＩｔ命令は高優先度のＦＩＦ
Ｏの出力レジスタをストローブする。ｎＩＩｔ命令は通
常優先度ルーチンによって実行されねばならず、ｐｓｔ
命令は高優先度ルーチンによって実行されねばならず、
さもないとＦＩＦＯ出力レジスタの内容は変更されない
ま＼であり、同じリクエストが多くの回数サービスされ
ることになる。ｉｎｃ命令はカウンタをインクリメント
し、ｄｅｃ命令はカウンタをデクリメントする。これら
はバッファのカウントパラメータを操作するのに使用さ
れる０ｅｉｎ命令はインデックスレジスタにバーストを
追加することを可能にし、他方ｄｉｎ命令はバーストの
除法を可能にする。インデックスレジスタは特定のあて
先に対してなすべき仕事を有する待ち行列のトラックを
保持するために使用される。新しいバーストが待ち行列
に加えられたときにあるいは古いバーストが除法された
ときに、トラックを更新することは重要なことである。
スイッチングプロセッサはこのプロセッサに特定の特殊
目的の命令を有する。これらはｒ！！ｔ ｂ＋ｔ ｍｏマーｏｕｔｐ　：　＝　−１ｎｐｕｔ山ｔ　’１　
ｏｐｅｒａｔｉｏｎ ｒｅｑ　’４　ｒｅｑｕｅｓｔ である。
ｒｓｔ命令はチャネルストローブラッチをリセットする
ために使用される。あらゆるスイッチングプロセッサル
ーチンはこれをなさなければならず、さもないと次のチ
ャネルのスタートを見逃すことになる。ｒｓｔ命令は入
力を入力レジスタにストローブする。ＬＩＰおよびＰＩ
Ｆの場合には、これは入リンクまたはポートからの入力
をラッチする。
ＬＯＰおよびＰＯＰの場合には、共有メモリからキャラ
クタを要求する。出力レジスタに書込むことは、通常の
移動ステートメントでなされているけれど、同じく特殊
目的を有する。Ｌ　Ｉ　ＰおよびＰＩＦの場合には、共
有メモリへの苔込みを開始させる。ＬＯＰおよびＰＯＰ
の場合には、出力が出リンクまたはポートに送られる。
スイッチングプロセッサにおけるａｌｕ命令はＡＬＵを
制御するために使用される。このＡＬＵは複数のフード
に応答して１５レジスタ（−ａｒθｇ）とＱレジスタ（
内部）間の動作を実行し、その結果をその出力レジスタ
（−ａｌｕｏ）に置く。利用可能なＡＬＵ動作は ａｌｕ　　９ｎｔｏｑ；ＡＲＥＧの内容なＱＲＥＧへ転
送ｒｅｑ命令は待ち行列シーケンサの仕事を要求する。
これはリクエストをスイッチングプロセッサＬＤ、チャ
ネル番号、およびバッフアノくラメータとともに某有バ
スを通じて送出し、それを待ち行列シーケンサのＦＩＦ
Ｏ中にラッチすることによってなされる。待ち行列シー
ケンサが実行できるという各ルーチンに対するリクエス
トパラメータカ（存在する。例えば、命令 ｒｅｑ　４ｉｎｅ＋ｓｉｍ は待ち行列シーケンサがそのスイッチングプロセッサの
そのチャネルと、関連したバッファのカラントパラメー
タをインクリメントすることを要求する。
待ち行列シーケンサマイクロコードはそれぞれがスイッ
チングプロセッサからのリクエストをサービスするルー
チンの集合として備成されている。
リクエストは未決定の仕事を有する最高優先度のＦＩＦ
Ｏから選択される。各ルーチンの終了時に、ｊｆｕ命令
が実行され、次の未決定のリクエストにジャンプする。
かくして、待ち行列シーケンサは行なうべき仕事がなく
なるまで、複数のルーチンを直列に実行し、仕事がなく
なったときに待ちループを実行する。表８に示す１５の
異なるルーチンが現在ある。
表　　８ 待ち行列シーケンサリクエスト ルーチン　　　定　義 ｉ　ｎ　ｃ　ｕ　ｎ　ｃ　　　ｉｎｃｒｅｍｅｎｔ　ｗ
／ｇｅｔｂｕｆｉ　ｎ　ｃ　ｕ　ｎ　１　　　ｉ　ｎｃ
ｕｎｅ　ｗ／ｅｎｑｕｅｉｎｃｅｏｎ　　　ｉｎｃ　、
　ｃｏｎｄｉｔｉｏｎａｌ　ｇｅｔｂｕｆＳｎｃｃｒｅ
　　　ｉｎｃ　、　ｃｏｎｄｉｔｉｏｎａｌ　ｒｅｓｅ
ｔｊｎｃａｎｑ　　　ｉｎｃｒｅｍｅｎｔ　ａｎｄ　ｅ
ｎｑｕｅｒｅｓｅｔ　　　　　　　ｒｅｓｅｔ　　ｃｏ
ｕｎｔｒｅｑｕｎ　　　ｒｅｓｅｔ　、　ｇｅｔｂｕｆ
　、　ｅｎｑｕｅｒａｓｅｎｑ　　　ｒａｓｅｔ　ａｎ
ｄ　ｅｎｑｕｅｄｅｑｐｒｉ　　　ｐｒｉｏｒｉｔｙ　
ｄｅｑｕｅ　（ＬＯＰＯ／１　）ｒｌｅｑｎｒｍ　　　
ｎｏｎ−ｐｒｉｏｒｉｔｙ　ｄｅｑｕａ＝ＰＯＰｄｅａ
ｃｏｎ　　　ｄｅｃｒｅｍ６ｎｔ　、　ｃｏｎｄ　、　
ｃｈａｉｎｐｕｔｂｕｆ　　　ｒｅｔｕｒｎ　ｂｕｆｆ
ｅｒ　ｔｏ　ｆｒｅｅｑｇｅｔｂｕｆ”　　ｇｅｔ　ｂ
ｕｆｆｅｒ　ｆｏｒ　ｔｈｅ　ＬＩＰｓ８ｔｂｕｆ’　
　ｓｅｔ　ｂｕｆｆｅｒ　ｐａｒａｍｅＬｅｒｓ畢印の
ルーチンは初期設定においてのみ使用さね、る。
１つのリクエストだけが各スイッチングプロセッサから
任意のチャネル時間に送出することかできる。ＬＩＰま
たはＰＩＰはｉｎｃｓｉｍ、　１ｎｃｕｎｅ。
１ｎｅｕｎｌ、ｔｎｃｃｏｎＳ　１ｎｃｅｒｅ、１ｎｃ
ｅｎｑ、ｒｅｓｅｔ、ｒｅｑｕｎ。
あるいはｒｅｓｏｎｑリクエストを送出することができ
る。ＬＯＰはｄｅｑｐｒｌＳｄｅａｃｏｎ、あるいはｐ
ｕｔｂｕｆリクエストを送出することかでき、他方ＰＯ
Ｐはｄｅｑｎｒｍ、　ｄｅａｃｏｎ、あるいはｐｕｔｂ
ｎｆリクエストを送出することができる。このように、
待ち竹製シーケンサは常にその送出のフレームｉｉ、ｆ
間内にリクエストを処理することができる。ｄｅｑｐｒ
ｉは最高の優先度を有し、ＬＯＰに対するバッファをエ
ンキューするルーチン（１ｎｃｕｎｌおよび１ｎｃｅｎ
ｑ　）番コ第２に高い優先度を有し、他のすべてのルー
チンは低い優先度を有する。
各ルーチンの終了時に、パラメータもま適当なチャネル
に対する適当なスイッチングプロセッサのデュアルポー
トバッファメモリに沓込まれる。
各スイッチングプロセッサはそれがＬＩＰ。
ＬＯＰ、Ｐ　Ｉ　Ｆ、あるいはＰＯＰであるかに依存し
て異なる一組のマイクロコードを実行する。このマイク
ロコードの構造はすべての組とも類似している。各チャ
ネルはチャネル時間内で独立に処理される。この時間中
、局部メモリからのパラメータが読み出され、待ち行列
シーケンサに対してリクエストがなされ、キャラクタが
人力され、処理されて出力され、そしてパラメータが次
のフレームの同じチャネルに対する局部メモリに記憶さ
れる。
第３０図はリンクスイッチの入力プロセッサの機能的７
回−チャードである。ＬＩＰおよびＰＩＦマイクロコー
ドはフードの共通セクションとして惜敗され、これはそ
の後ｊｆｕ命令を通じて特定のルーチンに分岐する。こ
の某；Ｊｌコードはチャネル（ｐ４　ｆｌｉｔの開始ま
でループをなし、局部メモリからキャラクタ状態および
チャネル状態レジスタをロードし、キャラクタ状態有限
状態マシンの出力を局部メモリに記憶する。各ルーチン
は通信リンクまたはホ゛−トからキャラクタを入力し、
適当な処理をなし、キャラクタを共有メモリに置き、待
ち行列シーケンサから待ち行列処理を要求し、次のフレ
ーム時ｊ＃ｊｌに実行されるべきルーチンを計算し、そ
してこの情報を局部メモリに記憶する。
第３１図はリンクスイッチの出力プロセッサの機能的フ
ローチャートである。■、ＯＰおよびＰＯＰはＬＩＰお
よびＰＩＰよりも若干簡単なタスクを有する。ＬＯＰは
出力リンクまたはポートに向けられたバーストを見つけ
出してこのバーストの次のバイトを出力することだけを
必要とする。出力に利用できるバーストが存在しないと
きには、ＦＬＡＧキャラクタが送出される。ＬＯＰの場
合には、時間拘束が厳しいのでデキューはｊα隔の優先
度を有する。ＰＯＰの場合には、時間拘束は厳しいとい
う（４，Ｂではないので低い優先度のデキューが使用で
きる。
待ち行列シーケンサはすべてのスイッチングプロセッサ
からのリクエストを２形式の優先度で処理する。第１の
形式は処理に対するものであり、リクエストの形式に仄
づいている。第２の形式はアクセスに対するものて″あ
り、スイッチングプロセッサの一致状態に基づいている
。
リクエストには次の３つの優先度がある。デキニーリク
エスト、優先度リクエスト、および通常のリクエストで
ある。優先度および通常のリクエストはそれらの形式内
で先舟頑の基準でサービスされるう通常のリクエストは
すべての優先度リクエストが完了されるまで、サービス
されない。デキューリクエストはリンク出力プロセッサ
によって発生され、最高の優先度を割当てられ、従って
それらはつくられたのと１司じチャネルでサービスされ
る。デキューリクエストは同じチャネルでサービスされ
るから、スイッチングプロセッサが待ち行列シーケンサ
に識別（アイデンティフィケーション、ＩＤ）を転送す
る必要はない、、優先度および通常のリクエストは待ち
行列シーケンサがそれらに対する時１１１１を有すると
きに、サービスされるべきＦＩＦＯにロードされる。こ
れらリクエストはスイッチングプロセッサ番号とリクエ
ストがなされるチャネルを含むそれらのＩＤを伴なわな
けオ］ばｔｖらで、その結果待ち行列下たはバッファの
応答を正しく戻丁ことができる。
第２列の調停はプロセッサの＠能による。ＬＩＰ。
ＬＯＰＳＰＩＰ、およびＰＯＰはその順序の優先度で配
置されている。スイッチに任意形式の恒数のプロセッサ
がある場合には、この形式内の優先度は随意に歳択する
ことができる。待ち行列シーケンサとスイッチングプロ
セッサ間のインターフェースは非同期であり、優先度を
与えられる。バスの認可を有するスイッチングプロセッ
サはリクエストｔｔ　、１−びそのＩＤを待ち行列シー
ケンサのＦＩＦＯにロードする。
待ち行列シーケンサは主として２つの演算機能（インク
リメントおよび比較）および２つの論３１！’ａ　能（
Ａ　Ｎ　Ｄ　＊よヒＸ　Ｎ　ＯＲ）を（ｉｉｉ！えたレ
ジスタ転送マシンである。このマシンにはアキュムレー
タは存在しない。最大速度のＩＪσ）作を達成するため
に、条件コード選択フィールドを除き殆んどずべてのビ
ットが直線的にコード化される。連続する処理以外には
２つのプログラム；＋ｒ＋Ｉ　ｉ４１命令、すなわち、
条件付きジャンプ命令および条件なしジャンプ命令だけ
である。
待ち行列シーケンサおよびスイッチングプロセツサは自
動的な命令の予めの取出しを可能にするパイプライン命
令レジスタを有する。命令の予取出しは逐次処理の性能
を向上させ、かつ上首尾のジャンプを行ないながら追加
の命令を付加する。
不動作命令を挿入することがときどき必要となるけれど
、しばしば有用な仕事に上首尾のジャンプの前に予め取
出された命令で行なうことができる。
すべての待ち行列を空に設定し、すべてのバッファを自
由待ち行列に戻す初期設定の後、待ち行列シーケンサは
ＦＩＦＯを通じて到来するスイッチングプロセッサのリ
クエストを待つ小さな２命令ループ（第２の命令は命令
の予取出しによって生じる不動作）に移行する。リクエ
ストが荒つけられると、待ち行列シーケンサは肩当なマ
イクロコード化サブルーチンにジャンプし、リクエスト
を処理する。この点で、もはやリクエストを必要としな
いが、しかし要求するスイッチングプロセッサの識別（
ＩＤ）は必要である。サブルーチンの初期において、ス
トローブが適当なＦＩＦＯに発生され、次のリクエスト
のために道を謙る。ストロープの間、現在リクエストＩ
Ｄはバッファレジスタにクロック入力される。
待ち行列シーケンサには局部メモリがあり、キャラクタ
メモリに存在するバッファおよび待ち行列の状態を保持
する。通信リンクに進むすべてのバーストはそれらの形
式に基づいて、８つの可能な優先度（音声、データ、お
よびこれら形への例である制御）に優先度を与えられる
。各通イはリンクに対する８つの階先度に対応する８つ
のリンク待ち行列と同じ数だけあり得る。
４つのロケーションが各バッファの状態に対して専用さ
れ、従って２つの下位アドレスビットがある０バツフア
状態はバイトカウント、次、および後任のバッファ連係
情報を含む。待ち行列状態は待ち行列に対する頂部およ
び底部ポインタを含む。優先度インデックスレジスタは
リンク待ち行列の０番目の待ち行列状態に保持される。
ＬＩＰがある形式の新しいバーストを受信すると、ＬＩ
Ｐは既にセットされていないインデックスレジスタに対
応する優先度ビットをセットする。１ｉｉｉ　ｔ’ｔ＝
に、Ｌ　ＯＰが空のチャネルに対する次のタスクを要求
すると、待ち行列シーケンサはこのタスクを最高優先度
の待ち行列に戻す。その待ち行列が空であるならば、Ｌ
ＯＰはインデックスレジスタ内の対応するビットをクリ
アする。
待ち行列シーケンサは１２．５　ＭＨｚで動作するよう
に設計されている。スイッチングプロセッサは１０　Ｍ
Ｈ−ｚで動作するように設計されている。
バーストスイッチングマロクロコードといつ題名の付表
はマイクルコードと待ち行列シーケンサおよびスイッチ
ングプロセッサの梅々の実施例、例えば、ＬＩＰｌＬＯ
ＰＳＰＩＰＳＰＯＰ、等に対するコメシト（注釈）を含
む。
ポート回路 バーストスインテングシステムにおけるポート回路丁な
わちポートインターフェース回路の目的は、スイッチポ
ートの信号の形式をポート便用者の時定の信号形式に変
換し、またその逆をｆテなうことである。丁なわち、ア
カログ電話機、ディジタル電話機、データ装置、アカロ
グトランク等は、各々その固有の形式のポート回路を必
要とし、そのポート回路により、その信号の４注は共通
のバーストポート信号形式に変換される。
種々の形式の装置のポート回路は溪なるが、すヘテ、バ
ーストを生成し終ｖ９１させるため（Ｄ＋咳、音声ライ
ン上における沈黙／音声検出およびその池の制＠ＩＩａ
能を含む。
以−Ｆには、アカログ電話機に対するポート回路につい
て記述下る。ついで、他の形式のポート回路のアテログ
９話城ポート回路に対する関係について説明する。
第３図および第６図には、ポート回路１７８および２５
８か、それぞれリンクスイッヵ１３２のポートと接続さ
れるものとして示されている。第３２図は、アカログラ
インに対するポート回路９５０の１例のブロック図を示
しているが、この回路は、ポート回路１７８またはポー
ト回路２５８として採用し得る。
第３２図には、いわゆるＢＯＲ８ＯＨＴ機能の若干のも
のがポート回Ｘ１ｒ９５０に含まれている。これは、バ
ーストスイッチの高度に分牧される１ｆｆｌｌ　０１４
Ｉの酢微と一貫する。ｊ’−ＢＯＲ８Ｃ！Ｈ’ｌ’Ｊな
る用語は、従来よりデイジタルスイツカングシステムに
おけるラインカードと関連する漂準栽げ目を衰わ丁略語
である。これらの礪能は下記のごとくである。Ｂは′４
池供給（Ｂａｔｔｅｒｙ　　ｆｅｅｄ）の略語であシ、
　加入者侵虐へ１！訛バイアスまたはループ直流を供給
することを意味する。０は過屯１丑床護（Ｏｖｅｒマ〇
−ｌｔａｇｅ　　ｔｒａｎｓｉｅｎｔ）の略語であシ、
伝送ライン近功の屯卆により誘起されるトランジェント
のような高磁出トランンエントによる損傷を床護するこ
とを意１未する。Ｒは９ンギング（Ｒｉｎｇｉｎｇ）の
略語であシ、加入者ライン上に誘起されるリンキング信
号を１１卸することを意味する。８は監視（Ｓｕｐｅｒ
ｖｉｓｉｏｎ）の略語であり、４１１々の加入者峨４伏
悪を検出するためラインを監況することを意味する。Ｃ
は、コード化（Ｃｏｄｉｎｇ）の略語であシ、加入者音
声信号をディンタルキャラクタに変換することおよびそ
の逆を行なうことを意味する。
■はへイブリッド（Ｈｙｂｒｉｄ）の略語であり、２線
式加入者ラインと４線式コード化部門において・る要と
される２−４線：Ｘ碗を遂行することを意味する。Ｔは
試１倹（Ｔｅｓｔ）の略語でめシ、丙えは加入者ライン
上において故−線条件を決定する試験を遂行することを
′Ｍ、：未する。Ｂ　ＯルＳ　ＣＨＴ　ｔｆｉ惟のより
詳細な説明については、Ａｒ１ｈｕｒ　Ｂ、Ｗｉｌｌｔ
　−ａｍｓ著［Ｄｅｓｉｇｎｏｒ　’ａ　Ｉ（ａｎｄ　
Ｂｏｏｋ　ｏｆ　Ｉｎｔｏ　−ｇｒａｔｅｄ　Ｃ１ｒｃ
ｕｉｔａＪ　、ＭｃＧｒａｗ−Ｈｉｌｌ　ＢｏｏｋＣｏ
ｍｐａｎｙ、１９８４年元行、第４はを＆　ｌｔａ　’
ｇれたい。
ポート回路９５０からの首形式のバーストは、ポートバ
スとマイクロブσセンナ９５２間においティンター７エ
ース９５４を通ってバイト′〃に辿行する。インターフ
ェース９５４は、ポートバスの特注をマイクロブロセツ
ｆ９５２のバスニ盟合させる。Ｚｉｌｏｇ　Ｚ８０Ａと
して入手し得るマイクロプロセンナは、マイクロプロセ
ンナ９５２として十分である。
マイクロプロセンチ９５２に到達下る到来音声のバイト
は、ディジタル−アナログ（Ｄ／Ａ）コンバータ９５６
に供給される。Ｄ／Ａコンバータ９５６は連続アナログ
信号を発生し、そしてこの信号はＳ　Ｌ　Ｉ　０９５８
に伝送される。
加入者ラインインターフェース回ｄ　（８ＬＩＯ）９５
８は、へイブ９ツド丁なわち４−２線変換機１１目、１
池供袷丁なわち（話１１！にの一力供給、リング、にＩ
−丘のラインへのｌ：ｌＪ加およびオフ−フック検出を
含むＢＯＢ、５ＧＩＨＴ機而の多くのものを遂行する商
業上入手し得る回路である。再溝成されたアナログ信号
は、５Ｌｉ０９５８によす２−４課アナログライン９６
０に供給される。
アナログライン９６０上の瑞末丈用者愼器列えば屯話慎
から到屑したアカログ信号は、５ＬＩＯ９５８を通り、
アテログーディジタル（Ａ／Ｄ）コンバータ９６２に供
給テれる。Ａ／Ｄコンバータ９６２は１８号をディジタ
ル化して、キャラクタ列をマイクロプロセンナに供給す
る。マイクロプロセッサ９５２は、このキャラクタ列リ
に対して音ｐ／沈黙検呂アルゴリズムを実行下る。マイ
クロプロセッサ９５２は、情報工率ルギが存在すること
、囲えば天用者が、括中であることを決定すると、バー
ストを宣言し、ヘッダを予め固定し、バーストのバイト
をインターフェース９５４を介してポートハスに送り、
そしてバーストの終ｒ侍にダーミネータ丁なわちターミ
ネ−７ヨンンープンスを寸加する。Ｄ／Ａコンバーダお
よびＡ／Ｄコンバータは、−嗜にされてしばしはｃｏｄ
ｏｒ／ｃｌθｅｏｄｅｒに対する４［ｅｏｄｏｃＪ　　
と称される。このように、バーストの発生および終ｒが
ポート回路で行なわれる。この特徴は、ポート回層がリ
ンクスイッチの近テから１用者の近傍、究極四には端末
の使用者の機器自不内に移されるとき借に重要である。
バーストスイツテングアーキテクカヤは、発信使用者か
らディジタル題話磯を含むデスティネーション使用者へ
のディジタル伝送を支持する。
音ｌΔ／沈黙検出アルゴリズムは技術的に周知で、Ｔｈ
ル。横用アルゴリズムはディジタル信号で＠作するから
、ディジタルスピーチ補間（ＤＳＩ）アルゴリズムが適
当である。例えば、ＤＳＩアルゴリズムの１例として、
Ｓ、Ｊ−Ｃａｍｐａｎｅｌｌａの論文［Ｄｉｇｉｔａｌ
　　５ｐｅａｃｈ　ＩｎｔｅｒｐｏｌａｔｉｏｎＪ、Ｏ
ｏｍｓａｔ　　Ｔｅｃｈ、　　ルｅｖ、　　Ｖｏｌ、　
　６、Ｎ１１１　　１　２　７〜１５８貞、１９７６年
春発行を参照されたい。
また、技術上周知の専制なＴＡｓｌ（時間割当てスピー
チ仲間）技術を参照されたい。
ポート回路９５０に時定の伏帽が起こると、マイクロプ
ロセンチ９５２は、Ｉｆ１１帥バーストを生成してそれ
をインターフェース９５４を介して送出し、間位のプロ
センナにこれらの状態について報矧する。かかる状態と
して、オンフックまたはオフフック、およびトーン検出
器９６４からのトーン検出を言む。キートーンのような
アナログトーンの受信にて、トーン検出べ診９６４は、
そのトーンのディジタルコード化信号をマイクロプロセ
ンナ９５２に供給する。過当なトーン検出器の−ｊは、
ＧＩＥ？イクロ回路、８Ｂ＋１６ＮＩＩ　Ｇ　８８７０
　Ａである。
マイクロプロセンナ９５２は、インターフェース９５４
から巾り呻バーストを受信すると、市１１１１１１バー
ストの形式に依存する櫨々の動作をＬ反り得る。
マイクロプロセンナ９５２はリンガ９６６をターンオン
することができ、このリンガは２０Ｈｚのリング屯王を
発生し、ラインに収り付けられた電話機を鳴動させる。
副脚バーストは、アカログト−ｙを表わ丁−運のバイト
を、マイクロプロセッサのメモリから読み出させＤ／Ａ
コンバータ９５６に送出することかできる。これにより
、トーン例えはダイアルトーンまたに話中１ゴ号がＦＶ
ｖ、活礪に送られる。１制岬バーストはまた、］）Ａコ
ンバータ出力をルックバック回路９６日を介してＡ／Ｄ
コンバータ入力に直接接ｄすることもてきる。これによ
υ、バーストスイッ戸ングンステムの広範囲ノ遠隔診断
岨力が可屈となる。
ポート回路をイ盾環させることにより、広範囲の試験モ
ードのための平成が提供される。インターフェース９５
４から受１百された音声バーストは、下記の回路部品を
通った麦インターフェースに音声バーストとして戻され
る。丁なわち、インターフェース９５４、マイクロプロ
セッサ９５２、Ｄ／Ａコンバータ９５６、ループ°バン
ク９６８、Ａ／Ｄコンバータ９６２、マイクロブロセツ
ｆ９５２およびインターフェース９５４を通る。部位プ
ロセッサによシ受信された音声バーストは、送られたも
のとディジタＡ／ＩＧに比較でさ、これらの部品の・助
どβｉ目刀を決定できる。また、トーン検出器９６４に
よシ、受信されたトーンは、マイクロプロセッサ９５２
から送られたものと比較できるから、トーン検出器９６
４の硝乍岨刀を監廃できる。
この試衷ｉ泪力は、アナログライン９６０を非試蔗伏服
のまま曳丁。ポート回路９５０は、嶌し吃ポートバスイ
ンターフェース９５４がディンタルラインインターフェ
ースによりｉさ代えられれば、リンクスイッチからアナ
ログ端末＋Ｒ６に移すことができる。−ｊえは、第６図
のポート回路１７８がアカログ端末殴虐の近くに物、ｒ
！Ｉｉｌ］’＝Ｊに配置されるならば、ポート回路９５
０は、第６図に示されるポート回路２５８の磯す目を遂
行する。加入者近傍（おそらく加入者イ韓内または端末
使用者装置内さえも）の線はディジタルラインとな）、
遠隔ポート回路を含む全ラインは、ループバンク回路９
６８を１史って試験できる。
ポート回路９５０は、もしも５ＬＩＣ９５Ｂ内のへイブ
リッドおよび屯（１ハ供＝、　ＩＩ！Ｉ　ｅＪｒおよび
トーン検出器９６４が呟去されるならば、ディンタル音
声岨話愼に作用する。Ｄ／Ａコンバータ９５６の出力は
直接シ１括１幾受話器に回い、硫話礪マイク出力は直接
Ａ／Ｄコンバータ９５２に回う。
ディジタル端末に過当なポート回路は、インターフェー
ス９５４、ポート回路のマイクロプロセッサ９５２、さ
らにＵ　Ａ　ＲＴ　（ＵｎｉｖｅｒｓａｌＡｓｙｎｅｈ
ｒｏｎｏｕａ　　几ｅｃｅｊｖｅｒ　　Ｔｒａｎｓｍｉ
ｔｔｅｒ）と呼される商業面に入手し得る並−直および
ｉ−並コンバータよりｓ成されよう。
ポート回昭９５０は、既、仔（文−灯の回路切替えされ
るラインｔＥ２１の機能を遂行する。しかして、この回
路は、ｃｏｄｅｃ　（Ｄ　／　ＡおよびＡ／Ｄコンバー
タ９５６および９６２）および５ＬＩ０９５８よシ成る
。
ポート回路９５０は、少なくとも下記の点で既存のライ
ン回路と異なる。
ｔ　ディンタルラインおよびポートＬｇＩ＠の遠隔配置
の１史用を可を泪にするインターフェース９５４を含む
。
２−　　ｌｆｆ１ｌｌｌｌｔｆバーストの＃沢および沈
黙／音声の検出を０ｒ　ＭＱにするマイクロプロセッサ
９５０を含む。
五　多くのライン回路に対するリング（圧の共通の元止
でなく、リング（圧の開部８允主をｏｒ能にするａ４．
Ｂリンガ回路９６６を含む。
４、　多くのライン回路に共有される共通のトーン検出
器に依存せず、信号トーンの＠都市検出を回正にするト
ーン検出器９６４を含む。
５−　８Ｉ、ｌ０９５８Ｅ除きポート回路の丁べての遠
隔試状を＝Ｔ能にするルックバック回路９６日を含む。
分故劇鐸 第１図は、リンクによシ柑圧接続されたリンクスイッチ
網より成るバーストスイク六ングシステム１００を示し
ている。バーストは、端末１！ｉ！用者と結合されたポ
ートを介してスイッチ網に出入できる。システム１００
において、１史用者Ｘは便用者Ｙと通信することを＊’
４するものと仮定する。
ヘッダにＹのアドレスをもってＸのポートにてスイッチ
網に入るバーストは、スイッチ網によりＹポートにルー
ト設定されねばならない。とのルート設定は、リンクス
イッチが七のデスティネーションに同ってバーストをｒ
ＪＩ＝Ｔできるように、谷ジンクスイッチがスイッチ網
の田識を右下ることを必要とする。さらに、ｆ￥−ｖＥ
すると、谷リンクスイッチは、バーストヘッダから下記
のものを決定するに十分の＋’４報を有しなければなら
ない。Ｔなわち、１　デスティネーションがそれ自体に
とってＩ間４部釣でなければ、どのリンクがデスティネ
ーションに１可ってもつとも直］妾的に導かれるか。一
般に、１以上のリンクがリンクスイッチに接続される。
２ろ５ Ｚ　デスティネーションがそれ自体によって局部四であ
れは、バーストがどのポートに供給されるべきか。
バーストスイッチ訓ｌｌＩ４１装置μ、谷々スイッｆ　
ｉＭのポートに現われる１組のマイクロプロセンナを備
えている。谷ｎｕｌｌ（２）プロセンナは、ＩｆＩｌ１
１１１ｔｌバーストと称されるメツセージを送信し、受
信する。１…ｌｌ１１１模１４には、５つの愼距囮に異
なる形式のプロセラ゛すが存在する。丁なわち、ポート
プロセッサと、発呼プロセッサと、ｔ　４プロセンナと
を有する。
上述のごとく、各システムポートｈ、ポート回路−１え
ばライン回路に位置してポートプロセッサを有する。ポ
ートプロセラｆは、その発呼プロセンナとＩｆＩＩＩ−
バーストを交侠し得る。ポートプロセンチは、オフフッ
ク、トーン等のような外部信号をポート回路の池の回路
とともに検出し得、そしてポートプロセンナは、応答し
て制御卸バーストを送出する。ポートプロセンナは、池
の＋ｆｆ１Ｉ両ブロセノナから覇−バーストを受信し得
、そしてポートプロセッサに、応答してリング、トーン
等のような外部１ｇ号をポート回路の１１ｇの回路とと
もに送出する。外部１３１ｙの庄′貞は、ポート回路の
形式に欧存して変わる。このように１ポートブロセツナ
は、外部信号と内部制御バースト間のコンバータとして
働く。
各ポート回ｇはポートプロセンナを有する。一般に、経
済的理由のため、ポートプロセンナのメモリを小さく維
持することが漬ましいから、ポートプロ七ツナプログラ
ムは大きくない。ポートの種類の変動、−えばライン、
トランク等はポートプロセンチで取り扱われるから、化
１１匝バーストインターフェースは、丁べての形式のポ
ートに対して殆んど同じである。
バーストスイグｔングシステムにおける高位論理機能の
大半は、呼プロセンナに配置される。呼ブσセッサは、
呼の設定、カストム呼の待改の実行、１ｉｉ々の原子タ
スク等を取り扱うことができる。
タスクの分牧の端末、呼プロセンナのプログラムメモリ
は相当大きくなり得る。
６呼プロセンナは、ポートの様相を有する。丁なわち、
呼びプロセッサは、スイツチ開にとってはそれがデータ
装置でめったかのように見える。
七のメイン′ｆ網の様相は使用者のコンピュータの様相
である。しかし、これは、以Ｆに記述されるように、ス
イッチそれ目体の剣−にｉｌｌ、直接包含されない。ス
イグｆ副脚ｆ装置は、一般に、スイッチの呼処４瓜荷、
利用虹罷注および残存ＯＴ罷注のために必要とされるの
と同数の多数の呼プロセッサを必要とする。Ｍｏｔｏｒ
ｏｌａ　６８０００のような現任入手し得るマイクロプ
ロセツサは、呼ブロセノチとして十分の処理推力を提供
し得よう。
バーストスイン六ングシステムに、必然釣に多数のｄ４
ブロセヌを含む。例えば、屯１コ古システムにおいて、
代衣的ｇ理プロセスは、ディレクトリ番号−装置番号＆
懐、時間および利用累礪、最近の変化、保守寺でるる。
これらのプロセスが主としてデータベース活力である。
このまうＶこ、ｆ埋プロセスは、大きなデータ蓄偵の乙
費および適度のプログラム蓄演の必要によ、！７褥敢づ
けられる。
小形のシステムにおいては、１を浬プロセスは、呼プロ
センナによシ遂行できるかも仰れない。大形のシステム
においては、ｆ４プロセスは、おそらく別個のＵ理プσ
センチにより遂行されよう。
大形の１６用においては、・Ｍ埋ブａセンナは、大形の
蓄償龍力をもつ呼プロセンナをｖｍえることができ、呼
プロセンナ自不に対してはポートインターフェースしか
必要としない。かくして、リンクスイッチのポートは、
使用者のリンクまたは他の通信システムに対するトラン
クと結合してもよいしくこれらの結合はポートプロセッ
サを廿む）、あるいは叶プロセッサまたはｆ理プロセン
ナと結合してもよい。
バーストスインカ制御卸装置！ｉは、システムの１４里
処４代萌、利用可１１目荘および・主残り町−１生のた
めに必要とされるのと同数の８浬プロセンナを含むこと
になろう。
上述のように、６１１０１０装置＆は、各１更用者ポー
トに対するポートプロセッサ、若干数の呼ブロセッチお
よび若干数のｄ理プロセンナを含む。以ドの論述は、こ
れらの部材が、ｔｉｊｌ　ｍ　ｓＭ　ｒ化をグロ何に遂
行するかを説明する。単−四原理は、サービス提供でお
る。丁べてのプロセッサは、北極回に１用者に対するサ
ービスを提供下る。ポートプロセッサは、使用者に対す
るサービスを直接釣に逐行する。呼グσセンｆは、ポー
トプロセッサにｘすするチービスを２行する。管理プロ
セッサは、呼プロセンチに対するサービスを遂ｒテする
。１々の、６１［仰ブロヤツサ間の規則を公式化するた
め、谷プロセンナと関４Ｔる「チービスセット」の概念
を紹介することは有用である。このため、下記の定義が
適用される。
チーどヌグロセンナ二池のものにチービスを提供するプ
ロセッサ。
チービスセント：プロセンチかチービスを提供Ｔる丁べ
てのもの。
チービスセットメンバ：プロセッサがサービスを提供す
るもの。
チービスセクトに対するサービスを提供するプロセッサ
。
第３６図は、サービスセントの定義およびチービス提供
装置の階級を示すもので、下記の点を注意されたい。
各ポートプロセスｆｕ、そのサービスセントに１人の１
用者を有する。
各呼プロセツｆは、そのチービスセットに多数のポート
プロセッサを有する。
各管理プロセンｆは、そのチービスセントに多数の呼プ
ロセンナを有する。
第３６図において、１列として４群の便用者がＧ１、Ｇ
１、Ｇ、およびＧ、として示されている。各群は、簡単
にするため図１■に示されるように必ずしも２つでなく
、適当数の使用者を含む。各使用者は、それが結合され
るそれぞれのポートプロセスｆｐｐに対するチービスセ
ントである。各群のポートプロセンナは、群が結合され
る呼プロセッサ（ＯＦ＞に対するサービスセット（ｓｓ
）を含む。各群の呼プロセンチは、詳が、結合される管
理プロセスｆ（ＡＰ）に対するサービスセットを含む。
かくして、ＵＳＥＩＬ、はＰＰ、によシチービスされ、
ＳＳ、の皓号であるＰＰ、はＯＦ、によりチービスされ
、ＳＳ６のｄ号であるＯＦ、はＡＰ、によシチービスさ
れる。
第３６図は、呼プロセッサよシ多くのポートプロセッサ
があり、ｆ理ブロヤツチよシ多くの呼プロセンナがある
ことを示唆している。これは一般的にいい得る。ポート
プロセッサは、音声ポートについて沈黙検出を遂行する
から、率−ポートにサービスする場合でさえ、かなυ話
中であることが予測される。洋通、１つのポートは時折
のみ呼を開始するから、多数のポートプロセッサは単一
の−ｆブロセツチによりサービスされ得る。呼プロセン
ナのプログラムメモリは１１当大さいと低われるから、
必要数の呼ブロセツナのみを設けることで！１１［ｉ俗
上の利益がある。
１つの呼における′Ｑ浬プロセツチの暑り合いは小さく
、呼プロセンナのそれよシ小さくさえあるから、必要と
される・ｇ浬プロセッサは呼プロセクすよシ少ない。管
理プロセンナのデータメモリの必要曲は相当大きいと思
われるから、最小数の管埋プロセッサのみを設けるとい
うことで１ｌＩｆｌ格上の利益がある。
第３３図は、サービスセットの階級を、依・未するが、
丁べてのプロセンナは自主的に１乍することを強調した
い。第３６図の−Ｊ示は、プロ七ノサブロックが、ある
憇・床においてその左のプロセノヅブロックを＋ｌ１ｌ
ｌ呻し得ることを意味することを意図しない。代わシに
、この図は、石に流れるチービス装１代および左に漉れ
るこの要求に対するし５答で、サービスの開先を示すこ
と分、依１凶している。
上述のように、よシ小さいシステムでは、別個の管理プ
ロセッサを必要としない。この場合、管理プロセスは、
呼プロセッサにより実行されよう。
実際に、アーキテクチャには、必然的に呼プロセッサを
必要とするものはなにもない。すべてのプロセスは、ポ
ートレベルで動作し得よう。これは、各ポートプロセッ
サに相当のメモリを必要とする。
第３３図の関係は、システムが、共有、分配されるリソ
ースで効率的な態様で制御機能を実行することを可能に
する。
バーストスイッチングシステムの若干の具体例、特に切
迫した生残シ可能性の要求を有するものにおいては、ポ
ート回路インテリジェンスを含む制御誓置全、使用者構
内または端末使用者の機器内にさえ配置し得る。この種
の具体例において、２人（またはそれ以上の）残存使用
者間で通信が行なわれるに必要なことは、通信−運搬手
段、例えＦｉ残存使用者間で結合されるリンクスイッチ
が相互に利用できるということのみである。
サービスセットのメンバは、スイッチング網のどこへで
も配置できる。近接したシ隣接している必要はない。し
かしながら、実際問題として、制御メツセージがよシ遠
く移送されねばならぬ程、よシ多くのスイッチング網リ
ソースがその伝送に採用される。制御に専用のスイッチ
ング網リソースを最小にするためには、サービスセラト
ノヘッドをセットの中心の近くに配置して、サービスセ
ットのメンバは互に近くにあると予測するのが適当であ
る。
ポートプロセッサとその呼プロセッサ間の制御バースト
トラヒックは、各プロセッサが、他のプロセッサのスイ
ッチング網アドレスを有することを必要とする。
接続がこれらの要件で定義されると、サービスセットの
他の定義は、セットの各メンバとセットのヘッド間に接
続があるということである。すべての他のバースト接続
と同随に、スイッチング網リソースは、これらのＷ　Ｐ
２によって全＜１１（用されない。
第１図においで、使用者Ｘが使用者Ｙと電話により通信
することを希望すると仮定する。第３４図は、単純な呼
び全設定し終了させるための制御プロセッサ間における
代表的バーストトラフィックを示す。
ステップ１において、Ｘのオフフック信号がＸのポート
プロセッサＰＰｘにより検出される。
ＰＰは、適当な制御バーストをＸの呼プロセッサＣＰｘ
に送る。
ステップ２において、ＣＰｘは制御バーストをＰＰｘに
送シ、ＰＰＸにダイヤルトーン６ｘに送出させる。ダイ
ヤルトーンを聞くと、ＸはＹの電話番号のダイヤル全開
始する。
ステップ３において、ＰＰｘはＸによシダイヤルされた
第１のディジットを検出する。ＰＰＸは、このデイジッ
トヲ制御バーストとしてＣＰｘに送る。このプロセスは
、ディジットごとに後〈。
ステップ４において、ＰＰｘはＸでダイヤルされた最後
のティジットを検出する。ＰＰｘはこのディジノ’ｒｋ
ｃＰｘに制御バーストとして送る。
ステップ５において、ＣＰｘはＸによシダイヤルされた
Ｙのディレクトリ電話番号およびＣＰｘの装置アドレス
’ｋＸの管理プロセッサＡＰｘに制御バーストとして送
出する。ＡＩ’ｘは、Ｙの呼プロセッサＣＰｙおよびＹ
のポートプロセッサＰＰｙの装置アドレスを捜索する。
ステーブ６において、Ａ　Ｉ’　ｘは、ＣＰｙおよびＰ
Ｐｙに対する装置アドレスをＣＰｘに制御バーストとし
て送出する。
ステップ７において、ＣＰ　ｘは制御バースト全ＣＰｙ
に送）、ＰＰｙが空であるかどうかを尋問する。この制
御バーストは、ＣＰｘおよびＰＰｘの装置アドレスを含
む。
ステップ８において、ＣＰｙはＣＰｘに応答して、ＰＰ
７が空であるかどうかを指示する制御部バーストヲ送る
。（もしもＰＰｙか空でなければ、ｃｐｙは、制御バー
ストｆ　ＣＰ　Ｘ　Ｌ送り、ＣＰｘは、話中信号トーン
全Ｘのラインに供給する。この偶発状態については第３
４に示されていない。）第３４図の例においては、ＰＰ
ｙが空であると仮定される。
ステップ９において、ＣＰｘおよびＣＰｙは、制御バー
ストラそれぞれＰＰｘおよびＰＰｙに送る。ＰＰｙへの
制御バーストは、Ｐ　Ｐ　ｘの装置アドレスを含み、ｐ
ｐｙｌしてＹの電話機のリンギングを開始させる。ＰＰ
ｘへの制御バーストは、ＰＰｙの装置アドレス全台み、
ＰＰ７’ｉしてＸの電話機へのリングバック信号を開始
させる。この点で、両ポートプロセッサは、他のパーテ
ィのスイッチング網アドレスを知る。
ステップ１０において、Ｙが送受Ｍ’にもち上げる。Ｐ
Ｐｙは、Ｙのオフフック状態を検出し、この状態を指示
する制御パース）ｋｃＰｙに送る。
ステップ１１において、ＣＰｙは、Ｙのオフフック状態
を指示する制御パース）ｋｃＰｘに送る。
ステップ１２において、ＣＰＸは、ＰＰＸに制御ハース
トラ送シ、Ｐ　Ｐ　ｘ　ｋしてＸのライン上のリングバ
ック信号全終了させる。
その後、パーティの先に送られたｉ　ｌｉｆアドレスを
使ってＸおよびＸ　ｆｒ４Ｊの全２重会話が絖く。ＰＰ
ｘから発するバーストは、管理詣経費なしに直接ＰＰｙ
に送られ、同様にＰＰｙからのバーストはＰＰｘに直接
送られる。各パーティのポートプロセッサは、他のパー
ティのポートプロセッサのスイッチング網アドレスを知
る。
ステップ１３において、ＰＰｙは、Ｙが切ったこと全検
出する。ＰＰｙは、Ｙのオンフック状Ｍ！染を指示しか
つ利用情報を含む制０１ＩバーストをＣＰｙに送る。
ステップ１４において、ＰＰｘｃ′：ｉＸのオンフック
状ｈｗ検出する。ＰＰｘは、Ｘのオンフック状態全指示
しかつ利用情報を指示する制御バーストをＣＰｘに送る
。
ステップ１５において、ＣＰ　ｘ　＋′ｉ、ｌｌ’Ｊ’
の完了全指示しかつ請求および／または管理目的のため
時間および利用情報を含む制御バースト’ｆｘｋＰｘに
送る。
ステップ１６において、人Ｐｘは、ステップ１５におい
て送られた割り１１バーストの受領ｆａｒ　ｉ詔する制
御パース）　’ｊｃ　ＣＰ　ｘに送る。
バーストスイッチングシステムにおいて、デー夕装置は
、データ伝送のために専用化されたポート回路を介して
システムと結合される。データ呼に対する設定手順は、
音声呼のそれよシも若干簡単である。第１図のシステム
１００において、Ｘ（発汁パーティ）およびＹ（被呼）
く−テイ）は、各々、適当なデータライン回路を介して
システムと結合されると仮定する。データ呼接続は、下
記の方法によ）設定できる。
ステップ１において、Ｘは、貯警戒または佇イニシャラ
イズ部およびＹのディレクトリ番号を含ｔｒＦＪ’要求
メツセージを伝送する。ＰＰｘはこの伝送全検出、受信
する。ＰＰｘは、Ｙのディレクトリ番号’）＜ＣＰｘに
制御バーストとして送る。このステラ７゛は、第３４図
に示されるステップ１〜４に対応する。
ステップ２において、ＣＰｘは、Ｙのディレクトリ番号
およびＣＰｘの装置アドレス１ＡＰｘに制伺１バースト
として送る。ＡＰｘは、ＣＰｙおよびＰＰｙの装置アド
レスを捜索する。このステップは、第５４図に示される
方法のステップ５に対応する。
ステップ３において、ＡＰｘは、ＯＦ２およびＰＰｙの
装置アドレスをＣＰｘにｔｔｉｌｌ　ｎバーストとして
送る。このステップは、第３４図に示される方法のステ
ップ乙に対応する。
ステップ４において、ＯＰｘは、ＰＰｙが空であるかど
うかを尋問する。Ｉ］ｌＩＣ１１１１バーストをＯＦ２
に送る。この、ｔｔｌＩ鐸バーツバ−スト　Ｐ　ｘおよ
びＰＰｘの装置アドレスを含む。このステップは、第３
４図に示される方法のステップ７に対応する。
ステップ５において、ＣＰｙはＣＰｘに応答する。本し
もＰｒｙが話中であると、ＣＰｙは、ＰＰｙの話中状、
帽を指示する制＋１ｌｔｌバーストをＯＰｘに送る。Ｐ
Ｐ７が空であると、ｃｒｙは、接続が可屈であることを
指示する＋１ｉｌｌ　ｕ＋４１バーストを（ｊＰｘに送
る。このステップは、第３４図に示される方法のステッ
プ８に対応する。
ステップ６において、ＯＰｘおよびＣＰｙは、各々、ｌ
１ｌｌ−バーストをＰＩ’ｘおよびｐｒｙにそれぞれ送
る。
ＰＰ７に対する＋ＩｊｌＪ帥バーストは、ＰＰｘの装置
アドレスを含み、ＰＰｙをして１報メッセージをＹのデ
ータ長直に送出せしめる。ＰＰｘに対する制御バースト
をＰＰ７の装置アドレスを含み、ＰＰｘをしてＸのデー
タ装置上に「仮接続」メツセージを表示させる。この点
にて、両ＰＰｘおよびＰＰｙは１也のパーティのスイッ
チング、洲アドレスを凡る。
これは、第５４図に示される方法のステップ９〜１２に
対応する。
七の後、ＸおよびＹのデータ装置間に全２Ｍデータ父換
が行なわれ得る。
データ呼に対する呼ひの切峡手・幀は、各パーティのオ
ンフック状鴻の極用が適当なデータに：、送終ｒ状、・
膚の検出によシ置き代えられる点を除き、第３４図、ス
テップ１３〜１６に示される方法に類似である。
データ呼は、第３４図の方法にしたがって設定できる。
この場合、データは、適当なインタフェース装置列えは
モデムをｌｒシて７ステムと結合される。しかしながら
、データラインとの請合が好ましい。
いずれの方法においても、叶の接続は、発呼パーティの
ポートプロセッサおよび被呼パーティのポートプロセッ
サが谷々他のパーティの装置アドレスを知るときに設定
される。それによシ、呼の完ｒ後呼を終了させることを
除き、呼は制御装置によシ他の動作なしに伝送、受信さ
れ得る。伝送レベルでは、１゛＃報が因られつつあると
きしか帯域幅がいずれかの方向において利用されないと
しても、制御レベルでは呼び接続が存在下る。バースト
スイッチングシステムの・化４−編の動的割当ての褥゛
舐を強１Ａするだめ、回路切替え接続に対比して、「反
恵匿続（バーカニアル）」なる用語が医用される。回路
切替え１妾続においては、全伝送帝峨が接続の、４伏の
ため連続的に刷り当てられる。
いずれの方法においても、各呼プロセッサは、七のナー
ヒ゛スセットにおける各ボードブ′口（Ｃツチの枯甲／
望状心を維持する。
第３５図は、第６４図に示される呼設定およびテークダ
クンの万去における若干のＩｂＩＩＩＩｌＩＩバースト
を−］示している。システム１００の一部を示す図面に
おいて、Ｉｉｉ’Ｉ　ｎバーストは、列示の目ｎのため
１−１仰ブロセツチ間の鎖線として示されている。竺硝
呻バーストは、朋の形式のバーストと同様にスイッチン
グ網を介して伝送される。図面における前号１すきのス
テップは、上述の前号けさのステップに対応している。
ＰＰｘおよび２２１間の鎖線は、ＸおよびＹ間の音声会
話（双方間）を指示している。
第３５図は１だ、システム１００に対する代表ＩＦＪ　
ｒｌｉｌｌ　＋ｉｉ１アーキデクカヤを示している。Ｃ
Ｐｘは、ＰＰＸをよむ多数のポートプロセッサに対する
呼プロセンナである。同様に、ＣＰｙは、Ｙおよび多数
の他の１吏用者にサービスする呼ブａセツナである。Ａ
ＰＩは、ＣＰｘを言む多数の序プロセンナに対するｔ４
４プロセンナである。ＡＰｙはＣＰｙに対する呼プロセ
ンナである。Ｘが井の発信者であるから、ＡＰｙは、呼
設定およびｒ−クダクン方法のこの具体列においては責
任を有さない。方法の他の具体−ｊ、符に注文の待機が
実見される場合、ＡＰｙは、呼設定およびテークダウン
において役割を演じよう。ＸおよびＹは異なるリンク群
の丈用者であシ、図面においてそれぞれの、ｌＴ１１呻
ブロセツナの異なるサービスセットにあるものとして示
されているが、アーキテクテャにおいてこの配置を必要
とすることは何もない。−ｊえは、ＣＰｙはＡ　Ｐ　ｘ
のサービスセットにあってもよいし、それに加えて、ま
たは単独で、ＯＰ　ｘがＰＰｘおよびＰＰ７にサービス
することもあり得る。
如何なる制到レベルで本、サービスのメンバが１（また
は複数の）リンクイ拝に限定される必要はない。
第５４図に一１ｅｔ４図示されるように、バーストスイ
ッチングシステムにおいては、呼は誦度に分配された別
呻アーヤテクテヤで１々定され、テークダウンできる。
６安とされる１役高レベルの１（用帥は、甲犬喝に位装
置するのではなく都合よく配置されたリンクスイツｆ−
４ｆｃＢ八ブスイツテの一部と結合される・ａ理ブロセ
ツナのレベルである。巾１１帥アトラフインクは、移送
のためスイッチング網それ１不を利用する。ＸおよびＹ
が１にト荀部であれは、呼を実げするに必要な＋ｆｌｌ
ｌ呻装置は、Ｘのラインにチービスする訓ＩＩプロセッ
サの位置よシ遠くに位置しないであろう。上述のように
、この−制御アーキテクチヤは、規則刊呼サービスに加
えて注文の特徴を実見するのに採用できる。
サービスセットにｉ！ｉｌｌ　Ｑｌｌｌｌブツセをガロ
えて、セットのヘッドのスイッチング網アドレスを市Ｉ
Ｊ　ｖ４Ｊプロセンナに送ることもでさる。七の侵、１
ｄ１１１Ｉｇｌブロセツナは、そのサービス要求を七の
ナービスブロセンナ、丁なわちサービスセットのヘッド
に送ることになる。サービスセットのヘッドが割当てメ
ツセージのセンダである必要はないが、七うする場合も
しばしばある。−設面に、第１のｒＩｉｌｌ−プロセン
ナが、第２の制御プロセンナを第３　、ｔｒｌｌ−プロ
センナのサービスセットに削シ当てることができる。
第３３図を参照すると、０２里は、その（ｃｐ。
の）アドレス２ｐＰｔに制御バーストとして加えること
によＦ）、ＰＰＩ　ｋそのサービスセットに加え、ＡＰ
Ｉは、その（ＡＰ、の）アドレスをＣＰ。
に制御バーストに送ることによ’り、ＣＰｔ　ｆそのサ
ービスセットに加える。第３４図において、ＰＰＸは、
呼設定における制御バースト通信のためＣＰｘのアドレ
スを処理する。
サービスセットの設定は、制御装置のプロセッサ間にお
ける制御バーストの送出によシ遂行できるから容易であ
る。サービスセットは、容易に同等に再限定できる。
制御プロセッサが故障の場合、故１−のプロセッサのサ
ービスセットのメンバを、代わシの制御プロセッサのサ
ービスセットに再割当てする手段が存在しなければなら
ない。これは、サービスセット再割当てのための１３号
全制御バーストで送ることによシ、スイッチング網内で
容易に連灯できる。
第３３図において、ＣＰｌが故障の場合、ポートプロセ
ッサＰＰ、〜ＰＰｚ（一般に１つの群には２以上のポー
トプロセッサがある）を他のサービスセットに再割当て
することが必要である。おそらく、これをなすもつとも
簡単な方法は、それらの各々ｋｃＰｚのアドレスに送る
ことによシ、それらｋ　ＣＰ　ｚのサービスセットに割
シ当てることである。これは約２倍のＣＰｘの負荷とな
るかも知れない。よシ一様な再分配がよいかも知れない
。例えば、システムがＮの等しくロードされた、または
概ね等しくロードされた呼プロセッサを有し、１つが故
障であると仮定する。残）のＮ−ｊの呼プロセッサの各
々は、故障の呼プロセッサのサービスセットにおけるポ
ートプロセッサの１／Ｎ−１をピックアップし得よう。
この場合、各制御プロセッサの負荷は、Ｎ／Ｎ　−Ｉ　
Ｌか増加しないであろう。他の手法として、制御プロセ
ッサに他のプロセッサに取って代わる緊急谷ｆｆｉ’に
合体することもできる。
１つの重要な特徴は、既存のバーストスイッチングシス
テムに制ｗＪ容ｔｊｋ’ｘ追加することが谷易なことで
ある。例えば、システムがＮ＋７）等しくロードされた
、または概ね等しくロードされた呼プロセッサを有し、
追加の制御容量が所望されると仮定しよう。新しい貯プ
ロセッサが空ポートにＵ　ｋされ、ポートプロセッサの
１／（Ｎ＋１　）が新しい呼プロセッサのサービスセッ
トに再割当てされるならば、得られたシステムはＮ＋１
の呼プロセッサを有する。もしも再割当てされたポート
プロセッサが、原のＮのサービスセットから一様に抜か
れるならば、得られたシステムは、Ｎ＋１の等シくロー
ドされたすなわち概ね等しくロードされた貯プロセッサ
を有する。この場合、原の呼プロセッサの各々は、比例
的に、すなわち係ｉ１／（Ｎ＋１）だけ減ぜられた負荷
をイ→することになる。このように、追加の容量は、イ
ンクリメントにイして使用者チー　ヒスに−実質的に乱
れを生ぜずにシステムにｖ債できる。
＠御フロセッサがバーストスイッチングシステム内に設
定されてしまうと、ソフトウェアの役名、はスイッチン
グ網内で遂行できる。特定のプロセッサに対するソフト
ウェアは、システム中でダウ０−ドされ、イニシャライ
ズおよび始動試験も同様にスイッチング網内で遂行でき
る。プロセッサ、すなわち、実際にどのプロセッサに対
するソフトウェアの変更も、スイッチング網中で自動的
に設置できる。スイッチング網内におけるこの始動能力
は、バーストスイッチの内包する保守および管理能力の
一側面であシ、これば迅速なしスポンスと最小の価格で
システムリソースの変廻性のある管理を可能にする。
一方制御の再割当も遂行できるが、この場合、バースト
スイッチングシステムのアーキテクチャに関して、２つ
の点が重要である。第１に、特別の切替ネットワークか
必要とされないことである。
再割当ては、完全に既存のネットワークを介して遂行さ
れる。第２に冗長性のある制御容量の割当てが、現在の
デュプレックスシステムにおいテＬ。
ばしは見出される１：１の冗長性と異なシ、きわめて変
幻的であシ、効率的であることである。
切替えが行なわれ得る前にプロセッサが故障しているこ
とを決定することが必要である。パーストスイツチング
制ｗＪ装ｂ？ｔにおいて、プロセッサの故障は、試験メ
ツセージトラックの応答の欠如によシ決定される。サー
ビスセットの再限定は、残存用呼プロセッサとともに動
作する管理プロセッサによ）調整される。
バーストスイッチング制御装置は、多くのプロセッサを
利用して制御タスクを遂行するから、マルチプロセッサ
システムである。これは普通のマルチプロセッサシステ
ムと異なる。−普通のマルチプロセッサシステムは、共
通のバスまたは共有のメモリを使ってプロセッサ間に緊
密な結合全提供する。このようなアーキテクチャは、そ
れ自体故１１ｉｋ受けるから、２　ｎｉ化をれねばなら
ない。バーストスイッチング網において、マルチプロセ
ッサシステムは、スイッチング網を介してのメツセージ
交換によシ緩ぐ結合されるプロセッサから形成される。
この緩い結合は、システムリソースの管理および拡張の
容易さにおいて相当に大きい変幻性および経済性を与え
る。容量は、空ポートにプロセッサを追加することによ
シ拡張できる。追加されるプロセッサは、この新しいプ
ロセッサカ；呼プロセッサであれ管理プロセッサであれ
、サービスセットの再限定によシ容易にサービス下に置
くことができる。
マルチプロセッサの制御プロセッサはスイッチング網を
介してのみ結合されるから、プロセッサ相互通信バスま
たは共通メモリは設けられない。
冗長バスおよび共通メモリは必要とされない。一方のバ
スと他方のバス間の切替回路、または１つの共通メモリ
と他のメモリ間の切替えは必要とされない。故障が起こ
ったかどうかを決定するための感知または比較回路は必
要とされない。これらの理由のため、保守は、代表的１
：１冗長装置において必要とされるよりも複雑でないと
思われる。
バーストスイッチング制御読直は、今日の中央局および
ＰＢＸ回路スイッチの制御アーキテクチャと異なるアー
キテクチャ全提供する。バーストスイッチング分配制御
アーキテクチャは下記の利点を提供する。
１　容易な容量の再分配および拡張ニジステムは単一（
または数個）の制御プロセッサの故障によシネ勧化され
ない。制御プロセッサが故障の場合、残シの制御プロセ
ッサは故障のプロセッサに置き代えられるから、使用者
のサービスは維持される。
使用者のサービスに実質的に乱れを生じずに制御容量ヲ
システムに段階的に加えることができる。
２　各活動プロセッサに対する待期プロセッサを用いず
に、スイッチング網それ自体、切替ネットワークおよび
誤検出コンパレータを使用することによる容易で効率的
なプロセッサの故障の回復。
工　簡単化されたアーキテクチャのため保守機能の複雑
さの低減。
柔　呼プロセッサの動作が独立的であるため、ノ（−ス
トスイッチングシステムは、システムに存在するポート
プロセッサと同数の呼を同時に発生し得る。これは、シ
ステムにに１１ＩＩ御装置を段階的に追加し得るという
経済的利点をもたらす。
５　先の諸利点のため、システムのリソースをよシ経済
的に利用し得る。
以上、本発明の好ましい具体例を図示説明したが、技術
に精通したものであれば本発明の技術思想から逸脱する
ことなく種々の変形、変更がなし得ることは明らかであ
ろう。
第１図はバーストスイッチングシステムの一実施例を示
す構成図、第２図はバーストのディジタル７オーマツト
の好ましい一実施例を示す概略図、第３図は本発明によ
るリンクスイッチの構成図、第３Ａ図はリンクスイッチ
によって処理される走行中のバーストの４つの形式全例
示する説明図、第３Ｂ図は本発明の種々の実施例で使用
できる代表的な従来技術の並列優先度解決回路を例示す
る構成図、第４図は特にハブスイッチのスイッチングユ
ニット間およびリンク群との結合を示ずハブスイッチの
構成図、第５図は本発明によるハブスイッチの構成図、
第６図は入力および出力ポートプロセッサと２４の末端
使用者機器との間に結合されたディジタルマルチプレク
サを示すリンクスイツチの他の実施例の構成図、第７図
はリンクスイッチの中央メモリにバーストの一部分を含
むダイナミックバッファのフォーマットを示す概略図、
第８図はリンクスイッチ内の待ち行列の３つのバ、−ス
トに対するバッファ間の連結を例示する構成図、第９Ａ
図および第９Ｂ図はそれぞれバッファの入力および出力
インデックスを例示するためにリンクスイッチを通るバ
ーストの処理におけるリンクスイッチのキャラクタメモ
リ内のバッファを異なる２つの時刻において示す概略図
、第１０図はリンクスイッチの入力および出力プロセッ
サとキャラクタメモリを通る４つのバーストの流れを例
示する説明図、第１１Ａ図乃至第１１Ｅ図は岐初のバイ
トの到来時から最少のバイトの伝送時までのリンクスイ
ッチを通るバーストの処理の種々の段階での入力および
出力プロセッサとリンクスイッチの中央メモリの待ち行
列およびバッファとの連結をそれぞれ示す構成図、第１
２Ａ図および第１２Ｂ図は出力チャネルにフンテンショ
ンが存在する場合にリンクスイッチ内の出力チャネルに
対するバーストの割当てを例示する説明図、第１３図は
４つのヘッダバイト内に特定のフィールドを含むバース
トの好ましいフォーマットを示す説明図、第１４図は本
発明によるデータリンク・エスケープ手続きを要約して
示す説明図、第１５図はバーストスイッチング網におい
て使用されるハブスイッチの構成図、第１６図は第１５
図のハブスイッチの単一のスイッチングユニットの構成
図、第１７図は第１６図に示しだスイッチングユニット
のハブスイッチング素子金示すブロック図、第１８図は
時分割多重ハブフレーム中のハブチャネルとバブリング
循環周期との関係を示す説明図、第１９図はハブスイッ
チによって処理されるディジタルバースト信号のフォー
マットを例示する説明図、第２０図はハブスイッチのス
イッチングユニットの動作を要約した説明図、第２１図
は待ち行列シーケンスならひにスイッチングプロセッサ
の種々の実施例、あるいはファームウェアの斐形を示す
代表的なリンクスイッチのブロック図、第２２図は基本
スイッチングプロセッサのアーキテクチャのブロック図
、第２３図は３つの状態全示すスイッチングプロセッサ
の有限状態マシンに対するキャラクタ状態線図、第２４
図は８つの状憩全示すスイッチングプロセッサの有限状
態マシンに対するチャネル状態線図、第２５図は本発明
による待ち行列シーケンサのアーキテクチャのブロック
図、第２５Ａ図はスイッチングプロセッサまたは待ち行
列シーケンサにおいて任意のインターフェースとして使
用できるハンドシェイク論理全使用するインターフェー
ス回路のブロック図、第２６図は待ち行列シーケンサの
マイクロコードフォーマットを示す概略図、ｉｔｓ　２
７図はスイッチングプロセッサのマイクロコードフォー
マットを示す概略図、第２８し１は待ち行列のメモリ形
態全示す説明図、第２９図はスイッチングプロセッサの
メモリ形態金示す説明図、第５０しｊはリンクスイッチ
の入力プロセッサに対する機能的７０−チャート、第３
１図はリンクスイッチの出力プロセッサに対する機能的
７０−チャート、第３２図は第３図および第６図に示す
ようなリンクスイッチの構成要素として使用できるアナ
ログラインに対するポート回路のブロック図、第３３図
はバーストスイッチングシステムに対する代表的制御ア
ーキテクチャにおけるサービスセットおよびサービス提
供者の階層を例示するブロック図、第５４図はバースト
スイッチング電話通信システムにおいてポートＸから発
信してポー）Ｙで終了する単一のＦＰｆ設定するのに必
要な種々の制御プロセッサによって実行される段１７　
ｋ示す概略図、夷３５図は代表的なバーストスイッチン
グ制御アーキテクチャにおいて制御プロセッサ間に伝送
されるある制御バーストを例示する説明図である。
１ｏ　ｏ　：　７＜−ストスイッチングシステム１０２
：ハブスイッチ １０３ｉ、１０４：リンクスイッチ １０６：時分割多重通信リンク １０８：末端使用者機器 １１２．１３０．１５２．１３４．１９０．１９２：リ
ンクスイッチ１２ａ：バースト １６０：中央メモリ １７２：メモリアービッタ １７８：ポート回路 １８０．１８２：ハブ １８４：ハブスイッチングユニット ２０２；中央メモリ ２２４：メモリアーピック ２５８：ポート回路 ３００．３２ｏ：バッファ ３１０：待ち行列 ３１２：待ち行列ヘッダ ３３０：リンクスイッチ ３３２：中央メモリ ３４０：中央メモリ ３６０．３６２：リンクスイッチ ３６４：リンク ４００：バーストのフォーマット ５００：ハブスイッチ ５０２．５０３：ハブバス ５０５：中央クロック ５１６：メモリ ６００：リンクスイッチ ７００：、Ｓ本スイッチングプロセッサ９５０：ポート
回路 ０１］５００００ 晶ｏｖ　　’ｃｈｎｓ　　＜＝　　（＄ｃｈｓｔａｔ　
　）　　；０１３ＢＯＯＯＯ ”、１ｃｔｅｒ　　ｌ’ＱＱｍｏｒｙ＋＋＋−＋＋＋＋
＋−−＋＋＋＋９？、ＩＪ　ｌソｌ　／ｌＪＬＪＬｉ明
細書の浄書（内容に変更１ ＪＡＦｌ、ＩＮＩＩＵ丁、ＴＥＸＴ（ＱＳ）、　　　０
５／２ｆｌｌ／８５　　　　１０：３１：３３ ０２９６００１Ｌ４ ｎｏｐ　　； ＝１０３９− ０２＋１２００１１−１ ０２１１７０（ｎ１４ Ｆｉ”ｉｇ＝　３゜ Ｆ″１ｔｌｉｉＡ。
Ｆ”ｉｃｌ：　１１Ｂ。
Ｒ”ｔ”ｃ７．１ｉｌ）。
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ビ・・・シ惺’　　　　　　　　　　　４００Ｒ”ｌ”
ｒｒｆｇ ジ　Ｌｄ、ユＪノ。
待ちＡゴ号’ｌ　＝／−’Ｔン亨メ一つ７λ−マ・ソト
Ｐｉ””ｉｃｙ　２８゜ ヌ、４−ノナ７２゛′フｏ情、・ノすメミリ　７計マ・
γ１Ｆｒ’ｉｑ　２．９゜ 手続補正書 昭和６１年１０月３０口 特許庁長官　黒　１）明　雄　殿 事件の表示　昭和６１年特　願第１８０２８５号補正を
する者 事件との関係　　　　　　　　　　　特許出願人名　称
　　ジー・ティー・イー・ラボラトリーズ・インコーホ
レイテッド

Claims (36)

    【特許請求の範囲】
  1. （１）バーストスイツチング通信システム用リンクスイ
    ツチであつて、バーストが、デステイネーシヨンポート
    アドレス、情報部分およびバーストの端部の終了部分を
    含み、前記システムが、時分割通信リンクにより相互接
    続される複数のスイツチを備えており、各リンクが各秒
    時間に複数のフレームを有し、各フレームが複数のチヤ
    ンネルを有し、各チヤンネルが、各々１つの２進数字の
    予定数のビツトより成る１バイトの伝送のための通信容
    量を有するものにおいて、 （ａ）中央メモリと、 （ｂ）該中央メモリと結合され、通信リンクと結合する
    ための手段と、前記通信リンク上のバーストを受信する
    手段と、前記中央メモリにアクセスするための手段とを
    備えるリンク入力処理手段と、 （ｃ）前記中央メモリと結合され、通信リンクと結合す
    るための手段と、前記通信リンク上にバーストを伝送す
    るための手段と、前記中央メモリにアクセスするための
    手段を備えるリンク出力処理手段と、 （ｄ）ポートインターフエース回路を介して、制御プロ
    セツサ、端末使用者機器または他の通信システムと結合
    するための手段を提供する少なくとも１つのポートと、 （ｅ）中央メモリと前記ポートの少なくとも１つとの間
    に結合され、前記ポートからバーストを受信する手段と
    、前記中央メモリにアクセスする手段を有するポート入
    力処理手段と、（ｆ）前記中央メモリと前記ポートの少
    なくとも１つの間に結合され、前記ポートにバーストを
    伝送する手段と、前記中央メモリにアクセスする手段を
    有するポート出力処理手段と、（ｇ）前記中央メモリと
    結合され、所与の１時点に前記中央メモリへの単一のア
    クセスのみが行なわれ得ることを保証するメモリ管理手
    段と、 （ｈ）（ｉ）バーストを前記スイツチを介して、該スイ
    ツチのオリジンポートから該同じスイツチのデステイネ
    ーシヨンポートにルート指定する手段と、 （ｉｉ）バーストを前記スイツチを介して、該スイツチ
    のオリジンポートからデステイネーシヨンポートに向う
    該スイツチのリンクにルート指定する手段と、 （ｉｉｉ）バーストを前記スイツチを介して、該スイツ
    チに入るリンクから該スイツチのデステイネーシヨンポ
    ートにルート指定する手段と、（ｉｖ）バーストを前記
    スイツチを介して、該スイツチに入るリンクからデステ
    イネーシヨンポートに向う該スイツチのリンクにルート
    指定する手段と を備えるバーストを前記スイツチを介してルート指定す
    る手段と、 （ｉ）いずれのチヤンネルも、バーストが伝送されつゝ
    あるときのみ割り当てられ、その他の場合他のバースト
    の伝送のため利用可能であるように、バーストのリンク
    内のチヤンネルへの動的割当てを採用してポートからリ
    ンクへ、リンクからリンクへルート指定する手段と を備え、前記スイツチは、バーストの第１バイトを受信
    後かつ前記バーストが前記デステイネーシヨンポートに
    向う前記スイツチのリンク上を伝達されることを決定後
    、前記デステイネーシヨンポートに向う前記リンクの第
    １のフレームの第１の利用可能なチヤンネルで前記第１
    バイトを伝送し、前記チヤンネルを前記バーストに割り
    当て、前記バーストの第２のすなわち後続のバイトの受
    信後、前記リンクの第２のすなわち後続のフレームの前
    記の割り当てられたチヤンネルで前記のすなわち後続の
    バイトを伝送し、そして前記バーストの最後のバイトを
    伝送後、前記バーストの最後のバイトの伝送直後のフレ
    ームで他のバーストへの割当てのため、前記の割り当て
    られたチヤンネルを解放することを特徴とするバースト
    スイツチング通信システム用リンクスイツチ。
  2. （２）前記スイツチがポートバスを備え、前記スイツチ
    の前記ポートが、前記ポートバス上に逐次結合され、前
    記ポートバスが時分割され、前記ポートバス上の各ポー
    トと関連する時間間隔を有している特許請求の範囲第１
    項記載のバーストスイツチング通信システム用リンクス
    イツチ。
  3. （３）前記スイツチがマルチプレクサ回路を備え、前記
    ポートが前記マルチプレクサ回路と結合されている特許
    請求の範囲第１項記載のバーストスイツチング通信シス
    テム用リンクスイツチ。
  4. （４）前記スイツチが少なくとも１つのポートインター
    フエース回路を備えており、前記ポートインターフエー
    ス回路が前記ポートの少なくとも１つと結合されている
    特許請求の範囲第１項記載のバーストスイツチング通信
    システム用リンクスイツチ。
  5. （５）前記ポートインターフエース回路の少なくとも１
    つが、端末使用者機器と結合するための手段を有するラ
    イン回路である特許請求の範囲第４項記載のバーストス
    イツチング通信システム用リンクスイツチ。
  6. （６）前記ポートインターフエース回路が、制御機能を
    実施する手段を有するポートプロセツサを備えている特
    許請求の範囲第４項記載のバーストスイツチング通信シ
    ステム用リンクスイツチ。
  7. （７）前記ポートインターフエース回路が、他の通信シ
    ステムと結合するための手段を有するトランク回路であ
    る特許請求の範囲第４項記載のバーストスイツチング通
    信システム用リンクスイツチ。
  8. （８）前記バイトが８ビツトである特許請求の範囲第１
    項記載のバーストスイツチング通信システム用リンクス
    イツチ。
  9. （９）前記通信リンクがＴキヤリヤリンクである特許請
    求の範囲第８項記載のバーストスイツチング通信システ
    ム用リンクスイツチ。
  10. （１０）デイジタル化されたスピーチを含むバーストに
    対する前記ポートにて受信される伝送速度が、通信リン
    ク上のバースト伝送速度に概ね等しく、前記スイツチ内
    におけるスピーチバーストの速度の緩衝が必要とされな
    い特許請求の範囲第１項記載のバーストスイツチング通
    信システム用リンクスイツチ。
  11. （１１）各バーストが、バーストの終了部分に少なくと
    も１つの予め割り当てられたフラグキヤラクタを備えて
    おり、前記フラグまたは当該データリンクエスケープキ
    ヤラクタのいずれかと同じビツト形態を有するバースト
    のデータバイト直前に、予め割り当てられたデータリン
    クエスケープキヤラクタが挿入され、前記システムが、
    フラグキヤラクタと同じビツト形態を有するデータバイ
    トとターミネータとしてのフラグキヤラクタとを区別し
    得るごとくした特許請求の範囲第８項記載のバーストス
    イツチング通信システム用リンクスイツチ。
  12. （１２）前記フラグキヤラクタおよびデータリンクエス
    ケープキヤラクタが、それぞれアナログ入力信号の最大
    の正の振幅および最大の負の振幅を表わすデイジタルｃ
    ｏｄｅｃ出力に等しい、またはその逆に等しい予め割り
    当てられたビツト形態を有する特許請求の範囲第１１項
    記載のバーストスイツチング通信システム用リンクスイ
    ツチ。
  13. （１３）前記フラグキヤラクタおよびデータリンクキヤ
    ラクタが、それぞれ最小の正の振幅および最小の負の振
    幅を表わすデイジタルｃｏｄｅｃ出力に等しい、または
    その逆に等しい予め割り当てられた形態を有する特許請
    求の範囲第１１項記載のバーストスイツチング通信シス
    テム用リンクスイツチ。
  14. （１４）前記バーストが、可変長情報部分、該情報部分
    に先行する４バイトヘツダおよび前記情報部分に続く１
    バイトターミネータを含み、前記ヘツダが前記デステイ
    ネーシヨンポートアドレスを含む特許請求の範囲第８項
    記載のバーストスイツチング通信システム用リンクスイ
    ツチ。
  15. （１５）前記バーストのデステイネーシヨンポートが前
    記スイツチ以外のスイツチの一要素であるときのみ前記
    スイツチから出る通信リンクを介してバーストが伝送さ
    れる特許請求の範囲第１項記載のバーストスイツチング
    通信システム用リンクスイツチ。
  16. （１６）前記リンクスイツチのポート数が３２に等しい
    かそれより少ない特許請求の範囲第１項記載のバースト
    スイツチング通信システム用リンクスイツチ。
  17. （１７）前記スイツチが該スイツチと結合された複数の
    通信リンクを有する特許請求の範囲第１項記載のバース
    トスイツチング通信システム用リンクスイツチ。
  18. （１８）前記リンク入力処理手段、前記リンク出力処理
    手段、前記ポート入力処理手段および前記ポート出力処
    理手段が、各々、スイツチングプロセツサのフアームウ
    エアまたはソフトウエアの変形されたものを備える特許
    請求の範囲第１項記載のバーストスイツチング通信シス
    テム用リンクスイツチ。
  19. （１９）前記中央メモリが、キヤラクタおよびキヤラク
    タ待ち行列を記憶するキヤラクタメモリと、該キヤラク
    タメモリに記憶される前記キヤラクタおよびキヤラクタ
    待ち行列に関係する管理および制御情報を記憶する待ち
    行列メモリを備える特許請求の範囲第１８項記載のバー
    ストスイツチング通信システム用リンクスイツチ。
  20. （２０）前記待ち行列メモリ中の前記情報を管理するた
    めの待ち行列シクエンサを備え、該待ち行列シーケンサ
    が、前記各スイツチングプロセツサに代わつてかつ該各
    スイツチングプロセツサに応答して作用する能力を有し
    、そして該待ち行列シーケンサが、前記スイツチングプ
    ロセツサのいずれとも実質的に並列に動作する能力を有
    する特許請求の範囲第１９項記載のバーストスイツチン
    グ通信システム用リンクスイツチ。
  21. （２１）バーストスイツチング通信システム用リンクス
    イツチであつて、バーストがデステイネーシヨンポート
    アドレス、情報部分およびバーストの端部の終了部分を
    含む複数のバイトより成り、１バイトが、各々２進数字
    の予定されたビツト数より成るものにおいて、 （ａ）中央メモリと、 （ｂ）各々、ポートインターフエース回路を介して制御
    プロセツサ、端末使用者機器または他の通信システムと
    結合するための手段を提供する複数のポートと、 （ｃ）前記中央メモリと前記ポートの少なくとも１つの
    間に結合され、前記ポートからバーストを受信する手段
    と、前記メモリにアクセスする手段を備えるポート入力
    処理手段と、 （ｄ）前記中央メモリと前記ポートの少なくとも１つと
    の間に結合され、前記ポートにバーストを伝送する手段
    と、前記中央メモリにアクセスする手段を備えるポート
    出力処理手段と、（ｅ）前記中央メモリと結合され、所
    与の時点に前記メモリへの単一のアクセスが行なわれ得
    ることを保証するためのメモリ管理手段と、（ｆ）バー
    ストを前記スイツチを介して、該スイツチのオリジンポ
    ートから該同じスイツチのデステイネーシヨンポートに
    ルート指定する手段と を備えるバーストスイツチング通信システム用リンクス
    イツチ。
  22. （２２）前記スイツチがポートバスを備え、前記スイツ
    チの前記ポートが、前記ポートバス上に逐次結合され、
    前記ポートバスが時分割され、前記ポートバス上の各ポ
    ートと関連する時間間隔を有している特許請求の範囲第
    ２１項記載のバーストスイツチング通信システム用リン
    クスイツチ。
  23. （２３）前記スイツチがマルチプレクサ回路を備え、前
    記ポートが前記マルチプレクサ回路と結合されている特
    許請求の範囲第２１項記載のバーストスイツチング通信
    システム用リンクスイツチ。
  24. （２４）前記スイツチが少なくとも１つのポートインタ
    ーフエース回路を備えており、前記ポートインターフエ
    ース回路が前記ポートの少なくとも１つと結合されてい
    る特許請求の範囲第２１項記載のバーストスイツチング
    通信システム用リンクスイツチ。
  25. （２５）前記ポートインターフエース回路の少なくとも
    １つが、端末使用者機器と結合するための手段を有する
    ライン回路である特許請求の範囲第２４項記載のバース
    トスイツチング通信システム用リンクスイツチ。
  26. （２６）前記ポートインターフエース回路が、制御機能
    を実施する手段を有するポートプロセツサを備えている
    特許請求の範囲第２４項記載のバーストスイツチング通
    信システム用リンクスイツチ。
  27. （２７）前記ポートインターフエース回路が、他の通信
    システムと結合するための手段を有するトランク回路で
    ある特許請求の範囲第２４項記載のバーストスイツチン
    グ通信システム用リンクスイツチ。
  28. （２８）前記バイトが８ビツトである特許請求の範囲第
    ２１項記載のバーストスイツチング通信システム用リン
    クスイツチ。
  29. （２９）各バーストが、バーストの終了部分に少なくと
    も１つの予め割り当てられたフラグキヤラクタを備えて
    おり、前記フラグまたは当該データリンクエスケープキ
    ヤラクタのいずれかと同じビツト形態を有するバースト
    のデータバイト直前に、予め割り当てられたデータリン
    クエスケープキヤラクタが挿入され、前記システムが、
    フラグキヤラクタと同じビツト形態を有するデータバイ
    トとタ−ミネータとしてのフラグキヤラクタとを区別し
    得るごとくした特許請求の範囲第２８項記載のバースト
    スイツチング通信システム用リンクスイツチ。
  30. （３０）前記フラグキヤラクタおよびデータリンクエス
    ケープキヤラクタが、それぞれアナログ入力信号の最大
    の正の振幅および最大の負の振幅を表わすデイジタルｃ
    ｏｄｅｃ出力に等しい、またはその逆に等しい予め割り
    当てられたビツト形態を有する特許請求の範囲第２９項
    記載のバーストスイツチング通信システム用リンクスイ
    ツチ。
  31. （３１）前記フラグキヤラクタおよびデータリンクキヤ
    ラクタが、それぞれ最小の正の振幅および最小の負の振
    幅を表わすデイジタルｃｏｄｅｃ出力に等しい、または
    その逆に等しい予め割り当てられた形態を有する特許請
    求の範囲第３０項記載のバーストスイツチング通信シス
    テム用リンクスイツチ。
  32. （３２）前記バーストが、可変長情報部分、該情報部分
    に先行する４バイトヘツダおよび前記情報部分に続く１
    バイトターミネータを含み、前記ヘツダが前記デステイ
    ネーシヨンポートアドレスを含む特許請求の範囲第２８
    項記載のバーストスイツチング通信システム用リンクス
    イツチ。
  33. （３３）前記リンクスイツチのポート数が３２に等しい
    かそれより少ない特許請求の範囲第２１項記載のバース
    トスイツチング通信システム用リンクスイツチ。
  34. （３４）前記ポート入力処理手段および前記ポート出力
    処理手段が、各々、スイツチングプロセツサのフアーム
    ウエアまたはソフトウエアの変形されたものを備える特
    許請求の範囲第２１項記載のバーストスイツチング通信
    システム用リンクスイツチ。
  35. （３５）前記中央メモリが、キヤラクタおよびキヤラク
    タ待ち行列を記憶するキヤラクタメモリと、該キヤラク
    タメモリに記憶される前記キヤラクタおよびキヤラクタ
    待ち行列に関係する管理および制御情報を記憶する待ち
    行列メモリを備える特許請求の範囲第３４項記載のバー
    ストスイツチング通信システム用リンクスイツチ。
  36. （３６）前記待ち行列メモリ中の前記情報を管理するた
    めの待ち行列シクエンサを備え、該待ち行列シーケンサ
    が、前記各スイツチングプロセツサに代わつてかつ該各
    スイツチングプロセツサに応答して作用する能力を有し
    、そして該待ち行列シーケンサが、前記スイツチングプ
    ロセツサのいずれとも実質的に並列に動作する能力を有
    する特許請求の範囲第３５項記載のバーストスイツチン
    グ通信システム用リンクスイツチ。
JP61180285A 1985-08-02 1986-08-01 バ−ストスイツチング通信システム用リンクスイツチ Pending JPS6297494A (ja)

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US06/762,641 US4698799A (en) 1985-08-02 1985-08-02 Link switch for a burst-switching communications system

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