JPS6292367A - 撮像素子 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明はＣＣＤ撮像素子に関する。

ＣＣＤ撮像素子が同一チップ」二に微小の増幅段を少な
くとも伴って使用される場合は、レイアウトの制約上か
ら増幅器内の電荷検知ノードをアレイの端部に正確に位
置することが通常できない。

従って、ＣＣＤウェルくダミー画素）のチェインがアレ
イの端部からセンスアンプ内の電荷検知ノードへ電荷パ
ケットを転送するのに通常使用される。しかしながら、
相関２重サンプリングあるいは相関クランプサンプルホ
ールドアンプの様な、比較的複雑なセンスアンプが使用
される場合、標準テレビジョン　フォーマットにおいて
タイミングの問題が発生する。

従って、通常のＣＣＤエリア撮像素子の構成においては
、画素の一つのラインが同時にＣＣＤウェルの全部のチ
ェインから一つ以上のシリアルレジスタのレジスタへ平
行に転送され、シリアルレジスタはクロック信号と同期
してこのラインの画素情報をセンスアンプを通して連続
的に運送する。

レベルセツティングのために、（例えば、金属マスク層
によって遮光された）暗黒参照画素は通常撮像領域の端
部に含まれている。暗黒参照位置からの電荷パケットは
クロック信号と同期してセンスアンプを先づ通過し、後
の処理段において画像レベルと比較される参照レベルを
与える。暗黒参照信号のこの様な使用は温度変化、素子
パラメーターの変動等を補償することを可能にする。し
かしながら、これら慣用技術はタイミング上の制約を導
くことになる。従来技術において、一つのラインの電荷
パケットがシリアルレジスタへ転送された後、シリアル
レジスタはタミー画素の各々に対して一度クロック信号
が与えられる必要があり、撮像領域から電荷パケットが
センスアンプ内にクロック信号に同期して送られ始める
前に暗黒参照画素の各々に対して一度クロック信号が与
えられる必要がある。テレビジョン　フォーマットは一
ライン毎に利用できる全時間について制約をもたらすの
で、ＣＯＤクロックザイクルのこの数は、使用される素
子パラメーターに対して許されるクロック速度では長す
ぎる場合がある。

このタイミングの制約におりる調節可能なパラメーター
のみがダミー画素の数であるので、このことがダミー画
素の数に関して実際上の制限を与える。このダミー画素
はアレイの端部とセンスアンプの電荷検知ノードとの間
に介在させることができる。このことは逆に、相関２重
サンプリングまたは相関クランプサンプルホールドアン
プの様なより複雑なアンプを使用することはできないこ
とを意味する。なぜなら、このような複雑なアンプのレ
イアウトは上述された時間の制約によって許されるより
もより多くのダミー画素をアレイの端部と電荷検知ノー
ドとの間に設けることを要求する。

一つ以上のシリアルレジスタが出力として使用される時
はこの時間上の制約は悪化する。従って、カラー撮像素
子に対しては、アレイの端部にマルチプレクサ段が含ま
れることが好ましく、その結果ＣＣＤアレイの３つの隣
接するコラムの各組が切り換えられて３つの電荷パケッ
トが一つの連続する出力になる。この連続する出力は並
列に（アレイの幅を横切って）３つのシリアルレジスタ
に転送することができる。各シリアルレジスタは次にク
ロック信号に同期して電荷パケットを平行にレジスタ自
身のセンスアンプを通過させる。しかしながら、一つで
なく３つセンスアンプを使用すると、長いダミー画素チ
ェインを必要とするレイアウト上の制約が悪化するとい
うことを当然意味する。更に、マルチプレクシングゲー
トが動作するのに必要とされる時間および一つでなく３
つのシリアルレジスタに電荷パケットを平行に転送する
ための時間は更に使用可、能時間を減少する。このこと
は時間上の制約を更に悪化する。

本発明はこれらの問題点を解決し、従来技術において通
常使用されるのとは反対側の撮像領域に暗黒参照画素を
位置することによって、複雑なセンスアンプを複数のシ
リアル出力レジスタに使用することを可能にする。従っ
て、従来技術において、暗黒参照画素は、信号がクロッ
ク信号に同期して先づセンスアンプを通過するように通
常位置されているが、本発明においては、従来技術にお
ける様なセンスアンプに最も近い端部ではなく、センス
アンプから最も遠い位置にあるシリアルレジスタ内に信
号が転送されるように暗黒参照画素が位置される。

本発明においては、撮像領域からの電荷パケットがシリ
アルレジスタに沿ってクロック信号によって転送され、
ダミー画素を通過してセンスアンプへ送られた後、暗黒
参照画素からの電荷パケットは直ちにクロック信号によ
ってセンスアンプを通過することはなく、電荷パケット
のシリアルレジスタへの次の平行転送の間はダミー画素
中に残される。次のラインの電荷パケットがクロック信
号によってセンスアンプを通過する時、前のラインから
の暗黒参照画素はすでにダミー画素内に記憶されており
、クロック信号によってセンスアンプを通されるのを待
つ。従って、ダミー画素の数による遅延成分は、別途に
使用される暗黒参照画素の数によって減少される。

従って、このエリアＣＣＤ撮像構成は、基準テレビジョ
ン　タイミング規格で動作し、複雑なセンスアンプを使
用するＣＣＤ撮像素子を有効に提供する。

本発明は同様に基準テレビジョン　タイミング規格で動
作でき、かつ３つの分れた複雑なセンスアンプを使用す
るＣＣＤエリア撮像素子を有効に提供する。

本発明に従うと、 ＣＣＤエレメントの複数のコラムと、遮光されたＣＣＤ
エレメントの別の複数のコラムから構成される暗黒参照
領域とを撮像領域、 遮光されたＣＣＤエレメントの複数のコラムからなる記
憶領域、 前記記憶領域内の前記ＣＣＤエレメントのコラムの各々
から電荷パケットを受け取る手段から成るシリアルシフ
トレジスタ、および 前記暗黒参照領域内で発生された電荷パケットを前記記
憶領域から最初に受け取る部分とは反対側の端部におい
て前記シリアルレジスタと接続される増幅器から構成さ
れる撮像素子が提供される。

実施例 最初に、本発明によって得られる種々の新規な特徴に従
って、素子を製造するときに使用するプロセスを説明す
る。

製　　　法 第１１図は従来のＣＣＤ製造方法の例を示す。

Ｐ型基板１０の上に酸化膜Ｉ４が形成され、そのあと、
プランケット埋込みチャンネル注入によってｎ型の表層
１２が形成される。（注入の代りに、エピタキシャル成
長により表層１２を形成してもよい。）次に、チャンネ
ル・ストッパ個所がさらされるように、注入マスク１６
がパターンに従って作られる。次に、Ｐ型注入により第
１１Ｂ図に示すように、Ｐ＋チャンネル・ストッパ２が
形成される。最後に、クロック・ウェルが注入され、そ
してポリゲート２２がチャンネル・ストッパの行を横切
るようにパターンに従って作られる。ポリゲート２２の
パターニングにより、チャンネルに沿ってクロック・フ
ェーズの場所が定まる。

本発明においては、木質的な利点を生み出すために、特
別のマスク工程が追加され、かつ工程順序が変更されて
いる。本発明の製造方法の主要工程を第１２図に示す。

第１の相違は、第１２Ａ図に示ずように、従来使用して
いるブランケット層１２とは対照に、埋込みチャンネル
注入が注入マスク１１によってパターニングされ、パタ
ーン通りのチャンネル１３が形成されことである。その
あと（クロック・ウェルが形成されたあと）、第１２Ｂ
図に示すようにポリゲート２２がパターニングされる。

次に、チャンネル・ストッパ注入が注入マスター９によ
ってスクリーニングされて、第１２Ｃ図に示すように、
パターン通りのＰ１チャンネル・ストッパ領域２１が形
成される。

このように、チャンネル・ストッパ注入は、ポリゲート
２２がパターニングされたあと、加えられるので、Ｐ＋
チャンネル・ストッパ２１はチャンネルの全領域に沿っ
て連続して伸びていなく、ポリゲート２２の一部と交差
するたびに中断している。これは、［これらの領域に外
方拡散するＰ３領域が存在しないので、ポリゲート２２
の下のチャンネル拡散１３の幅が増大すること」を意味
する。そして、これは、「クロック・ウェルの容量が増
大すること」を意味する。

これに応じて仮想フェーズ・ウェルの容量を増大させる
ために、追加（Ｈｉ−Ｃ）注入を行なうことが好ましい
。これは、埋込みチャンネル個所１３のドーピング・プ
ロフィルによって決まる下部接合個所の近くまたはその
下に停止距離を有する深いＰ型注入である。したがって
、仮想フェーズおよびクロック・フェーズの容量は共に
増えている。

以上の説明は、本発明と従来の技術とを区別するいくつ
かの重要な特徴の骨子である。次に、主としてＣＣＩ）
アレイに関して製法を詳細に述べる。

ＮＭＯ３論理回路においてもっばら慣用されているもの
を含めて、表面部を製作するため追加のマスクおよび製
造工程を使用することができるが、ここでは詳しく論じ
ないまた、それほど重要でなる多数のプロセス工程（た
とえば、洗浄、コーイ効果（ｋｏｏｉ　ｅｆｆｅｃｔ）
防止用酸化膜の形成、マスクの剥離等）は、周知であり
、適当な時点におけるそれらの挿入は、この分野の専門
家のだれにも明らかなことであるから、省略する。

また、以下の説明は、多くの特定の注入ドーズとエネル
ギーの明細を示していることに留意されたい。これらは
、半導体素子製造分野の専門家が開示された種々の発明
を製造し、使用することできるように実例として示した
ものであって、発明の範囲を制限するものではない。詳
しく述べると、注入ドーズとエネルギーについて現在好
ましい範囲を示しであるが、プロセス技術者には周知で
あるように、それらの明細は非常に広範囲に変えること
ができる。記載したパラメータの多くは、プロセス技術
者が求めるトレードオフ（ｔｒａｄｅ　ｏｆｆ　：最適
化のための折合い）によっては、±５０％以上も変るこ
とがある。周知のように、どれが１つの注入工程の諸パ
ラメータと酸化膜の厚さ、電源電圧、アニーリング条件
、他の注入ステップの諸パラメータ等との間には、数多
くの１〜レードオフがある。さらに、多くの代替技術を
利用することも可能である（−例を挙げれば、ｔ、　ａ
　ｃ　ｏ　ｓの代りに側壁マスク・アイソレーションを
使うことができよう）、また工程を入れ替えたり、修正
することも可能である。

本特許出願の明細書の多くの部分は、特に、仮想フェー
ズＣＣＤ技術を使用するプロセスに関連がある。仮想フ
ェーズＣＣＤ技術の背景は参考までにここに挙げた以下
の文献で知ることができる：ハイネツェック（ｌｌｙｎ
ｅｃｅｋ）の論文［仮想フェーズ技術−大面積ＣＯＤの
製造のための新しい試み］２８１ＥＥＥ　Ｔｒａｎｓａ
ｃｔｉｏｎｓ　ｏｎ　Ｅｌｅｃｔｒｏｎ　Ｄｅｖｉｃｅ
ｓ４８３　　（１９８１年）；同じハイネツェソクの論
文「仮想フェーズＣＣＤ撮像素子のための電子−ホール
用結合ブルーミング防止Ｊ３０　　ｒＥＥＥＴｒａｎｓ
ａｃｔｉｏｎｓ　ｏｎ　Ｅｌｅｃｔｒｏｎ　Ｄｅｖｉｃ
ｅｓ　　９４１（１９８３年）；同じハイネツェソクの
論文ｒＶＰＣＯＤ素子のための低雑音電荷検出増幅器の
設計と性能Ｊ　３１　１　Ｅ　Ｅ　Ｅ　　Ｔｒａｎｓａ
ｃｔｉｏｎｓｏｎ　Ｅｌｅｃｔｒｏｎ　Ｄｅｖｉｃｅｓ
　　１７１３　　（１９８４年）：同じハイネツェソク
の論文「カラーＴＶ利用のための高解像度撮像素子の設
計と性能Ｊ　１９８５年８月発行予定のＩＢＥＥ　　Ｔ
ｒａｎｓａｃｔｔｏｎ　　ｏｎ　ＥｌｅｃｔｒｏｎＤｅ
ｖｉｃｅｓ　　；および米国特許第４，２２９，７８２
　（Ｔ　Ｉ　−７３００）。ここに説明する新機軸の多
くは、他のＣＯＤ技術に同様に完全に利用することがで
きる。

仮想フェーズ技術は、（１）ここに説明する種々の新機
軸を使用する現在考えられる最良の方式であること、（
２）ここに説明する種々の新機軸を利用するには、仮想
フェーズ技術を背景とする方が、他のＣＯＤ技術を背景
とするよりも有利であることが多いという理由で、広範
に引用されているだけである。すなわち、本発明は多く
の他の技術においても利用可能であるし有利であるが、
単に仮想フェーズ技術においてより有利であるというこ
とである。

次に、使用する好ましいプロセス順序を詳細に説明する
。

単結晶半導体の上部分を有する基板、例えば、約］Ｅ１
５／ｃＪＯＰ型にドーピングされた厚さ１０ミクロンの
エピタキシャル層を有するＰ−ｏｎＰ”シリコン・ウェ
ファが出発材料として用意される。

使用する最初の工程は、モウｌ−（ｍｏａｔ、：堀）マ
スキング工程である。この工程は、慣用されているよう
に、窒化シリコン・マスキング層をパターン通りに作る
ために使われる。すなわち、窒化層の開孔によって、選
択された領域がＬ　ＯＧ　ＯＳチャンネル・ストッパ注
入（たとえば、６．　ＯｅＶの加速電圧でＩＥ１４／ｃ
ｄのボロン（この表記法は、［通常ｌＸｌ０”Ｊを表わ
ずために使われる））にさらされる。次に長時間の酸化
にさらされて、モウト領域（モウト領域は能動素子を形
成すべき領域である）を取り囲むＬ　ＯＧ　ＯＳアイソ
レージぢンが表面部に形成される。ＣＯＤアレイの場合
は、酸化膜アソレーションが必要ないので、アレイ全体
がフィールド酸化工程からマスクされる。

次に、ソース／ドレイン・マスクを使って、ＣＣＤアレ
イ全体くダイオード個所、たとえばアレイの上下の縁に
沿ったクリヤリング・ダイオードを除く）をマスクした
あと、ｎ＋ソース／ドレイン注入を使って表面部にＮＭ
Ｏ３素子が形成される。この注入は、たとえば、３０　
６０ＫｅＶで加速された３Ｅ１５〜７Ｅ１５／ｄの燐で
あってもよい。これは、大部分のＭＯＳプロセスで使用
されるように、自己整合するソース／ドレイン注入でな
いことに留意されたい。すなわち、あとで、仮想ウェル
注入を使ってポリゲートのレベルに対し自己整合される
ソース／ドレイン拡張部（ＬＣＤ領域）が形成される。

（このマスクは、モウト（表面部内の）の露出部分およ
びＣＣＤアレイの露出部分から、Ｌ　ＯＧ　ＯＳ窒化膜
を剥離するプラズマ・エツチングをマスクするためにも
使用される。このマスクの下のＬＯＧＯ３窒化膜の部分
は、あとでウェット・エツチングによって除去すること
ができる。）マスクしたソース／ドレイン注入を使用す
ることにより、抵抗の小さい拡散接合部とＬＤＤ構造（
これは、熱い電子の問題を抑制する）が得られるばかり
でなく、ＪＦＥＴ素子を表面部に使用する場合には、都
合がよい。すなわちマスクしたソース／ドレイン注入は
、ＪＦＥＴチャンネル顛域を領域注入からスクリーニン
グできることを意味する。注入の代りに、このドーパン
トを注入する工程をＰＯＣＩ１３ディスポジション工程
として行なうことができる。

次に、ＣＯＤチャンネル領域をさらすためインブラント
・マスク１１がバターニング（パターンに従って開孔）
され、１００〜１５０ＫｅＶの加速電圧でＩＥ１２〜２
Ｅ１２／ｃｎｆの燐が注入され、第１２Ａ図に示すよう
に、埋込みチャンネル領域１３が形成される。

次に、２０〜３０ｅｖの加速電圧で２Ｅ１４〜４Ｅ１４
／ｃ４のヒ素イオンが注入され、クロック・ウェルが形
成される。

このプロセス工程を修正することにより、別の実施例が
得られる。第１６図は、クロック・ウェルのマスキング
に使用することができるくさび形拡張部７０２の平面図
である。この別の実施例は、画素間隔が２０ミクロン以
上ある場合に、各ＣＣＤ画素内の電子に対し電子エネル
ギーの勾配プロフィルを達成するため特に魅力がある。

これは、大型素子の場合、このような勾配プロフィルが
電荷Ｇ 転送効率をより高めるからである。

すなわち、大型ＣＯＤにおいては、大きなウェル領域内
のキャリヤの転送がキャリヤ拡散定数によって制限され
る（ただし、次のフェーズのウェルとバリヤとの境界に
ある電位勾配にキャリヤが接近しているところは除く）
。このキャリヤ拡散プロセスは、クロック周波数と電荷
転送効率との間に折合いを求める必要があるが、上記の
パラメータのどちらか一方に妥協しなければならないこ
とは、大いに望ましくない（特に、フレーム転送素子の
場合には）。したがって、従来の技術では、隣接するフ
ェーズのバリヤがより低い電位エネルギーになったとき
、ウェル内にある程度の電位エネルギー勾配を導入して
、ウェル境界へのキャリヤの転送を加速してやるのが望
ましいと認められてきた。

これは、大型ＣＣＤのアレイにおいて、＠題であるかも
しれないが、さらに、各直列レジスタのピッチがアレイ
の水平ピッチの３倍である。３個の直列レジスタを有す
る１１ｍｍ対角面（４８８Ｘ７８０画素）素子（たとえ
ば）のように小さいＣＣＤの多重化直列レジスタ部分に
おいてとりわけ難題であるかもしれない。

電位勾配を達成する従来の方法は、多数回のイオン注入
を用いてきたが、言うまでもなく、それぞれの追加イオ
ン注入には追加マスク・レベルが必要であるため、プロ
セスが複雑さになり、著しいコスト増大になった。これ
を達成する新規な方法は、二次元電位効果を利用するも
のである。二次元電位効果の利用し才既知ではあるが、
二次元電位効果を利用してＣＣＤの単一ウェル領域内に
電位勾配を達成することは、新規であると信じる。

すなわち、本特許出願のとりわけ新規な特徴は、追加の
マスキング工程を使用する必要がなく、従来のマスキン
グ工程が必要であったパターン・イオン注入のマスク図
形に幾何的修正を加えるだけで、ウェル内に電位勾配を
達成できることである。

第１６図に示した実施例では、クロソクパウエル３０の
形状がくさび形の拡張部７０２をもつように修正されて
いる第６図に示した仮想ウェル領域３４は、第１６図の
実施例において、２つの部分、上部仮想ウェル３４Ｂと
下部仮想ウェル３４Ａに分割されている。上部仮想ウェ
ル３４Ｂは下部仮想ウェル３４Ａの電位エネルギーと仮
想バリヤ１１８のそれとの中間の電位エネルギーを有し
ている。（これを達成するには、マスクが１つ余分に必
要である。）また、上部仮想ウェル３４Ｂは、仮想バリ
ヤ１１８に突き出たくさび形拡張部７０４をもつように
パターンに従って作られる。

第１６図の上部にある電位プロフィルは、断面Ａ、Ｂ、
Ｃに沿ってくさびを横断したときの電位の横の変動を示
す。すなわち、図示の素子構造により、仮想フェーズ内
に２つの中間電位領域が有効に得られる。１つは、通常
の方法で、１マスクの費用で得られた「上部仮想ウェル
」３４Ｂであり、他の１つは、特別のマスキング工程を
必要とすることなく追加の中間電位領域を有効に与える
くさび形拡張部によって得られる。「上部仮想ウェル」
３４Ｂに転送される全ての電荷はいずれにせよ下部仮想
ウェル３４．Ａ内に蓄積されるから、代りに、上部仮想
ウェル３４Ｂを下部バリヤ領域と考えることができる。

第１７図は、第１６図の諸領域の電位プロフィルを示す
。クロック動作部分１１６．７０２．３０の電位プロフ
ィルは、ポリシリコン・クロック動作電極２２の両状態
について示されていることに留意されたい。

しかしながら、第１６図、第１７図の実施例は主要な好
ましい実施例でなく、ここで、主要な好ましい実施例の
検討を再開する。

次に、シリコンの全ての露出した領域にゲート酸化膜１
４が、たとえば７００人の厚さに形成されたあと、ポリ
ゲート２２がパターンに従って作られる。

次に、チャンネル・ストッパ注入マスク１９を使って、
チャンネル・ストッパ領域２１がＰ型注入（たとえば、
１００−２ＱＱＫｅＶで加速されたＩＥ１３〜５Ｅ１３
／−ボロン）にさらされる。

次に、領域３４に対し、仮想ウェル注入（たとえば、２
００ＫｅＶで加速された１、３Ｅ１２／（ｆｆｌの燐）
が実施される。前述のように、一部または全部の仮想ウ
ェルの中に電位勾配を生じさせる必要があれば、この注
入工程のためのマスクを、くさび形拡張部をもつように
修正することもできるし、マスク自体を分割することも
できる（すなわち、特別のマスク・レベルを使って個別
に上部仮想ウェルと下部仮想ウェルをパターン通りに作
ることができる）。しかし、この特別マスクの使用は、
今のところ好ましくない。

次に、ブランケット仮想バリヤの注入（たとえば、３０
０ＫｅＶで加速された１、４Ｅ１２／ｃ１１！の燐）が
全体に行なわれることが好ましい。

仮想ウェル、仮想バリヤ、およびチャンネル・ストッパ
の各注入は、どの順序で行なってもよいが、チャンネル
・ストッパの注入をポリゲート２２のパターン形成のあ
とに行うようにすべきであるというのが、本発明の有益
かつ新規な特徴の１つである。

次に、深いＰ型注入（たとえば、２００ＫｅＶで加速さ
れた２Ｅ１２／ａｆｌのボロン）を行なうことが好まし
い。この注入は、“Ｈ＋−Ｃ”注入として、仮想ウェル
個所の容量を増大させる作用をする。この注入は、アレ
イの場合、マスクされないが、表面の場合は、ＪＦＥＴ
のターンオフ特性を制御し、かつｎ１ソース／ドレイン
拡散のダイオード・ブレークダウン電圧を低下させるの
を避けるためにマスクされる。

ゲート・レベル２２は、この注入およびチャンネル・ス
トッパ注入をストップさせる十分な厚さを有しているこ
とが好ましい。しかし、１００ＫｅＶ以上で加速された
ボロンを止めるには、十分な厚さのポリシリコンが必要
であるが、これば、もう１つの目標と対立する。すなわ
ち、量子効率を向上させるには、撮像アレイのフレーム
（一画面）露光時間中、少なくともある程度のフォトキ
ャリヤがクロック・ウエノ喧仮想ウェルのほかに）内に
集まることができるように、ポリシリコン・ゲート２２
を十分薄（半透明にすることが望ましい。これには、ゲ
ート２２を相応な薄さ、たとえば、０．５ミクロン以下
にしない限り、実際に役立たない。

このジレンマを避けるため、ゲート構造はポリシリコン
２２の上に厚い透明酸化膜７０８を付けるべきであると
いうのが、本発明のもう１つの新規な特徴である。この
層構造は通常のスタック・エツチング法によってパター
ニングされる。たとえば、ゲートは、厚さが２０００〜
３０００人、シートを氏抗が約２０〜１００Ω／−のポ
リシリコンにすることができる。また、透明酸化膜７０
８は、厚さが少なくとも２０００〜５０００人のＣＶＤ
またはプラズマ酸化膜にすることができる。将来の実施
例においては、ポリシリコン層２２の厚さを５００人ま
で減らすことが望ましいと思われる。ポリシリコンの厚
さを減らすと、その透明度が増して露光時間中にクロッ
ク・ウェル内にフォトキャリヤが集まるのが促進される
結果、量子効率が向上する。

次′に、高ドーズ・低エネルギー・ポロン注入（これは
、アレーのブランケットであるが、表面部が選択的にマ
スクされる）を使って仮想フェーズ電極が形成される。

この工程で表面部ＪＦＥＴのゲートが形成される。この
注入は、たとえば、３５ＫｅＶで加速された６ＥＩ２／
ｃＩ１１のボロンであってもよい。第１４Ｂ図に示すよ
うに、仮想フェーズ注入により、ＪＦＥＴゲート３６が
形成され、仮想ウェル注入および仮想バリヤ注入により
、ＪＦＥＴチャンネル領域３８が形成される。

表面部のＭＯＳ　Ｆ　ＥＴの場合は、仮想バリヤ注入と
仮想ウェル注入の組合せにより、ｎ型ソース／ドレイン
拡張部（Ｌ　Ｌ　Ｄ　？ｉＵ域）４０が形成される。

本発明のプロセスの１つの利点は、表面チャンネル型Ｍ
Ｏ３ＦＥＴと埋込みチャンネル型ＭＯ３ＦＥＴの両方を
作れることである。（表面チャンネル型ＭＯＳ　Ｆ　Ｅ
Ｔはエンハンスメントモード素子であり、埋込み型ＭＯ
３ＦＥＴディブレジョンモード素子である。）埋込みチ
ャンネル型ＭＯＳ　Ｆ　ＥＴを作る場合は表面部のモウ
）？ｉｆｆ域が埋込みチャンネル注入（軽ドーズ燐注入
、これはポリゲート・レベルがパターニングされる前に
行なわれる）にさらされる。埋込みチャンネル型素子の
使用は、以下論じるような回路上の利点がある。表面チ
ャンネル型ＭＯ５ＦＥＴを形成するために、所望の表面
チャンネル素子個所のモウＨＪｔ域が、埋込みチャンネ
ル注入からブロックされる。また、ＮＭＯ３（または０
ＭＯ３）プロセスにおいて慣用されているように能動素
子のしきい値電圧を調整するために、他の注入工程を使
用することができる。

埋込みチャンネル型ＭＯＳＦＥＴは、ドレイン電圧が１
−分低く保たれている限りにおいてのみ、良好な低雑音
性能を発揮する。２０Ｋｌｌｚにおける雑音スペクトル
密度対ドレイン電圧の関係をプロットしたものが第１５
図である。

埋込みチャンネル型素子を飽和電圧以上にバイアスする
と、チャンネル内に熱い電子が発生するものと信じられ
、それが衝突によるイオン化によって余分の電子−正孔
対を発生する。埋込みチャンネル型トランジスタの場合
は、発生した正孔の一部が、バルク・チャンネルとシリ
コン・二酸化シリコン境界面との間の電位ウェルの中に
閉じ込められる。そのあと、正孔は境界面に沿ってドレ
イン領域からソース附近に、最後に基板へ、あるいはゲ
ートの側面に沿ってチャンネル・ストッパへ移動しなけ
ればならない。もし十分な正孔が境界面に蓄積すれば、
トランジスタのしきい値がシストし、ドレイン電流の増
加が観察される。この現像はトランジスタのゲート幅が
増すにつれてより激しくなり、さらに、厚さフィールド
酸化膜領域の隣りの埋込みチャンネルの縁に存在するこ
とかある正孔に対する電位障壁によってひどくなる。

埋込みチャンネル型素子のすぐれた低雑音小信号特性を
保持しながら、上記の雑音問題を回避するため、本発明
は、ＣＣＤの表面部内に表面チャンネル型ＭＯＳトラン
ジスタと埋込みチャンネル型トランジスタを組み合わせ
ることを捉案するものである。表面チャンネル型素子と
埋込みチャンネル型素子の双方に共通なドレイン供給電
圧（ＶＤＤ）を使用し、先の低雑音の埋込みチャンネル
段から得られるレベルによって表面チャンネル型トラン
ジスタを正しくバイアスし、高出力電流レベルを達成す
ることが可能である。すなわち、表面チャンネルＭＯ５
出力段は、小信号段に、低雑音の埋込みチャンネル型素
子を使用することを可能にし、しかし埋込みチャンネル
型トランジスタを高雑音域にバイアスして出力段を駆動
する必要性を回避している。このように、埋込みチャン
ネル型トランジスタと表面チャンネル型トランジスタを
組み合わせることにより、より低いドレイン・バイアス
の要求、より低い消費電力、より低い出力直流電圧およ
び最も重要である。良好な雑音性能が得られる。

上述の好ましい実施例に使用されたプロセス・パラメー
タに関して、表面チャンネル型素子はＯ〜０．５Ｖのし
きい値電圧を有し、ドレイン電圧（ＶＤＤ）は、１２Ｖ
前後であり、表面チャンネル出力素子は８Ｖ前後ゲート
電圧にバイアスされることが好ましい。直流出力電圧は
約５Ｖ（これは負荷トランジスタの大きさによって決ま
る）であるから、ゲートからソースへの電圧は３Ｖ前後
である。埋込みチャンネル型素子は−６〜−７■のしき
い値電圧を有し、ＶＤＤは同様に約１２Ｖであり、ゲー
トからソースへの電圧は一３Ｖ前後である（すなわち、
ゲートは約３Ｖでバイアスされ、オン状態になる）。

このあと、メタル・パターニング、接点パターニングお
よび第２ポリ　（必要であれば）を含む、表面部の製作
に使われる他の通常のＮＭＯＳプロセス工程による処理
が続く。撮像アレイ区域の上に不透明な保護被膜を使え
ないことはもちろんである。通常の圧縮性窒化保護被膜
の代りに、酸化保護被膜を使うことが好ましい。金属レ
ベルは、その相互連結機能のほかに、暗基準区域２０２
と蓄積区域２０４を被覆するため、パターンに従って形
成されることが好ましい。また、随意に（もし相互連結
の必要がなければ直列シフト・レジスタ２０６、マルチ
プレクサ２０８およびダミー要素２１０を被覆するため
、メタル・レベルを使用することができる（第１Ｏ図は
、これらの要素および撮像区域２１２の相対的位置を示
す。）第６図は、撮像区域２１２（図の上部および蓄積
区域２０４（図の下部）を示す、ＣＣＤセルの平面図と
断面図である。撮像区域２１２には、ポリ・レベル２２
を使用して、セルのゲートのほかに、ブルーミング防止
ゲート２２′が形成されている。

仮想フェーズにおいては、すなわちもし信号電荷がブル
ーミングのためあふれていなければ、全ての信号電荷が
仮想ウェル個所にあるとき、ブルーミング防止ゲー］・
を簡単に負にクロックして、その酸化膜の下の境界面積
を正孔（仮想電極および基板から蓄積された）で満すこ
とができる。そのあと、ブルーミング防止ゲートを正に
クロックして、漂遊電子を集めることができ、この漂遊
電子は境界面層に蓄積された正孔と再結合する。ブルー
ミング防止作用については、ハイネツェック論文、３０
　１　Ｅ　Ｅ　ＥＴｒａｎｓａｃｔｉｏｎｓ　ｏｎ　Ｅ
ｌｅｃｔｒｏｎＤｅｖｉｃｅｓ　９４１頁（１９８３年
）にかなり詳しく論じられている。

上述のプロセスによって形成されたチャンネル領域１３
は、ポリゲート２２の外側のチャンネル・ストッパ２１
、およびポリゲート２２の下の基板１００バツクグラウ
ンド・ドーピングによって隔てられている。各ポリゲー
ト２２の下にあるのは、クロック・バリア１１６とクロ
ック・ウェル３０である。前述のように、パターンによ
るヒ素注入によって形成されたクロック・ウェル３０は
、イオン化され注入されたヒ素原子から局部空間電荷を
発生する。（第６図の線図には、全ての注入がそれらの
正味空間電荷で示しである、すなわちＰ型注入は負電荷
で、ｎ型注入は正電荷で示しである。）仮想フェーズ電
極１０８　（これは、前に論じたようにブランケットボ
ロン注入によって形成された）の下にあるのは、仮想バ
リヤ部分１１８と仮想ウェル部分３４である。（前に触
れたように、仮想ウェル部分３４はパターン燐注入によ
って形成することが好ましく、仮想バリヤ部分１１８は
ブランケット燐注入を使って形成することが好ましい。

）　（撮像区域２１２では、ブルーミング防止ゲート２
２が仮想ウェル領域３４と仮想バリヤ領域１１Ｂとを分
離していることに注目されたい。）また、仮想ウェル注
入の下に、深いブランケットＰ型注入１１２を使ってそ
の容量を増すことが好ましい。この注入はブランケット
注入として行なわれるのが好ましいので、仮想バリヤ領
域の下のＰ型基板の集中度（ｃｏｎｃｅｎｔｒａｔｉｏ
ｎ）も増大する。

次に、上述のプロセス工程と素子構造を使用するＣＣＤ
アレイ組織について説明する。

出力構造 ＣＣＤ要素の縦列は、第６図に示すように、撮像区域２
１２と蓄積領域２０４を通って延びている。２個のアレ
イの下端では、ＣＣＤ要素の縦列が、第７図および第８
図に示すように、連結されている。図示のゲート２２は
、一連のゲートのうちの最後のゲート、たとえば第６図
の一番下に示されているゲートである。したがって、１
つの行が蓄積区域２０４から直列シフトレジスタ２０６
へ転送されている間に、このゲートがクロックされ、電
荷パケットが図示の３つのチャンネルから、ゲートとマ
ルチプレクサ・ゲート２２ｍとの間の仮想ウェル３４に
転送される。そのあと、マルチプレクサ・ゲート２２ｍ
がクロックされ、電荷が仮想ウェル３４ａから第８図の
一番上の仮想ウェル３４ｅへ転送される。同様なりロッ
キング動作によって、ウェル３４ｂからウェル３４ａへ
、ウェル３４ｅから３４ｂへ電荷が転送される。

第８図は、１個の直列シフト・ゲー１−２２３３と１個
の並列転送ゲー）２２ｔを示す。クロック・ウェル３０
と仮想ウェル３４の形状かられかるように、直列シフト
・ゲー１〜２２８３がクロックされると、このゲート２
２Ｓ３は仮想ウェル３４ｅが仮想ウェル３４ｆへ電荷を
転送するほか、ウェル３４ｇからウェル３４．　ｆへ電
荷を転送する。すなわち、このゲート２２Ｓ３は、直列
シフト・レジスタのゲートであり、直列クロッキングと
並列転送の両方を実行する。転送ゲー１−２２　ｔは、
ウェル３４ｆ　（およびそれに対応している全てのウェ
ル）から他の列のウェル３４ｂへ平行して電荷を転送す
る。これらのウェル３４ｂに他の直列転送ゲート２２Ｓ
２　（図示せず）と隣接している。

すなわち、ウェル３４ｅが転送ゲート２２ｓ３に対し配
置されているのとほぼ同様に、ウェル３４ｂは直列転送
ゲー）２２ｓ２に対し配置されている。

電荷が直列転送ゲート２２ｓ３に沿って転送されている
とき、電荷は仮想ウェル３４よりも幅の広い仮想バリヤ
１１８を見ることに注目されたい。

第６図との比較かられかると思われるがこれは、ＣＣＤ
アレイに使われる相対的サイジング（大小順に並べる）
とは異なる。これらの幅広のバリヤ１１８は、良好なタ
イミングおよび起りうる２つの電荷転送方向く直列およ
び並列）の両方における高い電荷転送効率、を達成する
のに役立っている。

撮像素子の３色を分解するには、２２ｓ３のような３個
の転送ゲートを使用することが好ましい。

（この色分解に対応させるために、カラーフィルタ・ス
トライプを撮像区域２１２の個々のチャンネルの上に置
き、たとえば、ウェル３４ａが赤の画素サイトから集め
た情報を有し、ウェル３４ｂが縁の画素サイトから集め
た情報を有し、ウェル３４ｃが青の画素サイトから集め
た情報を有するようにすることが好ましい。） したがって、蓄積区域の下部には、一般に、多重化ゲー
ト、第１直列シフト・レジスタ・ゲート２２ｓ３、第１
並列転送ゲート２２ｔ、第２直列シフト・レジスタ・ゲ
ート２２ｓ３、第２並列転送ゲート２２ｔ、第３直列シ
フト・レジスタ・ゲート２２ｓ３、第３並列転送ゲート
がある。もちろん、３つ以上またはそれ以下の色を使う
ことができる。たとえば、４色は、撮像区域の上に置い
た４つのカラーストライプ、第４直列シフト・レジスタ
２２ｓ４および第４増幅器を使用することにより、実行
できよう。

第３並列転送ゲー）２２ｔは、オプション部品であり、
第３直列シフト・レジスタ２２ｓ１からの電荷をｎ＋　
ドレイン拡散部（図示せず）にシフトするために使うこ
とができる。このｎ′″　ドレイン拡散部を使って、出
力増幅器を順次通るクロック電荷を遅延させずに、起動
時に、アレイ全体から漂遊電荷を除去することができる
。アレイの最上部には、各列の最初のＣＣＤ要素に隣接
して、もう１つのｎ゛　ドレイン拡散部（図示せず）を
配置することが好ましい。これちの２つのドレイン拡散
部は漂遊電荷（フォトキャリヤ）を集める作用をする。

そうしなければ、漂遊電荷がアレイ内に拡散して縁の近
くの画素に高い雑音が生じるはずである。もう１つの関
連する特徴は、アレイの縁にある２つのガード列である
。これらのガード列は他の隣接する列とは逆のパターン
で形成されたウェルとバリヤを有しているので、アレイ
の行がクロックされたとき、これらの列は電荷をレジス
タ２２ｓ３へ転送せず、代りにそれらの電荷を上部のｎ
゛　ドレインに転送する。この結果、拡散するキャリヤ
によって各行の最初と最後の画素における暗電流にスパ
イクが生じるのが防止される。

このスパイクが防止されないと、以後の信号処理におい
て困難が生じよう。

したがって、直列クロック動作がシフト・レジスタ２０
６をからにしたあと（すなわち、ウェル３４ｅ〜３４ｈ
は全て必然的にからになる）、蓄積区域２０４内の行２
２が全てクロックされ、１つの行の電荷が多重化ゲート
２２ｍの上のウェル３４ａ、３４ｂ、３４ｃに転送され
る。多重化ゲート２２ｍがクロックされて電荷がウェル
３４ａからウェル３４ｅへ転送されると直ちに直列電極
２２ｓ３もクロックされ、その同じ電荷バケットがウェ
ル３４ｆへ転送される。次に、多重化ゲー１”　２２　
ｍが再びクロックされ、前にウェル３４ｂにあって現在
ウェル３４ａにある電荷バケソ１−がウェル３４ｅに転
送され、他方、転送ゲート２２ｔが同時にクロックされ
、当初ウェル３４ａにあった電荷がウェル３４ｂに転送
される。この動作の繰返しにより、転送されたばかりの
情報の行から、シフト・レジスタ・ゲート２２ｓ３．２
２ｓ２．２２ｓｌ（図示せず）分解された色に対応する
電荷パケットがロードされる。このあと、直列転送ゲー
ト２２ｓ３．２２ｓ２．２２ｓ１がクロックされ（他方
、並列転送ゲー１２２　ｔはクロックされない）、これ
らの電荷が出力増幅器２１４を介して外に転送される。

シフト・レジスタ２０６の直列転送ゲート２２ｓ３．２
２ｓ２．２２ｓ１ば、第４Ｂ図に示すように、フェーズ
φＮＳ、φ、Ｌ、φ鋪を使用してクロックすることか好
ましい。好ましい実施例では、次に述べるように、これ
らの同じクロック・フェーズが出力増幅器２１４にも使
われている。

第４Ａ図は、好ましい実施例の相関クランプ・サンプル
ーホルールド増幅器を示す。

第２直列シフト・レジスタ２０６の両端には、ダミー要
素２１０が含まれていることに注目されたい。これらの
ダミー要素は直列転送ゲー）　２２ｓ３．２２ｓ２．２
２Ｓ１によってゲートされるが、並列転送ゲート２２ｔ
をシフト・レジスタ２０６のこの部分に含ませる必要は
ない。各シフト・レジ゛スクは、第４Ａ図に示すように
、検出節２１６で終っている。

この検出節２１６のサンプル構造の断面を第９図に示す
。クロック・バリヤ３０とクロック・ウェル１１６は直
列シフト・レジスタ・ゲート２２Ｓ１（または２２ｓ２
または２２　ｓ　３）の端にある。

ポリゲート２２Ｓ１をクロックすることにようて、仮想
バリヤ１１８より上のクロック・ウェル１１６から、拡
散部２２２とポリプレート２２の一部とそれと結合され
たアルミニウム接点２２０によって形成されたキャパシ
タに電荷が転送される。この節は、非常に小さいキャパ
シタンスに対応した妥当な線形電荷−電圧関係を有する
。すなわち、この節では、ゲートがチャンネルに短絡さ
れているので、電荷蓄積のため小さなチャンネル対基板
のキャパシタンスがあるだけである。この検出節の作用
は、別の仕方でも考察することができる。

すなわち、この検出部は、そのキャパシタンスが小さい
ので、大部分が仮想ウェル３４に蓄積された電荷に対し
、効率のよい準フェルミ・レベル検出器になる。

ｎ＋拡散部２２２はソース／ドレイン注入によって形成
される。薄くドープされたドレイン拡張領域、たとえば
第９図に示す領域２２４は、仮想ウェルおよび仮想バリ
ヤ注入にさらずことによって形成することが好ましい。

したがって、表面部のＮＭＯＳトランジスタにおいては
、薄くドープされたドレイン拡張領域２２４がゲートに
対し自己整合されるかソース／ドレインｎ＋拡散部２２
は必要ない。

第４図の線図は、接地されたＪＦＥＴゲート（仮想フェ
ーズ・ゲート）がＭＯＳゲート（クロック・ゲート）に
隣接している各ＣＯＤ要素を示す。リセット電圧Ｖｒは
、ＣＣＤ構造を介して検出節２１６へも接続されている
ことに注目されたい。仮想フェーズゲート２２８を介し
て検出節２１６へ電荷を転送するため、クロック・フェ
ーズφ。がクロックされる。リセット・ゲート２３０お
よび（または）仮想フェーズ・ゲート２２８は、この個
所に一定の抵抗を導入するように構成することが好まし
い。これは、この領域においてチャンネルを狭くするか
、あるいはＬ　Ｄ　Ｄ　ｍｌ域２２４を延長して、より
大きな直列抵抗を導入することで達成することができる
。

したがって、最初、検出節２１６はリセット電圧Ｖｒに
おおざっばにリセットされる。また、検出節２１６はト
ランジスタＱ１、Ｑ２を含むソース・フォロワ段をゲー
トさせるように持続されている。

Ｑｌは幅が９ミクロンで、長さが６ミクロンの埋込みチ
ャンネル型ＭＯＳ　Ｆ　Ｆ、Ｔが好ましい。Ｑ２はチャ
ンネル長が３０ミクロンで、ゲート幅が６ミクロンのＪ
ＦＥＴが好ましい。この非常に小さいＷ／Ｉ、比の第１
段負荷が使用されている理由は、この素子が高ピンチオ
フ素子であるからである。

（すなわち、そのピンチオフ電圧はだいたい４■であり
、高ピンチオフＪＦＥＴの使用により、ＪＰＥＴの雑音
寄与は減るが、その長さをその幅より大きくして、その
電流を小さく保たなければならない。）この第１ソース
・フォロワ段の出力は、キャパシタＣ６とＣｓの間の節
に接続されている。チャンネル長さは３〜１００ミクロ
ンの範囲内で変えることができ、この分野の専門家には
周知であるように、プロセスを適当に修正すれば、さら
に広く変えることができる。

キャパシタＣ５はＱｌを含むソース・フォロワ段の出力
に対し低域フィルタの効果を有する。すなわち、増幅器
帯域幅が小さければ小さいほど全雑音パワーが低いこと
を意味する。

リセット・フェーズのあと、クランプ・フェーズφＣβ
がクロックされる。このクロックの下降縁で、ＣＯＤレ
ジスタから第１検出節２１６に信号電荷パケットが転送
される。このフェーズは、ダミー要素、すなわち第２検
出節２３２を備えている短かいＣＯＤチャンネルをゲー
トさせるように接続されている。

第２検出節２３２は基本的に第１検出節２１６と同じ構
成であるが若干大きな寸法を有する。すなわち、検出節
２３２はポリキャパシタ・プレートに短絡されているｎ
＋拡散部２２２を有し、ＣＯＤ要素（クロック・フェー
ズと仮想フェーズの両方、すなわちＭＯＳおよびＪＦＥ
Ｔ能動要素の両方）によってリセット電源電圧Ｖｖから
隔離されている。

したがって、クロック・フェーズφｃｌの間、トランジ
スタＱ３のゲートには、第２検出節２３２上のリセット
電圧に対応する電圧が現われるが、このリセット電圧は
第１検出節２１６上に発生し４ま たリセット電圧よりも雑音が少ない。その理由は、第２
検出節２３２がより大きいばかりでなく、より大きなキ
ャパシタＣｏに接続されているので１、ｌＴ／Ｃ雑音成
分が減るためである。φｃｐの下降縁では、キャパシタ
ＣｏはＱｌの出力をＱ３のゲートへ通過させる。ただし
、Ｑｌの出力の雑音成分は部分的に減衰され、Ｑ３のゲ
ートに既に存在する低雑音リセット電圧レベルに加えら
れる。（この減衰はＱ３へ与えられる信号に対し低域フ
ィルタ作用をするＣｓによって得られるアース分路によ
って行なわれる。） 第２バツフア増幅器は、幅が３０ミクロンで、長さが６
ミクロンの埋込みチャンネル型ＭＯ３ＦＩＥＴＱ３と、
チャンネル幅が２０ミクロンで、ゲーＩ・長さが１２ミ
クロンのＪＦＥＴ電流ソースＱ４を含んでいることが好
ましい。クロック・フェーズφｓｈでは、第２ソース・
フォロワ段の出力電圧力トランジスタＱ５によってサン
プルされ、大容量キャパシタｃｈに保持され、ｌ・ラン
ジスタＱ６、ロアを含む最終ソース・フォロワ段を駆動
する。

、ＪＦＥＴ負荷Ｑ４はＱ２のような高ピンチオフ素子で
なく、ピンチオフ電圧か２Ｖ前後の低ピンチオフ素子で
あることに留意されたい。

本発明のプロセスの利点は、２種類のＪＦＥＴが得られ
ることであり、前述の実例が示すように、これは回路設
計者にとって都合がよい。すなわち、長い高ピンチオフ
素子は、特に低雑音性能が要求される個所に負荷として
使用することができ、低ピンチオフ素子はその他の個所
に使用することができる。

これは、仮想ウェル及び仮想バリヤ注入のマスキングに
よってコントロールされる。すなわち、高ピンチオフ素
子は仮想ウェル注入にさらされ、低ピンチオフ素子は仮
想バリヤ注入にさらされる。

トランジスタＱ７は、トランジスタＱ３やＱｌのような
埋込みチャンネル型素子でなく、表面チャンネル型ＭＯ
３ＦＥＴであって幅が２００ミクロンで、長さが６ミク
ロンであることが好ましい。

トランジスタＱ６は、別のＪＦＥＴ負荷であり、チャン
ネル幅が１２０ミクロンで、ゲート長さが１２ミクロン
であることが好ましい。もちろん、ここに記載した素子
寸法は、広範囲に変更することができることは言うまで
もなく、単に現在考えられる発明の最良の形態をできる
だけわかり易く示すためのものである。

次に、低雑音動作のため、このタイプ増幅器を最適化す
ることについて詳しく述べる。

増幅器雑音の最適化 本発明のもう１つの特徴は、一定のクロック周波数およ
び一定の検出節キャパシタンスに対し、この汎用増幅器
の構成を最適化して雑音性能を最適化することが可能な
ことである。したがって、ＮＴＳＣレートに対し、かつ
０．０２ｐＦ前後のＣｄに対し、Ｃｏは第１検出節２１
６のキャパシタンスＣｄの約４５倍にずべきであり、Ｃ
ｓはＣｄの約４４倍にすべきであり、トランジスタＱ１
のソース−ドレイン・キャパシタンスとＣｄの比Ｘは約
１．３にずべきである。しかし他のレー１−に対しては
、これら３つのパラメータを変更して、最適値での良好
な雑音性能とほぼ同程度の雑音性能を得ることかできる
。たとえば、もしＸがＯ１６だけであれば、ＣｓをＣｄ
の８０倍にし、ＣｏをＣｄの７４倍にすれば、なお２以
上のフィギュアオブメリソト（良さの指数）を得ること
が可能であり、また、もしＸが２．９程度であれば、Ｃ
ｓをＣｄの２４倍にし、ＣＯをＣｄの２７倍にすること
によって、なお２以上のフィギュアオブメリットを得る
ことが可能である。最適パラメータ値では、２．１５以
上のフィギュアオブメリソトが得られるが従来は１以上
のフィギュアオブメリットは得られなかった。次に、一
連の一定の動作制約に対するこれらのパラメータの最適
化について詳しく述べる。

最初に、実際に使用されるより複雑な回路を検討する足
場として簡単なキャパシタのりセソＩＪｆｆｉ音につい
て検討する。ここに使用する表記法は、慣行に従って、
下付き変数を連続して書き、指数を二重アステリスクで
表わし、オメガω（角周波数）をＷとして書いである。

したがって、（ｑｎ）＊＊２は（ｑｎ）２と読むことに
なる。ギリシャ文字ミューμ（電子移動度）とパイ　（
π）は、　・完全に書いである。

キャパシタに関するリセソ１〜雑音の通常の取扱いは、
ピアース（Ｐｉｅｒｃｅ）が略述した理論に基いており
、統計熱力学の基本的仮定から導かれたものである。（
ピアース（Ｊ、Ｒ，Ｐｉｅｒｃｅ）の論文「雑音の物理
的発生源Ｊ　Ｐｒｏｃ、　　Ｔ　ＲＥ、νｏ１．４４゜
６０１〜６０８頁、１９５６年５月参照。）周期的にリ
セットされるキャパシタに関する雑音を計算するために
使われる推理の手法を再検討すると共に、用語の定義を
はっきりさせるために、第１図と第２図にそれぞれ示し
た２つの若干異な回路について検討する。第１図におい
て、抵抗器Ｒｒは、キャパシタＣｄと電位Ｖｏの電荷蓄
積部とを結合している。キャパシタにかかる電圧は理想
電圧計で周期的にサンプルすることができ、その示度は
統計的に評価することができる。電荷ｑｎは、システム
の基準変数と考えることができ、次式から計算すること
ができる。

ｑｎ（ｔ）−ｃｄｖｎ（ｔ）・・・・・・・（１）（１
１式では、ＣＤ量が引き去られており、小さな信号変動
のみを注目している。同一回路のアンサンプルについて
取られた電荷の平均二乗値は「システムの基準変数で表
わされた各自由度はシステムのハミルトン関数において
（％）ｋＴの関連エネルギーを有する」と述べている統
計熱力学の法則から求められる。この関連エネルギーは
次のように古くことができる。

（Ｖｚ）　ｋ　Ｔ　−（％）　＜ｑｎ＊　＊　２　＞／
ｃｄ・−１２１鋭角括弧（〈〉）は総平均を表わし、ｑ
ｎはキャパシタ上の電荷の変動、つまり雑音を表わす。

雑音ｑｎＯＲＭＳ稙は、次のように書くことができる。

ｑｎ＝　（＊Ｔｃｄ）　＊　＊　（Ｖｚ）・・・・・・
・・・・・・・・・・・・（３）この結果はよく知られ
ている。通常は、ランダム・プロセスをエルゴード的で
あるとみることによって同じ表現が導かれるが、これは
、総平均が時間平均で置き換えうろこと、およびフーリ
エ変換を使って計算を周波数領域の中で実行しうろこと
を意味する。電荷雑音は次の積分から求めることができ
る。

＜　ｑｎ＊＊　２　＞　−（ｃｄ）＊＊　２　ＸＪ（（
Ｖｎ　（ｆ））司）　ｄ　ｆ　−−−−−−（４，１こ
こでｖｎ（ｆ）は雑音スペクトル密度であり、この場合
、帯域制限白色「ジョンソン」雑音ｖｎ＊＊２（ｆ）　
＝　４　ＲＴ　Ｒｒである。付録Ａは、第１図の示した
回路についての計算の詳細を示す。

以上に対し、より現実的なモデルは、ＣＣＤ撮像素子に
おける実際の電荷検出節の動作をよりぴったり表わして
いる第２図の回路である。この場合は、スイッチング・
プロセスの周期や動作周期に関する詳細な情報を入手す
るまでは、雑音スペクトル密度がわからないので、（４
）式を使って雑音を計算することは、一層難かしい。し
かし、計算結果は、同じ熱力学の一般法則に従って第１
図の回路の場合と同じでなければならない。

上述の考察から得られる重要な結論は、「第１図の回路
を使って第２図に示す回路内のキャパシタに関する雑音
のＲＭＳ値を計算することが可能であること、および雑
音は抵抗器Ｒｒの値に無関係である」ということである
。次節では、電荷検出増幅器において一般に直面する容
量フィードバックを呈する、より複雑な回路においては
、第２の結果が真でないかもしれないことを説明する。

次に、より複雑な回路におけるリセット・ノイズについ
て述べる。

ＣＣＤイメージ・センサにおける実際の電荷検出アンプ
は、ＭＯＳソース・フォロワーのゲートに接続されたコ
ンデンサから成っているのが通常である。この回路構成
においては、ソース、ゲート間の容量が定まっているた
め、ＭＯＳ）ランジスタのソースからゲートに向かう正
帰還を有している。この回路におけるリセット・ノイズ
を分析するために、第３図に示す理想化された場合を、
最初に考察する。アンプＡ１およびＡ２をノイズレスと
なし、アンプＡ２のゲインを単位量に設定する。このモ
デル回路をより現実的を回路とするために、周波数レス
ポンスを、ローパス・フィルタＲ５Ｃｓによって制限し
て、抵抗器Ｒｓによって生ずるノイズを含める。この回
路は、低人力容量を呈するものとして知られており、こ
の低入力容量は正帰還によって得られ、かかる特性は、
大きな寄生容量が検出ノードに結合されている場合にお
いて利用するのに好適である。このような利用の好適例
としては、ＭＯＳ　　Ｘ−Ｙアドレス・アレイ、すなわ
ちラインアドレス・アレイ　（９）がある。

第３図におけるコンデンサＣｄに生ずるノイズを算出す
るために、先に述べた単純な場合において用いたのと同
様な手順に従う。適切な回路式を等式（４）に代入する
と、次の結果＜ｑｎ＊＊２＞が得られる。

＜ｑｎ＊＊’ｌ＞ ＝　ｋＴ　（（Ｃｄ　＋　Ｃｆ　（１−Ａ１　））＊＊
　２−１−　（Ｊ＊＊　２　Ｒｓ／Ｒｒ＋（Ｃｄ　＋Ｃ
ｆ）ＲｓＣｓ／Ｒｒ）／（Ｃｄ　＋Ｃｆ（１−＾ｌ）十
Ｒ５Ｃｓ／Ｒｒ　　　・・・・・・・・・・・・・・・
・・・・・・・・・（５）上記の式を導き出すための詳
細を表Ｂに示す。

抵抗器Ｒｓのノイズに対する関与は、少なくすることが
できるので、以後の考察においては無視するものとする
。この問題に関する正確な取扱は、表Ａに示す一般的な
アウトラインに従うことによって得られる。Ｐａｐｏｕ
ｌｉｓ確率、ランダム変数、および確率過程にューヨー
ク、マグロウヒル１９６５）第４３０頁−第４５２頁を
、参考として本例に用いる。得られた結果においる注目
すべき重要な特徴は、等式（５）によって規定されるノ
イズは、リセット・抵抗器ＲｓＯ値に依存するというこ
とである。二つの動作モードは明確に規定できる。

すなわち、ソフト・リセット・モードは、（Ｃｄ＋Ｃｆ
（１−Ａｊり）Ｒｒ＞＞Ｒ５Ｃｓ　　−−・−・・（６
）であり、一方、ハード・リセット・モードは、式（６
）において不等記号が反転したものである。

また、各モード毎にノイズ値が存在する。すなわち、ソ
フト・リセット・ノイズは等式（７）によって表され、
ハード・リセット・ノイズは等式（８）によって表され
る。

＜ｑｎ＊　　＊　　２　　＞　−ｋＴ（Ｃｄ＋Ｃｆ（１
−八β））・・・・・・・・・（７）＜ｑｎ＊　＊　２
　＞　＝ｋＴ（Ｃｄ＋Ｃｆ）　　−−・＝・＝・”（８
１上記のソフト・リセット・ノイズ・モードは、装置に
適用する場合には好ましいものである。それは、ノイズ
値が低いので、その値をアンプのゲインによって調整可
能だからである。このモードで作動させるには、等式（
６）に与えた条件を満足するように、リセット抵抗器の
値を慎重に選択しなければならない。

次に、上述の数式的表現を、第５図に等価な小信号図を
用いて示す実際の回路に適用することができる。計算は
先の場合と同様であり、したがって繰り返して述べるこ
とはしない。ソフト・リセットにおけるこの場合の条件
式は次のようになる。

（（：ｄ　＋Ｃｇｄ　＋Ｃｇｓ（１−八ｇ））Ｒｒ＞＞
（Ｃｇｓ−１−Ｃｓ）／（Ｇｍ　＋Ｇｂ）　−−−”（
９）この式において、Ｇｂは装置のバック−ゲート・相
互コンダクタンスであり、この式に対応するソフト・リ
セット・ノイズは次のようになる。

＜ｑｎ＊　＊　２＞＝ｋＴ（Ｃｄ　　＋Ｃｇｄ　　＋Ｃ
ｇｓ（１−Ａ６））・・・・・・・・・・・・００ リセット抵抗器Ｒｒの正確な値は、上記の等式（９）を
満足するように、再度慎重に選択する必要がある。しか
しながら、Ｒｒの値が大きいと、不完全なリセットが生
じて、この不完全なりセントによって、検出ノードのサ
チュレーションおよびオーバーフローが引き起こされる
おそれがある。

しかし、リセットの不完全さの程度が僅かの場合には、
その不完全なリセットは許容できる。これは、その次の
クランプ過程において、信号からエラーを除去すること
によってかかるエラーが訂正されるからである。このソ
フト・リセット・モードは、次のアンプ設計において、
ノイズ性能に対する最適信号を得るために用いられる。

次に、相関関係−クランブーサンブルーホールド電荷検
出用のアンプの最適設計を行うためのこのようなノイズ
計算の条件を考察する。

第４ａ図の回路において、最適化する変数は、トランジ
スタＱ１のサイズと、コンデンサＣｓおよびＣＯの値で
ある。Ｑ３の人力容量および検出ノード２の容量は、Ｃ
ＯおよびＣｓに関しては無視できるものと仮定する。更
に、検出ノード２におけるリセット・トランジスタのオ
ン抵抗は、Ｑｌの出力レジスタンスに比べて小さい値で
あると仮定する。また、ホールディング・コンデンサｃ
ｈのサンプリング・ノイズは回路のそのたの部分から独
立したものとして取り扱うことができるものとし、トラ
ンジスタＱ３およびＱｌは、アンプの全ノイズに対して
重大な影響を与えないような充分に大きなものとする。

このような仮定を考慮し、アンプの第１ステージのみ考
慮して、別の解析に使用する小信号等価回路図が導き出
される。

かかる図を第５図に示す。信号対ノイズ比を算出するた
めに導き出す必要のある式を単純化するためには、次の
省略記号を用いるのが便利である。

Ｃｇｓ　＝Ｃｄ／ｘ Ｃｇｄ　＝　Ｃｄｍ／ｘ Ａ　Ｉｔ　＝　Ｇｍ／　（Ｇｍ　＋　Ｇｂ）ＣＩ　　　
＝Ｃｄ＋Ｃｇｄ　　＋Ｃｇｓ（１−八β）ｕｓ　　＝（
ＣＩバ（八７り（ｔｏ）））（Ｃｇｓ　　十Ｃｇｄ）／
（（Ｃｄ＋Ｃｇｄ）　（Ｃｓ＋Ｃｇｓ）＋ＣｓＣｇｓ）
Ｈｃ　　＝　ｕｓ　（Ｃｓ／Ｃｓ　＋　Ｃｏ）ｔｏ　　
＝Ｌ＊＊２／（（ｍｕ）　（Ｖｇｓ−Ｖｔ））ａｏ　　
−（ａｍ）＋（ａｊ）（Ａ４）（Ｖｇｓ−Ｖｔ）／Ｖｐ
。

検出ノード容量Ｃｄは、全て、Ｑｌのゲート幅に左右さ
れないフローティング・ディフュージョンに接続された
固定容量から成っている。Ｃｄの値により、アンプにお
ける電荷変換の最終的な効率が決定され、したがって、
この値は、ＧｏおよびＣｓの正規化係数として用いるこ
とができる。

解析に使用するＭＯＳトランジスタのモデルは、等式（
１１）に示すように可能な限り単純なものとし、式が最
適化過程の基本的な物理的性質を不明確にするような複
雑なものとならないようにする。後のステージにおいて
、より正確なモデルをコンピュータ解析に尊大して、最
終的な装置のレイアウトにおいて使用するより正確な結
果を得ようとすることは困難ではない。

１−ｕ（Ｃｇｓ　　＋ＣＨｄ）（Ｖｇｓ−Ｖｔ）２／（
２Ｌ２）　　＋＋＋・＋＋＋＋＋ａυＧｎ＋　＝　（Ｃ
ｇｓ　＋　Ｃｇｄ）／　ｔｏ　　　　　　　・・・・・
・・・・・・・・・・α乃上記の式の変数ｔｏは、時間
の正規化係数として使用する。ＭＯＳトランジスタおよ
びＪＦＥＴトランジスタに発生ずるノイズは、次のよう
にモデル化される。

（ｉｍ）＊＊２＝　（ａｍ）４ｋＴ（Ｇｍ　＋Ｇｈ）　
　　　　−・−・−・−・・・Ｑ３）（ｉｊ）＊本２−
　（ａｊ）４ｋＴ（２（Ｉｏ）／（Ｖｐｏ）　　　　　
−−−・＝　αａ（１０）はＪＦＥＴ負荷の飽和電流で
あり、弐（１１）においては、この値はＩと等しくされ
ている。二つのノイズ源は非相関関係であると見なすこ
とができ、これらを合計して、第５図に示す信号源（ｉ
ｎ）とすることができる。

（ｉｎ）＊＊２　＝　（ａｏ）４ｋＴ（Ｇｍ　＋Ｃｂ）
　　　　−−−−ＯＳ１半導体素子において通常見受け
られる他のノイズ発生要因は、計算を単純化する場合に
おいては小さなものと見なすことができ、従って解析に
は含めていない。特に、１／ｆノイズは、ＡＣカップリ
ングおよびクランピング動作によってその影響がろかさ
れるので、はんの僅かしかノイズ発生要因として作用し
ない。イメージヤ−出力における第２および第３のステ
ージからの１／ｆノイズも、Ｑ２およびＱ３のザイズが
比較的大きいので、小さい。上述の省略記号を用い、設
定条件を単純化することにより、第１のソース・フォロ
ワー・ステージにおける出力の信号およびノイズを算出
するための式を誘導することが可能になる。

（ｖｓ）　＝（＾ｊ２　）　（ｑｓ）バ（ｃｉ）（１＋
（ｉｎ）／（ｗｓ）））　・−（１６１＜　（ｖａ）＊
本２　　＞　−（ａｏ）（ｋＴ／（Ｃｉ））（Ｃｄ＋Ｃ
ｇｓ＋Ｃｇｄ）本＊２１（（Ｃｄ＋Ｃｇｄ）　（Ｃｇｓ
＋Ｃｓ）　＋ＣｓＣｇｓ）　　−−＝−・−・−・＝α
η上記したちの以外に二つのノズル発生要因が第２のス
テージの入力に現れる。すなわち、その一方のものは、
クランピング動作によっては完全に除去されなかったリ
セット・ノイズの残りである。

他方のものは新たなノイズ発生要因であり、これはリセ
ット・ノイズと同様なものであり、結合コンデンサに発
生する。これらの付加的な要因は、次式のように表現す
ることができる。

＜　（ｙｒｌ＊＊２＞ −＜　（（ｑｎ）＊本２）　　〉 ｔｉｍｅｓ（（（Ａｊ２）／（ｃｉ））＊＊２）ｔｉｍ
ｅｓ（ＥＸＰ（−２（ｗｃ）　（ｔｃ）））ｔｉｍｅｓ
　（１−ＥＸＰ　（−（ｗｓ）　（ｔｓ）））　＊＊２
−　・・・−−α呻＜　（ｖｃ）＊＊２　＞ ＝　ｋＴ／（Ｃｏ）＋ｋＴ（（Ｃｄ）＋　（Ｃｇｄ）＋
　（Ｃｇｓ））ｔｉｍｅｓ Ｆ！ＸＰ　（−２ｗｓ　ｔｓ）／　（（Ｃｄ＋Ｃｇｄ）
　（Ｃｇｓ＋Ｃｓ）＋ＣｓＣｇｓ）　−−−０９１この
結果、信号対ノイズ比の値は、時間領域に変換された等
式（１６）を用いると共に、等式（１７）、（１８）お
よび（１９）によて与えられるノイズ発生要因の全てを
合計することによって、簡単に求めることが可能になる
。すなわち、（ｖｓｈ＊２／　＜　（ｖｎ）＊＊２　＞
　＝（（＾１　）（ｑｓ）（１−ＥＸＰ（−（ｗｓ）（
ｔｓ）））／（Ｃｉ））本＊２ｏｖｅｒ　（＜　（ｖａ
）　＊＊２　＞　＋　＜　（ｖｒ）　＊＊２　＞＋　＜
　（ｖｃ）　＊＊２＞　　　　・・・・・・・・・・・
・・・・・・・Ｑの異なった信号処理方法の比較を便利
に行うために、次式の効率要因Ｆｎを導入することが有
益である。

（ｖｓ）＊＊２／＜　（ｖｎ）＊＊２　＝　（Ｐｎ）＊
＊２（ｑｓ）＊＊２／（ｋＴ　（Ｃｄ）　）　　　　　
・・・・・・・・・・・・・・・（２工）この係数は、
単純なコンデンサＣｄのリセットノイズに対する信号処
理法のノイズを正規化し、該方法のメリットの無次元数
となる。その係数は、ｘ、Ｃｓ及びＧｏの関数として表
現でき、また、以下に示す幾つかの定数の関数として表
現できる。

Ｆｎ＝Ｆｎ（ｔｓ／ｌｏ、ｔｃ　　／ｌｏ＋ａｏ＋Ａ　
ｊ２　、ｍ、ｘ＋Ｃｓ／Ｃｄ＋　　Ｇｏ／Ｃｄ）・・・
・・・・・・・・・・・・・・・（２２）Ｆｎの明示（
ｅｘｐｌ　１ｃｉｔ）の式は、後に示す表Ｃのステップ
に続いて得られる。その最適化処理は、適用例を示すパ
ラメータを選択し、Ｆｎの最適値を見出すことから成る
。本件のセンサに対応する例は以下の通りである。

ｔｓ／ｌｏ＝　２００　　　　Ａｌ２　＝　０．８ｔｃ
／１ｏ＝１８０　　　　ｍ　＝１／３ａｏ　　　＝１．
０ 最適値は、数値的に及び与えられたパラメータに対して
最良に見出すことができ、これは、およそ下記の点であ
る。

ｘ　＝１．３．Ｃｓ／Ｃｄ＝４４．　Ｇｏ／Ｃｄ＝４５
．　Ｆｎ＝２．１５得られた結果によって、ＣＣ３Ｈ信
号処理方法は、普通Ｆｎ＝０．７２の値を有する単純リ
セットの場合の従来の方法に比べて信号対雑音比すなわ
ちＳ／Ｎ比を３倍に改善することが理解されよう。

検知ノードで等価な電子の数として雑音すなわちノイズ
を表すことにより、異なる検知スキームの性能を評価す
るのが便利である。この場合の数は、式（２１）におい
て信号（ｖｓ２）−ノイズ（ｖｓ２）とセントすること
によって、線式から得られ、次のようになる。

Ｎｅｅ　＝（１／Ｆｎ）（ｋＴ（Ｃｄ）／（ｑ＊＊２）
＊＊（１／２）　・・・−旧・１２３）増幅器に接続さ
れるコンデンサＣｄの容ｌｃｄが、０．０２ｐＦの場合
のアートダイオードの代表的な状態の場合、室温におけ
るノイズ電子数は、Ｎｅｅ＝２６．５電子　　　　　　
　・・・・・・・旧・・（２４）しかしながら、この値
はホールドコンデンサ上のサンプルノイズによって下げ
られ、増幅器のバンド幅を過剰に制限しないように小さ
くされる。

誘導において無視された全ての外部ノイズ及びホールド
コンデンサＣｄのサンプルノイズを勘定にいれて得られ
得る実際の結果は、はぼ次の通りである。

Ｎｅｅ＝３４電子　　　　　　　　・・・・・・・・・
・・・（２４）このノイズフロアレベルは、殆どのユー
ザの応用に受け入れられ、単純な検知ノードリセットを
用いる従来の方法に対する顕著な改良となる。

以上の記述において表Ａ、Ｂ、Ｃとして参照された計算
の詳細を以下に掲載する。

表Ａ 第１図のコンデンサのノイズは次の電荷の式から得られ
る。

（ｑｎ）（ｗ）　　　−（ｖｎ）（Ｃｄ）／（１＋商ｗ
（Ｒｒ）（Ｃｄ））　　−−（八１）ノイズのスペクト
ル密度は“白色”ジョンソンノイズとして考えれば良い
。

（（ｖｎ）本＊２）（ｆ）＝４ｋＴ（Ｒｒ）　　　　　
　　　　　　　　　　−−−（Ａ２）これらの値を式（
４）に代入すると、電荷ノイズは以下の通りになる。

＜　（ｑｌ）＊＊２＞　−（（Ｃｄ）＊＊２／（４（ｐ
ｉ））　Ｘ〔式（４ｋＴ（Ｒｒ）／（１＋ｗ＊＊２（Ｒ
ｒ）＊＊２（Ｃｄ）＊＊２））ｄｗの一■から十〇まで
の積分値〕・・・・・・・・・・・・・・・（Ａ３）上
記積分値は、留数（ｒｅｓｉｄｕｅ）の定理を用いて評
価できる。単一の極が複素数Ｗの平面の上半分の、以下
の点に存在する。

耐＝　ｉ／　（Ｒｒ）　（Ｃｄ） これは以下の所望の結果を産む。

＜　（ｑｎ）＊＊２　＞　＝　ｋＴ（Ｃｄ）　　　　　
−−−−−（Ａ４）表Ｂ 第３図のコンデンサＣｄの電荷の回路方程式は、以下の
通りである。

ｉｉｖｑｎ（ｗ）　−（ｖｎ−ｖｄ）／Ｒｒ　　　　　
−−−・−（Ｂｌ）ｉｗ（ｖｄ）（Ｃｄ）　−（ｖｎ−
Ｖｄ）／Ｒｒ＋ｉｗＣ，ｆ　（ｖｏ−ｖｄ）−−（Ｂ２
）（ｖｏ）　＝　（ｖｄ）　（Ａ　Ｉｌ）／（１＋商（
Ｒｓ）（Ｃｓ））＋（ｖｍ）／（１＋商ｗ（Ｒｓ）（Ｃ
ｓ））　　−（Ｂ３）電荷は次の式によって表される。

（ｑｗ）（ｗ）　　＝　（ｖｎ／Ｒｒ）（ｃｄ＋Ｃｆ（
１−Ａ１）４＋ｗａｂ）／（（Ｇｒ＋　ｔｗａ）　（１
＋　ｉｗｂ）　）＋　（（ｖｍ）　（Ｉｌｒ）　）／（
Ｃｆ）バ（Ｇｒ＋　１ｓｖａ）　（１＋　ｉ　ｗｂ）　
）　　　　−−−（Ｂ４）ここで、ａ＋Ｇｒｂ　＝　Ｃ
ｄ　＋　Ｃｆ　（１−八Ｒ）十Ｒ５Ｃｓ／Ｒｒ、及びａ
ｂ　＝ＲｓＣｓ（Ｃｄ＋Ｃｆ）　　　　　　　　・−・
−・（Ｂ５）ノイズスペクトル密度は、“白色”ジョン
ソンノイズすなわち（（ｖｎ）＊＊２）　（ｆ）　＝４
ｋＴＲｒであり、また（　（ｖｍ）　＊＊２）　（ｆ）
　−４ｋＴＲｓであり、これらの密度は相関されていな
いものと考えることができる。式（４）の積分を使うと
、電荷ノイズは次のように表される。

＜　（ｑｎ）　　本＊２＞　−（１／（４（ｐ＋）））
　　Ｘ〔式（４ｋＴＧｒ（（Ｃｄ十Ｃｆ　（（１−八ｊ
！　））＊＊２）　＋（Ｃｆ）＊＊２＋　（ｗ＊＊２）
（ａ＊＊＊２（ｂ＊＊２））　　÷（（（Ｇｒ＊＊２）
＋　（ｗ＊＊２）（ａ＊＊＊２）（１＋　（ｗ＊＊２）
（ｂ＊＊２）））のＷについての一■がら＋■までの積
分値〕・・・・・・・・・・・・（Ｂ６） この積分値は、ｉｖｌ　＝　ｉＧｒ／ａの点と一２＝ｉ
／ｂの点に極を有する。留数の定理を用いると、ノイズ
に対して次の結果が得られる。

＜　（ｑｎ）　〉本＊２　　＝ｋＴ（（（Ｃｄ）＋（Ｃ
ｆ）（１−（Ａ　ｊ！　）））＊＊２＋（Ｃｆ傘＊２）
Ｒｓ／Ｒｒ十（Ｃｄ＋Ｃｆ）ＲｓＣｓ／Ｒｒ）　　÷（
Ｃｄ＋Ｃｆ　（１−Ａ　７り十Ｒ５Ｃｓ／Ｒｒ）　　　
・・・−（Ｂ７）表Ｃ 効率係数Ｆｎの明示の式を得るために、信号及びノイズ
の貢献度の表示を、次の通りｘ、ｍ、Ｃｄを用いて書き
変えるのが有利である。

（Ｖｓ）＊＊２　−（Ａ　１２　（ｑｓ）／Ｃｄ）＊＊
２（ｘ／（１＋ｍ＋ｘ−八ｊ！　）へ＊＊２Ｘ　（１−
ＥＸＰ（−（ｗｓ）　（ｔｓ））　）＊＊２−　・＝　
−−（Ｃ１）＜　（Ｖａ）＊＊２　　＞　＝　（（ａｏ
）ｋＴ／Ｃｄ）（ｘ／（１＋ｍ＋ｘ−八Ｊ））（へ＋ｍ
＋ｘ）バ（ｘＣｓ／Ｃｄ＋　（ｍ＋ｘ）／　（１＋ｍ＋
ｘ）・・・・・・・・・・・・・・・（Ｃ２）〈（νｒ
）＊＊２＞＝ （Ａ　７！＊＊２ｋＴ／Ｃｄ）（ｘ／（１＋ｍ＋ｘ−八
Ｉ！　）へ）（ＥＸＰ（−２（ｗｃ）（ｔｃ）））　Ｘ
　（１−ＥＸＰ（−（ｗｓ）　（ｔｓ）））＊＊２−−
　・・・（Ｃ３）＜　（ＶＣ）＊＊２　＞　＝ｋＴ／Ｇ
ｏ＋（ｘｋＴ／Ｃｄ）　（ＥＸＰ（−２（ｗｓ）　（ｔ
ｓ）））／（ｘＣｓ／Ｃｄ＋（ｍ＋ｘ）（１＋ｍ＋ｘ）
）　　　−−−−（Ｃ４）同様の手順は、回路特性周波
数についても適用でき、これは、以下の通りとなる。

ｗｓ＝　（１／（（Ａ　１　）（ｔｏ）））（（１＋ｍ
）／（１＋ｍ＋ｘ））（１４１１１＋Ｘ−（Ａ　ｌｌ　
））／÷（ｘＣｓ／Ｃｄ＋（ｘ＋ｍ）／（１＋ｍ＋ｘ）
）・・・・・・・・・・・・・・・（Ｃ５）ｗｃ＝匈５
（Ｃｓ　　Ｃｓ十Ｇｏ）　　　　　　　　　　　　　　
　　・・・・・・・・・・・・・・・（Ｃ６）これらの
式から、（ｑｓ）＊＊２／　（ｋＴＣｄ）は、Ｓ／Ｎ比
が式（２０）から形成される場合、因数分解され、式（
２２）で与えられる表示が得られることが理解されよう
。

これらの式は、先の式と組み合わさって、品質係数Ｆｎ
の明示の表示を与え、これが、コンデンサＣｏ及びＣｓ
を制御し及び第１段のトランジスタのサイズを制御する
ことによって、与えられたノードのコンデンサ容量Ｃｄ
及びクロック速度に対するＦｎの最適な数値を得ること
が可能になる。

作動及びタイミング 第４Ａ図に示すような構成の増幅器の動作を詳細に説明
する。

第４Ａ図の回路構成は、第４Ｂ図に示す３つのクロック
相によって制御されている。これらのクロックパルスは
、ラグがないものとして示されているが、パルス間には
、スペース（概略的に、クロックパルスの曲線に破線が
付けられたデルタ状のスペース）が許されている。すな
わちリセットパルスの立ち下がりは、図示のように、ク
ランプパルスの立ち上がりに必ずしも一致しなくてもよ
い。短いデルタ形状の遅延が許され、実際には、パルス
のフィードスルーを減じることから、利点となる。

これらの相は、３つの増幅器において共通に結線しない
のが好ましい。すなわち、第４Ａ図の如き１つの増幅器
が、３つのシリアルシフトレジスタの各々の端に接続さ
れる。シフトレジスタ自身は後の表１に示すように全増
幅器のためのクロック信号を与えるのに用いられる。す
なわち、第１増幅器は、対応するシフトレジスタに結線
されたクランプ相を有し、第２シフトレジスタに結線さ
れたサンプル相と、第３シフトレジスタに結線されたリ
セット相とを有する。同様に、第２増幅器は、第２シフ
トレジスタに結線されたクランプ相を有し、第３シフト
レジスタに結線されたサンプル相と、第１シフトレジス
タに結線されたリセット相とを有する。また、第３増幅
器は、第１シフトレジスタに結線されたサンプル相と、
第２シフトレジスタに結線されたリセット相とを有する
。

表１　（増幅器−レジスタ板綴Ｆ １　　　　　ｐｈｔ−ｓｌ　　　　　ｐｈｉ−ｓ２　　
　　ｐｈｉ−ｓ３２　　　　ｐｈｉ−ｓ２　　　　ｐｈ
ｉ−ｓ３　　　　ｐｈｉ−ｓｌ３　　　　ｐｈｉ−ｓ３
　　　　ｐｈｉ−ｓｌ　　　　ｐｈｉ−ｓ２この増幅器
の接続は結線の費用を経済的にし、３つのオフ−チップ
出力に順次相を捉供し、順次ビデオ信号処理に都合よく
する。

シリアル領域クロックと増幅器のクロックとを制御する
ための共通線を用いることの１面の効果は、シリアルレ
ジスタが対称のタイミングになっていることである。当
技術分野で知られているように、ＣＣＤ構造体の電荷転
送効率をよくするだめの最適なタイミングは、５０％の
クロック動作、すなわち１ザイクルの５０％がハイレベ
ルになっており、残りの５０％がローレベルになってい
る。

しかしながら、第４Ｂ図に示すクロック動作から分かる
ように、この実施例に用いられる共用クロック動作では
、シリアルレジスタが、せいぜい１／３でオンし、２／
３でオフするクロック動作となっている。更に、クロッ
ク相の間に僅がな遅延が導入されてクロックのフィード
スルーを減少させる（これは、最良の増幅器制御に望ま
しい）場合には、シリアルレジスタは、１７４近くでオ
ンし、３７４近くでオフするタイミングでよい。

このような非対称のタイミングを、通常のＣＣＤ構造に
おいて適用する場合には、そのタイミングをそのＣＣＤ
構造の最大クロッキング周波数より相当に低いところで
動作させねばならないが、または電荷移動効率が大きく
低下されてしまうであろう。

しかしながら、本発明によれば、このような非対称タイ
ミングに適応するようにＣＣＤ構造の直列レジスタが変
形される。第８図から分かるように、仮想バリア１１８
は、仮想ウェル３４より実質的に幅が広い。この点は、
それらバリアがそれらウェルよりむしろ狭くなっている
（例えば、第６図に示されるように）通常の構造とは全
く異なっている。しかし、直列クロ・戸トングパスにお
けるこのような非対称構造は、直列レジスタクロックの
使用によって課せられる非対称クロックタイミングと協
働してその増幅器を制御する。なぜならば、キャリアは
、クロックパルスの長いオフ部分中にバリア１１８の広
いフラット電位を通して拡散しうるからである。

このような非対称構造によれば、所与のクロック相内に
２つより多い電位レベルを作り出すために付加的なイン
ブラントを全く必要とせずに、良好な電荷移動効率を達
成することができる。

第１８Ａ、１８Ｂ、　１８Ｃ，Ｉ　９Ａ、　１９Ｂ。

１９ｃ、２０Ａ、２０Ｂ、２０Ｃ，２１Ａ。

２１、　Ｂ、及び２１Ｃ図は、増幅器の重要部分の目下
のところ好ましいレイアウトを示している。これらの図
は、マスクレイアウトを示すオーバーレイである。第１
８Ａ、１９Ａ、２０Ａ、及び２１Ａ図は、モート５０２
、ソース／ドレイン５０４、ポリ５１０およびパターン
状チャンネルストップ５１２の各レベルを示し、第１８
Ｂ、１９Ｂ、２０Ｂ、及び２１Ｂ図は、モート５０２、
ソース／ドレイン５０４、パターン状チャンネルインブ
ラント（パターン状チャンネルストップインブラント５
１２の前に形成される）およびＡｓ−ウェル（クロック
ウェル）５０８の各レベルヲ示シ、第１８Ｃ，１９Ｃ，
２０Ｃ１及び２１Ｃ図は、モー）５０２、ソース／ドレ
イン５０４、仮想ウェル５１４、仮想相電極（ボロン）
５１６、コンタクト５１８、およびメタル５２０の各レ
ベルを示している。これらの図は、すべて、第１８Ａ図
、第１９Ａ図、第２０Ａ図、第２１Ａ図の順番、第１８
Ｂ図、第１９Ｂ図、第２０Ｂ図、第２１Ｂ図の順番、第
１８Ｃ図、第１９Ｃ図、第２０Ｃ図、第２１Ｃ図の順番
にて左側から右側へと相隣接させられるものである。

この特定のレイアウトは、本発明を実施するために必ず
しも必要でないが、いくつかの新しい特徴を例示するも
のである。図示したこれらのレイアウトおよびその他の
マスクパターンは、テキサスインスツルメンツインコー
ボレイテソドによって１９８５年に著作権登録されてい
る。そして、これらは、独占情報を含んでおり、テキサ
スインスツルメンツインコーポレイテソドの同意なくし
ては使用できない。

第１８Ａ図、第１８Ｂ図および第１８Ｃ図は、トランジ
スタＱ１、キャパシタＣ−０およびキャパシタＣ４を示
している。第１の検出ノード２１６およびクロックライ
ンｐｈｉ−ｒｓも示されていないし、また、これら素子
の接続される直列シフトレジスタも示されていない。第
１９Ａ図、第１９Ｂ図および第１９Ｃ図は、トランジス
タＱ１、リセットゲート２３０を有した第２の検出ノー
ド２３２およびトランジスタＱ３およびＱ５並びにキャ
パシタＣ−０の右側を示している。第２０Ａ図、第２０
Ｂ図および第２０Ｃ図は、ＪＦＥＴロードＱ４および大
キャパシタＣ−ｂを示している。第２１Ａ図、第２１Ｂ
図および第２１Ｃ図は、表面チャンネル出力トランジス
タＱ７を示している。出力ＪＰＥＴロードＱ６は示され
ていないが（何故ならば、これは図示されていないコン
タクトパッドの近くに配置されるのが好ましいからであ
る。）、これは、大きいだけでＱ４と同様である。ここ
で注意されたいことは、表面チャンネルＭＯ３ＦＩＥＴ
　　Ｑ７のチャンネルは５ＣＨ３Ｔインブラントに対し
て露出されており、埋込みチャンネル装ｆｆ（Ｑｌのご
とき）ではそうなっていないということである。

また、両方のタイプのゲート領域は仮想ウェルインブラ
ントに対して露出させられており、それらゲートに自己
整列させられるＬ　Ｄ　Ｄ延長領域を与えているという
点も注意すべきである。

更に、３つの増幅器のクロッキングを制御するために使
用される３つの制御ラインのＲＣ時定数を平衡させるた
めダミークロスオーバを含ませるのが好ましい。すなわ
ち、増幅器クロッキングの構成としては、メタルクロッ
クラインが互いにある点で交差することが必要であり、
これは、クロックラインの一方をポリシリコンの短いス
トリップに接触させて他方のメタルラインの下で交差さ
せるようにすることによって、達成される。本発明のこ
のような特徴においては、ダミークロスオーバ（メタル
ラインと直列の短いポリライン）は、クロックラインの
あるものと直列に接続して、他のクロックラインのポリ
ストリップによって導入される付加的なＲＣ遅延を平衡
させるようにするのが好ましい。

第３のソースホロワ段の出力Ｖ−０□は、ＮＴＳＣエン
コーダの如き後に続く段のためのオフチップラインを駆
動させるのに使用されうる。しかしながら、このように
して、最も難しい重要な処理段はオンチップにて行われ
、その後のオフチップ処理は非常に簡単化される。

勿論、これらのすべての段をチップ上に集積しなくても
、実質的な効果を得ることができる。例えば、Ｑ４、Ｃ
−ｈ、Ｑ７およびＱ６のサンプルホールド段は、チップ
から外し、トランジスタＱ３の出力をオフチップライン
を駆動するのに使用するようにしてもよい。このような
実施例は、好ましさの点で幾分おちるが、本発明の重要
な特徴から得られる効果を依然として享受しうるもので
ある。詳述するならば、第１の検出ノード２１６へのリ
セントバスにリセット抵抗を与えるという効果がなおも
得られ、同様に、検出ノード２１Ｇのサイズに対してト
ランジスタＱ１、およびキャパシタＣ−０およびｃ−５
の相対的サイズを正しく決定できることによる効果も、
チップ上にて第２の検出ノード２３２ヘダミーＣＣＤ構
造２３３を接続するという効果も、また、直列シフトレ
ジスタゲートへリセットゲート（カラー装置にお、いて
）をクロス結合させるという効果も依然として得られる
のである。

検出ノード構造２３３の全体をチップから外すことは（
すなわち、チップ外のラインを駆動するために０１の出
力を使用すること）は、好ましさという点では幾分おち
るが、このような構造でも、依然として第１の検出ノー
ド２１６へのリセントバスにリセット抵抗を有効に使用
させることができる。

次に、使用されると好ましいアレイクロッキングについ
て、第１０図を参照して説明する。像領域２１２は、空
中像に対して露出され、所望の時間長に亘って電荷を収
集することができる。一方、領域２０２における暗基準
ＣＯＤ素子は、暗電流に寄与されるどんな電荷をも収集
する。領域２０２における暗基準コラムは、次の点を除
いて、像領域２１２の暗基準コラムと同じ構成を有して
いる。

すなわち、暗基準領域２０２においては、そこに光が達
しないように金属シールドによって覆われている。

垂直フレーム転送間隔毎に、像領域２１２および蓄積領
域２０４の両者のゲートラインは、全体像が像領域２１
２から蓄積領域２０４へ転送されてしまうまで、繰り返
しクロックされる。この後で、蓄積領域２０４は、１度
に１ラインずつクロックされる。蓄積領域２０４から各
ラインがマルチプレクサ２０８を介して３つのシフトレ
ジスタ２０６へ転送された後、シフトレジスタ２０６は
、出力増幅器２１４を通してこれらの電荷パケットを転
送するように、クロックされる。

ここで注意すべき点は、前述の動作においては、像領域
２１２のエツジでの暗基準コラム２０２が蓄積領域２０
４の部分２０４′を通して、出力増幅器２０４から最も
遠い３つのシフトレジスタの端部での６又は７つの素子
（領域２０６’）へ転送されているということである。

電荷バケツ１−の各ラインが直列レジスタ２０６へ転送
された後、それらシフトレジスタは、シフトレジスタ２
０６にそらてダミー素子２１０を通して電荷検出ノード
領域２１１へとピクセル信号を移動させるようにクロッ
クされる。しかしながら、本発明によれば、直列レジス
タ２０６〃に保持されている像領域２１２がらのビクセ
ル像電荷のすべてが電荷感知ノード２１１を通してクロ
ックされた後は、暗基準領域２０２に発して領域２０６
′における直列シフトレジスタへ送られている暗基準信
号は、検出ノード２１１を通してクロックされずダミー
素子２１０に残されるのが好ましい。こうして、次のラ
イン転送が行われるときには、暗基準情報は既にダミー
素子２１０にあり、従って、先ず検出ノード２１１およ
び２１４を通してクロックされる。

暗基準ピクセル２０２からの情報は、オンチソプにて処
理されないが、オフチップ増幅器のオフセットおよびノ
イズレベルを推量するための有用な情報を与える。しか
しながら、暗基準情報が、従来技術におけるように、直
列レジスタの立ち上がりにクロックされるならば、ＣＯ
Ｄアレイから増幅器２１４を分離するのに必要なダミー
素子と暗基準ビクセルによって与えられる遅延は、過大
なものとなろう。別の言い方をすれば、種々の標準のＴ
Ｖフォーマットのすべては、水平ブランキングに利用し
うる時間量に所定の制限を有している。ダミー素子２１
０に必要な遅延と、暗基準信号２０６′に必要な遅延と
を結合させることにより、本発明は、ダミー素子の数を
削減したり、直列シフトレジスタ２０６において標準で
ないクロック割合を使用することを考えたり、並列転送
およびマルチプレクシング動作のための時間を削減した
り、設計構造に無理な制約を加えたりする必要なく、前
述の所定の時間的制限を満足させることができる。

このようにして、前述したシステムによれば、ＣＣＤ撮
像器をして、ＮＴＳＣに完全に適合しうる（またはＰＡ
Ｌに適合しうる、またはＳＲＣＡＭに適合しうる）出力
タイミングを与えることができるようにする。全体像を
像領域２１２から蓄積領域２０４へ並列に転送するため
に、垂直ブランキング間隔を使用し、ピクセルの一つの
ラインを、蓄積領域２０４からマルチプレクサ２０８を
介して３つのシフトレジスタ２０６へと並列に転送する
ために、水平ブランキング間隔を使用する。

当業者には理解しうるように、本発明は、ＣＣＯに広く
種々応用しうる概念を教示している。これら概念は、非
常に種々な装置、処理およびシステムとして実施されう
るものであり、従って、本発明の範囲は、特許請求の範
囲の記載によって限定される以外は、制限されないもの
である。

以上の記載に関連して、以下の各項を開示する。

（１）　　前記シフトレジスタがＣＯＤシフトレジスタ
である特許請求の範囲に記載の撮像素子。

（２）前記シフトレジスタが更に前記アンプに隣り合う
ダミーエレメントの隣り合うチェインから成り、ダミー
エレメントの前記隣り合うチェイン内のダミーエレメン
トが、前記シフトレジスタ内の別のエレメントを通して
転送される以外は前記記憶領域のいかなるコラムからも
電荷パケットを受け取る様には接続されていないＣＣＤ
エレメントである上記（１）項に記＋ｉ＆　ｏ）ｉ：、
“・（３）　　前記シフトレジスタが、前記ダミーエレ
メントの隣り合うチェインに加泳゛（、前記記憶領域の
一つ以上のコラムからシフトされる電荷パケットを受け
取る様に接続される複数のエレメントから成る上記（２
）項に記載の撮像素子。

（４）　　前記シフトレジスタを３つ有し、マルチプレ
クサを更に有し、このマルチプレクサが前記記ｔＱ　ｊ
Ｅｆ域と前記３つのシフトレジスタとの間に接続され、
電荷パケットが前記記憶領域のコラムの隣接する３つの
コラムから前記３つのシリアルシフトレジスタのエレメ
ントの対応する３つのエレメント内へ選択的に転送され
る上記（３）項に記載の撮像素子。

（５）前記撮像領域の個々のコラム上をおおうカラ　ｑ −フィルターストライプを更に有する上記（４）項に記
載の撮像素子。

（６）（Ａ）ＣＣＤエレメントの複数のコラムと、遮光
されたＣＣＤエレメントの別の複数のコラムから構成さ
れる暗黒参照領域とを有する撮像領域に光像を当てるス
テップ、 （Ｂ）周期的に、所定の垂直フレーム転送間隔で、前記
撮像領域内のＣＣＤエレメントの前記コラム内に収集さ
れた電荷パケットを、遮光されたＣＣＤエレメントの複
数のコラムから構成されている記憶領域内のＣＣＤエレ
メントの対応するコラム内へ転送するステップ、（Ｃ）
周期的に、所定のライン転送間隔で、前記記憶領域内の
ＣＣＤエレメントの前記コラムの複数から対応する電荷
パケットを同時に、ＣＣＤエレメントのチェインからな
るシリアルシフトレジスタの対応するエレメントに転送
し、 前記シフトレジスタはダミーエレメントの隣り合うチェ
インに接続された出力端部を有　ｎ しており、ダミーエレメントの隣り合うチェイン内の各
ダミーエレメントは、前記シフトレジスク内の他のエレ
メントを通して転送される以外は前記記憶領域のいかな
るコラムからも電荷パケットを受ける様に接続されてい
ないＣＣＤエレメントであり、ダミーエレメントの前記
チェインの出力がアンプに接続されているステップ、 （０）前記シフトレジスタおよび前記ダミーエレメント
のチェインにクロック信号を送り、前記記憶領域から前
記シフトレジスタ内へ逐次転送される間、前記撮像領域
の前記暗黒参照領域内で発生した電荷パケットが、前記
記憶ｊＪ（［から前記シフトレジスタへの次の転送まで
前記ダミーエレメント内に残され、前記暗黒参照領域以
外の前記撮像領域の部分で発生ずる電荷パケットは、前
記記憶領域から前記シフトレジスタ内への次の転送前に
前記アンプ内へ転送されるステップからなるＣＣＤ撮像
素子の作動方法。

（７）前記ステップ（Ｃ）が、前記記憶領域の全コラム
と接続されかつ第１の前記シフトレジスタにも接続され
複数の電荷パケットを前記第１のシフトレジスタのエレ
メントに並列に転送するマルチプレクサを通して電荷パ
ケットを転送することを含む上記（６）項に記載の方法
。

（８）前記第１のシフトレジスタが、その長さ方向に沿
って電荷パケットをシリアルに転送する手段および電荷
パケットを第２のシフトレジスタに平行に転送する手段
の両方を含んでおり、前記第２のシフトレジスタが、そ
の長さ方向に沿って電荷パケットをシリアルに転送する
手段および電荷パケットを第３のシフトレジスタに平行
に転送する手段の両方を含んでおり、前記ステップ（Ｃ
）が、 前記マルチプレクサおよび前記シフトレジスタにクロッ
ク信号を与えて、電荷パケットを、前記記憶領域の前記
コラ１、の第１の組から前記第１のシフトレジスタの対
応するエレメント内へ、 前記記憶領域の前記コラムの第２の組から前記第２のシ
フトレジスタの対応するエレメント内”・ 前記記憶領域の前記コラムの第３の組から前記第３のシ
フトレジスタの対応するエレメント内へ選択的に転送す
ることを含む上記第７項に記載の方法。

（９）前記撮像領域が、前記撮像領域の個々のコラムを
おおう第１．第２および第３のカラーフィルターストラ
イプを有しており、 前記第１のフィルターストライプの下で収集された電荷
パケットカシ前記第１のシフトレジスタ内へほぼ転送さ
れ、前記第２のフィルターストライプの下で収集された
電荷バケットが前記第２のシフトレジスタ内へほとんど
転送される上記第（８）項に記載の方法。

【図面の簡単な説明】

第１図はキャパシタにかかる電圧が周期的にサンプルさ
れる結合要素として簡単な抵抗器を有する、平衡状態に
ある熱力学系の回路図、第２図はより複雑な結合要素を
有する、平衡状態にある熱力学系の回路図、 第３図は正の容量フィードバックを有する電荷検出増幅
器の理想回路図、 第４Ａ図は好ましい実施例の相関クランプサンプル−ホ
ールド増幅器の回路図、 第４Ｂ図は第４Ａ図に示した増幅器の制御と、シフト・
レジスタ２０６の直列転送ゲー）　２２ｓ３．２２ｓ２
．２２ｓ１をクロックするために使われるクロック・フ
ェーズφｒｓ、φｃ１１φｓｈを示す線図、図中、一番
上の周波数４ｆｓｃは、副搬送波周波数（この実施例で
は、ＣＯＤアレイに使われる転送周波数の３７４倍であ
る）であり、単に基準として記載したものである。 第５図は電荷検出増幅器の第１段の小信号等価回路図、 第６図は１つの実例、すなわち８ｍｍ像検出区域対角面
を有する４８８ｖｘ７７４Ｈフレーム転送ＶＰＣＣＤ撮
像素子の撮像区域２１２（図の上部）および蓄積区域２
０４（図の下部）内のＣＣＤセルの平面図と断面図、 第７図と第８図は撮像区域２１２と蓄積区域２０４を通
って伸びているＣＯＤ要素（第６図に示したものにほぼ
同じ）の垂直列が２つのアレーの下端にどのように接続
されるかを示す図、第９図は第４Ａ図の増幅器に使われ
ている好ましい検出節２１６の実例の断面図、 第１０図は撮像区域２１２と共に、直列シフト・レジス
タ２０６、マルチプレクサ２０８およびダミー要素（こ
の中に撮像区域の右縁で発生した暗基準信号が水平帰線
消去期間の間蓄積される）の相対的位置を示す図、 第１１Ａ図〜第１１Ｃ図はチャンネル・ストッパがクロ
ック・ゲートと仮想ゲートの下に一様に伸びている、従
来のＣＯＤ製造方法の例を示す図、第１２Ａ図〜第１２
Ｃ図は２マスク・チャンネル形成プロセスを使用する、
新規なＣＯＤ製造方法の主要工程を示す図、 第１３Ａ、Ｂ図は、第６図に示したディープＰ型令頁域
を使用する新しい高容量ＣＯＤプロセスのドーピング・
プロフィルと対応する電荷−電位グラフ。比較のため、
標準プロセスの電荷−電位グラフも示しである。 第１４Ａ図は仮想バリヤおよび仮想ウェル注入の組合せ
により、ＭＯ３ＦＥＴ素子のｎ型ソース／ドレイン拡張
領域（Ｌ’　Ｄ　Ｄ領域）４０が表面部にどのように形
成されるかを示す図、 第１４Ｂ図は同様に仮想フェーズ電極注入によりＪＦＥ
Ｔ素子のゲートが表面部にどのように形成されるかを示
す図、 第１５図は２００ＫＨｚにおける雑音スペクトル密度対
ドレイン電圧をプロソトシたグラフ、第１６図は画素間
隔が２０ミクロン以上の場合において特に魅力がある別
の実施例において、各ＣＯＤ画素の中の電子に対し電位
エネルギーの勾配を確立して、電荷転送効率をよく高く
するために使われる注入マスクの平面図、 第１７図はこのマスク構造によって達成される電位エネ
ルギー・プロフィルの例を示す図、第１８Ａ図〜第１８
Ｃ図、第１９Ａ図〜第１９０図、第２０Ａ図〜第２０Ｃ
図および第２１Ａ図〜第２１Ｃ図は、増幅器の重要部分
の好ましいレイアウトである。これらの図は、マスク・
レイアウトを示すオーバーレイである。第１８Ａ図、第
１９Ａ図、第２０Ａ図および第２１Ａ図はモウト５０２
、ソース／ドレイン５０４、ポリ５１０、およびチャン
ネル・ストッパ５１２のレベルを示ず。第１８Ｂ図、第
１９Ｂ図、第２０Ｂ図および第２１Ｂ図はモウト５０２
、ソース／ドレイン５０４チヤンネル注入５０６　（チ
ャンネル・ストッパ注入５１２の前に形成される）、お
よびクロック・うエル５０８のレベルを示す。第１８Ｃ
図、第１９Ｃ図、第２０Ｃ図および第２１Ｃ図はモウト
５０２、ソース／ドレイン５０４、仮想ウェル５１４、
仮想フェーズ電極（ボロン）５１６、接点５１８、およ
びメタル５２０のレベルを示す。 これらの図は、全て、左から右へ、第１８図、第１９図
、第２０図、第２１図の順に相互につながっている。 １０・・・・・・Ｐ型基板、１１・・・・・・注入マス
ク、１２・・・・・・表面層、１３・・・・・・チャン
ネル拡散部、１４・・・・・・酸化膜、１６・・・・・
・注入マスク、１８・・・・・・チャンネル・ストッパ
個所、１９・・・・・・注入マスク、 ２０・・・・・・Ｐ′″チャンネル・ストッパ、２１・
・・・・・Ｐ“チャンネル・ストッパ領域、２２・・・
・・・ポリゲート、 ２２′・・・・・・ブルーミング防止ゲー１−１２２ｍ
・・・・・・多重化ゲート、 ２２ｓ１〜２２ｓ３・・・・・・直列シフト・ゲート、
２２ｔ・・・・・・並列転送ゲート、 ３０・・・・・・クロック・ウェル、３４・・・・・・
仮想ウェル、４０・・・・・・ｎ型ソース／ドレイン拡
張部、１１２・・・・・・ディープ・ブランケットＰ型
注入、１１６・・・・・・クロック・ウェル、１１８・
・・・・・仮想バリヤ、２０２・・・・・・暗基準区域
、２０４・・・・・・蓄積区域、 ２０６・・・・・・直列シスト・レジスタ、２０８・・
・・・・マルチプレクサ、 ２１０・・・・・・ダミー要素、 ２１２・・・・・・撮像区域、２１４・・・・・・出力
増幅器、２１６・・・・・・第１電荷検出節、 ２２０・・・・・・アルミニウム接点、２２２・・・・
・・ソース／ドレインｎ”拡散部、２２４・・・・・・
薄くドープされたドレイン拡張部、２２８・・・・・・
仮想フェーズ・ゲート、２３０・・・・・・リセット・
ゲート、２３２・・・・・・第２電荷検出節、 ７０２・・・・・・くさび形拡張部、 ７０８・・・・・・透明酸化膜。 Ｆｉｇ、　１３Ａ 「デンンＶル（イ゛ルト） Ｆｉｇ、　　／３Ｂ ｈ’ｇ、／４Ａ ／′／り、／４Ｂ ■ ｖｄ−ｖｓ（ｖ） Ｆ／ν１５ 手続補正書く方式〉 ６１．１１、−５ 特許庁長官　黒　１）明　雄　殿 １、事件の表示　　　昭和６１年特許願第２０１２０１
号２、発明の名称　　　　撮　像　素　子３、補正をす
る者 事件との関係　　出願人 ４、代理人

Claims (1)

1. 【特許請求の範囲】 ＣＣＤエレメントの複数のコラムと、遮光されたＣＣＤ
   エレメントの別の複数のコラムから構成される暗黒参照
   領域とを有する撮像領域、 遮光されたＣＣＤエレメントの複数のコラムからなる記
   憶領域、 前記記憶領域内の前記ＣＣＤエレメントのコラムの各々
   から電荷パケットを受け取る手段から成るシリアルシフ
   トレジスタ、および 前記暗黒参照領域内で発生された電荷パケットを前記記
   憶領域から最初に受け取る部分とは反対側の端部におい
   て前記シリアルレジスタと接続される増幅器から構成さ
   れる撮像素子。