JPS6280740A - アドレス・トレ−ス方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、情報処理装置におけるマイクロ命令の実行ア
ドレスをアドレス・トレース・メモリに格能するアドレ
ス・トレース方式に関する。

〔従来の技術〕

従来のアドレス・トレース方式においては、マイクロ命
令とは無関係に実行アドレスをアドレス・トレース・メ
モリに格納したシ、マイクロ命令中にトレースのオン・
オフ命令を設け、そのトレース・オン命令により実行ア
ドレスをアドレス・トレース・メモリに格納し、トレー
ス・オフ命令によシアドレス・トレース・メモリへの格
納を止める方法を採用していた。

〔発明が解決しようとする問題点〕

しかし乍ら、上記のごとき従来のアドレス・トレース方
式では、デパック等に際してあまシ意味のないアドレス
・トレース情報も格納されてしまい、アドレス・トレー
ス・メモリに無駄を生せしめる一方、プログラム全体の
流れを把握するには。

アドレス・トレース・メモリの限られた少ないメモリ容
量では把握できないという欠点があった。

従って２本発明の目的は、少ないメモリ容量でプログラ
ム全体の流れが把握できるようなアドレス・トレース情
報の蓄積を可能とするアドレス・トレース方式を提供す
ることにある。

〔問題点を解決するための手段〕

本発明によるアドレス・トレース方式は、実行アドレス
を格納するアドレス・トレース・メモリド、該アドレス
・トレース・メモリのアドレスを制御するアドレス・ト
レース・メモリ制御回路と。

マイクロ命令をうけて、該命令を解読するデコード回路
とを有し、前記デコード回路による実行マイクロ命令解
読の結果が条件付分岐命令であれば。

該デコード回路からうけた指令によシ前記アドレス・ト
レース・メモリ制御回路で示される前記アドレス・トレ
ース・メモリのアドレスに該条件付分岐命令の実行アド
レスを格納することを特徴とする。

〔発明の実施例〕

次に９本発明によるアドレス・トレース方式について図
面を参照して説明する。

第１図は９本発明による実施例の構成を示すブロック図
である。この図において、ｌはマイクロプログラムが格
納しであるコントロール・ストレージ（Ｃ８）、２はコ
ントロール・ストレージ１から次に読み出されるマイク
ロ命令のアドレスを指定するマイクロ・アドレス制御回
路（ＭＡＣ）　、　３はコントロール・ストレージ１か
ら読み出されたマイクロ命令をラッチするマイクロ命令
レジスタ（ＭＩＲ）　、　４はマイクロ命令レジスタ３
にラッチしであるマイクロ命令を解読するデコード回路
（ＤＥＣ）　、　５は実行アドレスを１１”だけ増加さ
せてラッチするマイクロ・アドレス・レジスタ（ＭＡＲ
）　。

６は実行アドレスを格納するアドレス・トレース・“１
”だけ増加させるアドレス・トレース・メモリ制御回路
（ＡＴＭＣ）　、　８は実行アドレスをラッチするラッ
チ回路（ＬＡＴＣＨ）である。

このような構成によれば、マイクロ・アドレス・レジス
タ５で示された実行アドレスは、マイクロ・アドレス制
御回路２を通ってラッチ回路８にラッチされる。ラッチ
回路８でラッチされた実行アドレスはアドレス・トレー
ス・メモリ６に与えられ。

アドレス・トレース・メモリ制御回路７で示されるアド
レスに格納される。また、コントロール・ストレージ１
から実行アドレスで示されたアドレスのマイクロ命令が
読み出され、マイクロ命令レジスタ３にラッチする。ラ
ッチされたマイクロ命令はデコード回路４で解読され１
条件付分岐命令でなイトキハ、マイクロ・アドレス・レ
ジスタ５から実行アドレスが読み出され、繰返し上記同
様の処理が行なわれる。ここで、アドレス・トレース・
メモリ制御回路７はアドレス・トレース・メモリ６に対
するアドレスの増加を行なわないので。

実行アドレスはアドレス愉トレース・メモリ６の同一ア
ドレスに格納されるため、アドレス・トレース情報は破
棄されて行く。

デコード回路４における解読の結果１条件付分岐命令で
あれば、デコード回路４はアドレス・トレース・メモリ
制御回路７に指令を出す。指令をうけたアドレス・トレ
ース・メモリ制御回路７はアドレス・トレース・メモリ
６のアドレスを＠１＃たけ増加させ９条件付分岐命令の
実行アドレスをアドレス・トレース・メモリ６に格納す
る。また。

デコード回路４は、マイクロ・アドレス制御回路２対し
て分岐命令の指示と分岐アドレスを送り。

次の実行アドレスが分岐アドレスを示すように指示する
。

上記の動作により１条件付分岐命令実行時の実行アドレ
スはアドレス・トレース・メモリ６に格納されていく。

〔発明の効果〕

以上の説明により明らかなように２本発明によれば、マ
イクロ命令の中の分岐命令実行時のみ。

実行アドレスをアドレス・トレース・メモリに格納する
ことによって、アドレス・トレース・メモリの無駄な使
用を無くすことができ、ｔた。少ないメモリ容量でプロ
グラム全体の流れを把握することができる点、得られる
効果は大きい。

以下余日

【図面の簡単な説明】

第１図は本発明による実施例の構成を示すブロック図で
ある。図において、１はコントロール・ストレーゾ、２
はマイクロ・アドレス制御回路。 ３はマイクロ命令レノスタ、４はデコード回路。 ５はマイクロ・アドレス・レジスタ、６はアドレス・ト
レース・メモリ、７はアドレス・トレース・メモリ制御
回路、８はラッチ回路である。 第１図

Claims (1)

【特許請求の範囲】
1. １、実行アドレスを格能するアドレス・トレース・メモ
   リと、該アドレス・トレース・メモリのアドレスを制御
   するアドレス・トレース・メモリ制御回路と、マイクロ
   命令をうけて、該命令を解読するデコード回路とを有し
   、前記デコード回路による実行マイクロ命令解読の結果
   が条件付分岐命令であれば、該デコード回路からうけた
   指令により前記アドレス・トレース・メモリ制御回路で
   示される前記アドレス・トレース・メモリのアドレスに
   該条件付分岐命令の実行アドレスを格納することを特徴
   とするアドレス・トレース方式。