JPS6269349A - Input and output interface - Google Patents

Input and output interface

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Publication number
JPS6269349A
JPS6269349A JP60209073A JP20907385A JPS6269349A JP S6269349 A JPS6269349 A JP S6269349A JP 60209073 A JP60209073 A JP 60209073A JP 20907385 A JP20907385 A JP 20907385A JP S6269349 A JPS6269349 A JP S6269349A
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JP
Japan
Prior art keywords
data
input
control line
output
signal
Prior art date
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Pending
Application number
JP60209073A
Other languages
Japanese (ja)
Inventor
Akira Nakayama
中山 昌
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NEC Corp
Original Assignee
NEC Corp
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Filing date
Publication date
Application filed by NEC Corp filed Critical NEC Corp
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Publication of JPS6269349A publication Critical patent/JPS6269349A/en
Pending legal-status Critical Current

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Abstract

PURPOSE:To eliminate an undesired overruns by informing an input/output controller that the data remaining in a data buffer of a channel or an idle area is smaller than the prescribed value and interrupting the transfer of data by the input/output controller when it receives said information. CONSTITUTION:A data buffer control circuit 19 delivers the number of idle data buffers and compares this output with the output of a register 20 set previously through a comparator 21. When the number of idle buffers is smaller than the set number, a signal line 6 (the 3rd control line) is set at logic '1' via a driver circuit 14. While the line 6 is set at logic '0' when the data in the buffer if processed and the number of idle buffers is larger than the set number. That is, the setting action of the control signal 4 is discontinued temporarily to an input/output controller 2 by transmitting the previous announcement signal to the controller 2 before an overrun is detected.

Description

【発明の詳細な説明】 産業上の利用分野 本発明は、入出力インタフェースに関し、特に、データ
転送システムに2けるチャネルと入出力制御装置との間
の入出力インタフェースに関する。
DETAILED DESCRIPTION OF THE INVENTION Field of the Invention The present invention relates to an input/output interface, and more particularly to an input/output interface between a channel and an input/output controller in a data transfer system.

従来の技術 従来、入出力制御装置からの制御信号に応答してチャネ
ルがデータ母線にデータを供給し、又はデータ母線から
データを取り込む方式の入出力インタフェース方式が特
願昭よA−/スフ0JJ’号明細書において提案されて
いる。
2. Description of the Related Art Conventionally, there has been an input/output interface system in which a channel supplies data to a data bus or takes in data from a data bus in response to a control signal from an input/output control device. ' is proposed in the specification.

発明が解決しようとする問題点 上述した入出力インタフェース方式ではインタフェース
上制御信号がインタロックされていないために、電子デ
ィスク等回転媒体記録を擬似的に実現した周辺装置のデ
ータ転送を制御する場合には、物理的に発生しないデー
タオーバラン、データアンダーランが発生し、回復処理
のために無駄な時間を要するという欠点がある。
Problems to be Solved by the Invention In the input/output interface method described above, the control signals on the interface are not interlocked, so when controlling data transfer of a peripheral device that simulates recording on a rotating medium such as an electronic disk, This method has the disadvantage that data overruns and data underruns that do not physically occur occur, and that time is wasted for recovery processing.

本発明は従来の技術に内在する上記欠点を解消する為に
なされたものであり、従って本発明の目的は、上述した
インタフェースにおいてチャネルから入出力制御装置へ
第3の制御線を設け、チャネルはデータバッファ内の、
のこリデータ数又は受取り可能データ数をあらかじめ設
定した値と比較し、小の場合に前記第3の制御線を付勢
し、前記条件が解除されたときに前記第3の制御線を滅
勢し、入出力制御装置けi1記第3の制御線の付勢から
滅勢までの間第1の制御線の付勢を中断することにより
、上述したデータオーバラン、データアンダーランの発
生を押えることを可能とした新規な入出力インタフェー
スを提供することにある。
The present invention has been made in order to eliminate the above-mentioned drawbacks inherent in the prior art. Therefore, an object of the present invention is to provide a third control line from the channel to the input/output control device in the above-mentioned interface, and to connect the channel to the input/output control device. in the data buffer,
Compare the number of received data or the number of receivable data with a preset value, energize the third control line if the number is small, and deenergize the third control line when the condition is canceled. However, by interrupting the energization of the first control line between the energization of the third control line and the deactivation of the third control line of the input/output control device, the occurrence of data overrun and data underrun described above can be suppressed. The objective is to provide a new input/output interface that enables

問題点を解決するための手段 上記目的を達成する為に、本発明に係る入出力インタフ
ェースは、チャネルと、入出力ftdJ御装置と、これ
ら両装置を接続する第1、第二及び第3の制御線及びデ
ータ母線とを具備し、前記チャネルは、データバッファ
ののこりデータ数又は受取り可能バイト数とあらかじめ
設定する値と比較し、比較結果が小の間前記第、70制
御線を付勢する手段を有し、前記入出力制御装置は前記
第3の制御線の付勢の間、前記第1のfft制御線の付
勢な中1析する手段を具備することを特徴とする。
Means for Solving the Problems In order to achieve the above object, the input/output interface according to the present invention includes a channel, an input/output ftdJ control device, and first, second, and third interfaces that connect these devices. The channel includes a control line and a data bus line, and the channel compares the number of remaining data in the data buffer or the number of receivable bytes with a preset value, and energizes the 70th control line while the comparison result is small. The input/output control device has means for analyzing the energization of the first fft control line during the energization of the third control line.

実施例 次に本発明をその好ましい一実施例について図面を参照
して詳細に説明する。
Embodiment Next, a preferred embodiment of the present invention will be explained in detail with reference to the drawings.

第1図は本発明の一実施例を示す概略構成図である。図
において、本発明の一実施例は、チャネル/、入出力制
御装置コ、これら装置前/及び2を接続するデータ母線
3、入力ストローブ信号線(第1の制御線)q1出カス
トローブ信号線(第ユの制御線)!、及びデータ転送中
VfT指示信号線(第3の制御線)6を含む入出力イン
タフェースから構成されている。
FIG. 1 is a schematic diagram showing an embodiment of the present invention. In the figure, one embodiment of the present invention includes a channel/, an input/output control device, a data bus line 3 connecting these devices, an input strobe signal line (first control line), an output strobe signal line ( No. 1 control line)! , and an input/output interface including a VfT instruction signal line (third control line) 6 during data transfer.

第2図はチャネルの一実施例を示すブロック構成図であ
る。図に2いて、チャネル/はレシーバ回路//及び/
コ、ドライバ回路/3./グ及び/S1  ラッチ回路
/6及び/7、アンドオアゲート2コ、アンドゲート3
、データバッファ/1.データバッファ内ののこりデー
タ数又はデータバッファ受取り可能データ数を出力する
データバッファ制御回’arn、比較カウントレジスタ
J1及び比較回路2/を備えている。
FIG. 2 is a block diagram showing one embodiment of the channel. In Figure 2, channels / are receiver circuits // and /
Driver circuit/3. /G and /S1 Latch circuit /6 and /7, AND-OR gate 2, AND gate 3
, data buffer/1. It includes a data buffer control circuit 'arn, which outputs the number of remaining data in the data buffer or the number of data that can be received by the data buffer, a comparison count register J1, and a comparison circuit 2/.

第3図は入出力制御装置の一実施例を示すブロック構成
図である。図において、入出力制御装置ユはドライバ回
路、H及びコロ、レシーバ回路27.コ及び49. ラ
ッチ回路30及び3/、アンドオアゲート32、アンド
ゲート33、単安定回路3’l及び3jを備えている。
FIG. 3 is a block diagram showing one embodiment of the input/output control device. In the figure, the input/output control device U includes a driver circuit, H and rollers, a receiver circuit 27. Ko and 49. It includes latch circuits 30 and 3/, an AND-OR gate 32, an AND gate 33, and monostable circuits 3'l and 3j.

次に人力データ転送動作について詳述する。すなわち、
第3図を参照すると、入力データ払込指示信号IN及び
入力データ転送時、バッファに送出データがあり、バス
上にデータを供給できることを示す信号AVLが論理1
/″となり、レシーバ回路29で受ける信号、すなわち
第3の信号線乙に現われる第3の制御信号が論理″O′
のときに、アンドオアゲート32の出力が論理”/’と
なる。
Next, the manual data transfer operation will be described in detail. That is,
Referring to FIG. 3, when the input data payment instruction signal IN and the input data are transferred, the signal AVL indicating that there is sending data in the buffer and data can be supplied on the bus is at logic 1.
/'', and the signal received by the receiver circuit 29, that is, the third control signal appearing on the third signal line B, becomes the logic "O'
At this time, the output of the AND-OR gate 32 becomes logic "/'.

この信号はアントゲ−) 33を介してラッチ回路J/
に与えられ、ラッチ回路3/はこのイサ号に応答してド
ライバ回路コを介してデータ母線3上にデータを送出す
る。これとともに、アンドゲート33の出力は尋安定回
路33テおいて予め定められた時間論理“l”となる信
号になし、ドライバ回路、26を介して信号線lI(第
1の制御線)に送出される。
This signal is passed through the latch circuit J/
The latch circuit 3/ outputs data onto the data bus 3 via the driver circuit in response to this Isa signal. At the same time, the output of the AND gate 33 is converted into a signal that becomes logic "L" for a predetermined time by the stability circuit 33, and is sent to the signal line II (first control line) via the driver circuit 26. be done.

入出力制御装置コは、この信号送出後、スキュー補償に
十分な時間の経過時に信号#1ltl上の論理状態を/
″から”o’にする。
After sending this signal, the input/output control device changes the logic state on signal #1ltl to / after sufficient time has elapsed for skew compensation.
” to “o”.

一方、信号絞り上の信号を受けだチャネル/ばこの信号
線上の論理”l′から“Onへの変化(以下立下り)で
データ母線3を介して入出力制御装f2から送られてき
たデータを受取る。
On the other hand, data sent from the input/output control unit f2 via the data bus 3 due to a change in logic "l' to "On" (hereinafter referred to as falling) on the signal line of the channel/bag receiving the signal on the signal aperture. Receive.

この動作は入力データ転送時論理ゝ/ nとなる信号I
N及び入力データ転送時データバックァ/gに空きがあ
りかつデータ母線3上のデータ受取り可能を表示する信
号RDYが論理”l′となり、信号線グの信号の立ち下
りに応ベニし2て、ラッチ回路16がデータ母線3上の
データをラッチすることによシ実現される。
This operation is performed when the signal I becomes logic ツ/n during input data transfer.
At the time of N and input data transfer, the signal RDY indicating that there is a free space in the data backer /g and that data on the data bus 3 can be received becomes logic "L", and in response to the fall of the signal on the signal line , is realized by the latch circuit 16 latching the data on the data bus 3.

また、チャネル/は信号線ダの論理′0″から”/″へ
の変化(以下立上り)に応答して信号線3を論理″/”
にする。同様に信号線部の信号の立下り時に信号線jを
論理″0”にする。
Channel / also changes the signal line 3 to logic "/" in response to the change in signal line da from logic '0' to "/" (hereinafter referred to as rising).
Make it. Similarly, when the signal on the signal line section falls, the signal line j is set to logic "0".

ここで、データバッファ制御回路itは、データバッフ
ァの空き数を出力し、この出力とあらかじめ設定されて
いるレジスタJの出力とを比較器コ/で比較し1、空き
数が前記設足値より小のときにドライバ回路/’iZを
介して信号線6(第3の制御線)を論理”l″にする。
Here, the data buffer control circuit it outputs the number of free spaces in the data buffer, compares this output with the preset output of register J using a comparator 1, and determines that the number of free spaces is greater than the set value. When the signal is low, the signal line 6 (third control line) is set to logic "1" via the driver circuit /'iZ.

逆にR1前記バッフγ内のデータが処理され、前記比較
結果が犬となったときには信号線6は論理m ONとな
る。すなわち、オーバラン検出以前に予告信号を入出力
制御装置コヘ迭出することにより、入出力制御装置コに
制御信号弘のセットを一時中断させる。
Conversely, when the data in the buffer γ of R1 is processed and the comparison result is negative, the signal line 6 becomes logic m-- ON. That is, by sending a warning signal to the input/output control device before an overrun is detected, the input/output control device temporarily suspends the setting of the control signal.

チャネル/と入出力制御装置2の距離、即ちインタフェ
ースの長さによシ、入出力制御装置コが前記予告信号を
検出するまでの時間が異なるために、前記レジスタJへ
設定する値はシステム設置時又は使用中のオーバラン発
生頻度によりデータ転送開始前にあらかじめ適当な値を
設定することも出来る。
Since the time required for the input/output control device to detect the notice signal varies depending on the distance between the channel and the input/output control device 2, that is, the length of the interface, the value set in the register J depends on the system installation. It is also possible to set an appropriate value in advance before starting data transfer depending on the time or frequency of overrun occurrence during use.

発明の詳細 な説明したように、本発明では、チャネルのデータバッ
ファ円データの残り、又は空エリアがあらかじめ定めた
値より小さくなったことを入出力制御装置へ通知し、入
出力制御装置は前記通知を受けたときにデータ転送を中
断することにより。
As described in detail, in the present invention, the input/output control device is notified that the remaining data buffer circular data of the channel or the empty area has become smaller than a predetermined value, and the input/output control device By interrupting data transfers when notified.

不要なオーバランの発生を抑止することが出来るという
効果が得られる。
This has the effect of suppressing the occurrence of unnecessary overruns.

【図面の簡単な説明】[Brief explanation of drawings]

第1図は本発明の一実施例を適用するサブシステムを示
すブロック図、第4図及び第3図はそれぞれ第1図に示
したチャネル及び入出力制御装置の詳細な構成を示すブ
ロック図である。 //、/コ、コア、、J、2q・・・レシーバ%/3.
 /lI、 /り。 コ、26・・・ドライバ、/A、 /7.30.3/・
・・ラッチ回路、−13コ・・・アンドオアゲート、2
J、33・・・アントゲルト1.3J3!・・・単安定
回路、7g・・・データバッファ、/9・・・データバ
ッファ制御回路、 20・・・比較カウント設定レジス
タ、2/・・・比較器、2ダ、36及び3り・・・イン
バータ #「f出願人   日本電気株式会社 代 理 人   弁理士熊谷雄太部 1     第1図 第2図
FIG. 1 is a block diagram showing a subsystem to which an embodiment of the present invention is applied, and FIGS. 4 and 3 are block diagrams showing detailed configurations of the channel and input/output control device shown in FIG. 1, respectively. be. //, /ko, core,, J, 2q...receiver%/3.
/lI, /ri. ko, 26...driver, /A, /7.30.3/.
...Latch circuit, -13 circuit...Andor gate, 2
J, 33...Antgeld 1.3J3! ...monostable circuit, 7g...data buffer, /9...data buffer control circuit, 20...comparison count setting register, 2/...comparator, 2da, 36 and 3ri...・Inverter #f Applicant NEC Corporation Representative Patent Attorney Yuta Kumagai 1 Figure 1 Figure 2

Claims (1)

【特許請求の範囲】[Claims] チャネルと入出力制御装置とこれら両装置を接続する第
1、第2及び第3の制御線とデータ母線とを具備した入
出力インタフェースにおいて、前記入出力制御装置は前
記第1の制御線を付勢しかつ該付勢の予め定めた一定時
間経過後に前記第1の制御線を滅勢する手段と、前記第
3の制御線の付勢を検出し前記第1の制御線の付勢を前
記第3の制御線の滅勢まで中断する手段とを備え、前記
チャネルは前記第1の制御線の付勢の検出に応答して前
記データ母線上にデータを供給又は前記データ母線上の
データを取り込み伴せて前記第2の制御線を付勢する手
段と、データ供給可能なデータの数又はデータ取り込み
可能なデータの数があらかじめ定められた値以下になつ
た場合に前記第3の制御線を付勢し前記定められた値以
上になつた場合に前記第3の制御線を滅勢する手段と、
前記第1の制御線の滅勢の検出に応答して前記第2の制
御線を滅勢する手段とを備えたことを特徴とする入出力
インタフェース。
In an input/output interface comprising a channel, an input/output control device, first, second, and third control lines for connecting these devices, and a data bus, the input/output control device has a first control line attached to the input/output control device. means for energizing the first control line and deenergizing the first control line after a predetermined period of time has elapsed from the energization; means for suspending until deactivation of a third control line, the channel providing data on the data bus or transmitting data on the data bus in response to detection of activation of the first control line; means for energizing the second control line in conjunction with data capture, and means for energizing the third control line when the number of data that can be supplied or the number of data that can be captured becomes a predetermined value or less; means for energizing the third control line and deenergizing the third control line when the value exceeds the predetermined value;
and means for deactivating the second control line in response to detection of deactivation of the first control line.
JP60209073A 1985-09-20 1985-09-20 Input and output interface Pending JPS6269349A (en)

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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6481552A (en) * 1987-09-24 1989-03-27 Nec Corp Link layer control system
EP0382182A2 (en) * 1989-02-08 1990-08-16 Nec Corporation Data transferring system comprising an input-output channel unit capable of predicting an overrun in a data processing device

Cited By (3)

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