JPS6265532A - デイジタル信号多重分離方式 - Google Patents
デイジタル信号多重分離方式Info
- Publication number
- JPS6265532A JPS6265532A JP20597885A JP20597885A JPS6265532A JP S6265532 A JPS6265532 A JP S6265532A JP 20597885 A JP20597885 A JP 20597885A JP 20597885 A JP20597885 A JP 20597885A JP S6265532 A JPS6265532 A JP S6265532A
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- JP
- Japan
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- parallel
- serial
- overhead
- circuit
- multiplexing
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- Pending
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- Time-Division Multiplex Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、ディジタル伝送のディジタル（Ｓ号多重分離
方式に関する。特に、複数の同期した並列の所定のビッ
ト列のディジタル信号を独立に伝送できるようにする（
Ｂｉｔ ５ｅｑｕｅｎｃｅ １ｎｄｅｐｅｎｄａｎｃｅ
。
方式に関する。特に、複数の同期した並列の所定のビッ
ト列のディジタル信号を独立に伝送できるようにする（
Ｂｉｔ ５ｅｑｕｅｎｃｅ １ｎｄｅｐｅｎｄａｎｃｅ
。
以下、ＢＳＩという。）ために符号化をし、多重化して
伝送し、この多重化された信号を分離復号するディジタ
ル信号多重分離方式に関する。
伝送し、この多重化された信号を分離復号するディジタ
ル信号多重分離方式に関する。
本発明は、複数の同期した並列のディジタル信号をＢＳ
Ｉ化のための符号化および多重化を行って伝送し、この
伝送されたディジタル信号を分離および復号するディジ
タル信号多重分離方式において、 複数の同期した並列のディジタル信号をまずＢＳ＋化の
ための符号化をし、オーバヘッドビットを付加して並直
列変換をして伝送し、この伝送されたディジタル信号を
直並列変換して、復号化することにより、 高速で動作する回路が少なく回路設計が容易で部品の価
格の低減が図れるようにしたものである。
Ｉ化のための符号化および多重化を行って伝送し、この
伝送されたディジタル信号を分離および復号するディジ
タル信号多重分離方式において、 複数の同期した並列のディジタル信号をまずＢＳ＋化の
ための符号化をし、オーバヘッドビットを付加して並直
列変換をして伝送し、この伝送されたディジタル信号を
直並列変換して、復号化することにより、 高速で動作する回路が少なく回路設計が容易で部品の価
格の低減が図れるようにしたものである。
第３図は従来例のディジタル信号多重分離装置のディジ
タル多重化回路のブロック構成図である。
タル多重化回路のブロック構成図である。
第４図は従来例のディジタル信号多重分離装置のディジ
タル分離回路のブロック構成図である。
タル分離回路のブロック構成図である。
従来、ディジタル多重化およびＢＳＩ化のための符号化
は第３図に示すように複数の信号をディジタル多重化回
路２１で多重化後ＢＳＩ化のための符号化回路２２でＲ
３Ｉ化し、ＲＳＩ化信号の復号化およびディジタル分離
は第４図に示すようにＢＳＩ化信号を復η化回路２３で
復号化し、その後にディジタル分離回路２４で元のディ
ジタル信号に分離していた。
は第３図に示すように複数の信号をディジタル多重化回
路２１で多重化後ＢＳＩ化のための符号化回路２２でＲ
３Ｉ化し、ＲＳＩ化信号の復号化およびディジタル分離
は第４図に示すようにＢＳＩ化信号を復η化回路２３で
復号化し、その後にディジタル分離回路２４で元のディ
ジタル信号に分離していた。
（発明が解決しようとする問題点〕
しかし、このような従来のディジタル信号多重分離方式
では、ディジタル多電化およびＢＳＩ化のための符号化
の第一ステップとして、フレームパルスを付加して、複
数のディジタル信号をディジタル多重化しているので、
メモリ回路、電圧制御発振回路等が必要であり回路が複
雑となる欠点があった。
では、ディジタル多電化およびＢＳＩ化のための符号化
の第一ステップとして、フレームパルスを付加して、複
数のディジタル信号をディジタル多重化しているので、
メモリ回路、電圧制御発振回路等が必要であり回路が複
雑となる欠点があった。
さらに第二ステップとして、＋３ｓＩ化のための符号化
回路はディジタル多重化後の高速信号を符号変換するの
で、高速で動作する素子の数が多くなる欠点があった。
回路はディジタル多重化後の高速信号を符号変換するの
で、高速で動作する素子の数が多くなる欠点があった。
本発明は上記の欠点を解決するもので、高速で動作する
回路が少なく回路設計が容易で部品の価格の低減がはか
れるディジタル信号多重分離方式を（足供することを目
的とする。
回路が少なく回路設計が容易で部品の価格の低減がはか
れるディジタル信号多重分離方式を（足供することを目
的とする。
本発明は、複数の同期した並列のディジタル信号を多重
化する多重化手段と、この多重化手段の出力を分離する
分離手段とを備えたディジタル信号多重分離方式におい
て、−Ｆ記多重化手段は、上記ディジタル信号にそれぞ
れチャネル識別用のオーバヘッドビットを付加し、独立
に伝送できるように符号化する８３１符号化・オーバヘ
ッドピット付加手段と、このＢＳＩ符号化・オーバヘッ
ドビット付加手段の出力を並列直列変換して多重化する
パラレル・シリアル変換手段とを含み、上記分離手段は
、上記パラレル・シリアル変換手段の出力を直列並列変
換するシリアル・パラレル変換手段と、このシリアル・
パラレル変換手段の出力をＢＳＩ復号化し、上記付加さ
れたオーバヘッドビットを取り出すＢＳＩ復号化・オー
バヘッドビット取出手段と、この取出されたオーバヘッ
ドビットにより上記ディジタル信号を識別分離するセレ
クト手段とを含むことを特徴とする。
化する多重化手段と、この多重化手段の出力を分離する
分離手段とを備えたディジタル信号多重分離方式におい
て、−Ｆ記多重化手段は、上記ディジタル信号にそれぞ
れチャネル識別用のオーバヘッドビットを付加し、独立
に伝送できるように符号化する８３１符号化・オーバヘ
ッドピット付加手段と、このＢＳＩ符号化・オーバヘッ
ドビット付加手段の出力を並列直列変換して多重化する
パラレル・シリアル変換手段とを含み、上記分離手段は
、上記パラレル・シリアル変換手段の出力を直列並列変
換するシリアル・パラレル変換手段と、このシリアル・
パラレル変換手段の出力をＢＳＩ復号化し、上記付加さ
れたオーバヘッドビットを取り出すＢＳＩ復号化・オー
バヘッドビット取出手段と、この取出されたオーバヘッ
ドビットにより上記ディジタル信号を識別分離するセレ
クト手段とを含むことを特徴とする。
複数の同期したディジタル信号を複数のＢＳＩ化のため
の符号化・オーバヘッドビット付加手段でそれぞれのチ
ャネルを識別するために使用するオーバヘッドビットを
付加し、ＢＳＩ化のための符号化を行い、パラレル・シ
リアル変換手段でディジタル多重化をして伝送し、この
伝送された多重化されたディジタル信号をシリアル・パ
ラレル変換手段でディジタル分離を行い、復号化・オー
バヘッドビット取出手段でＢＳＩ化された信号の復号と
オーバヘッドビットの取り出しとを行い、このオーバヘ
ッドビットによりディジタルデータを識別しセレクタを
制御し、多重化前の元のディジタル信号に分離すること
により、高速で動作する回路が少なく回路設計が容易で
部品の価格の低減が図れる。
の符号化・オーバヘッドビット付加手段でそれぞれのチ
ャネルを識別するために使用するオーバヘッドビットを
付加し、ＢＳＩ化のための符号化を行い、パラレル・シ
リアル変換手段でディジタル多重化をして伝送し、この
伝送された多重化されたディジタル信号をシリアル・パ
ラレル変換手段でディジタル分離を行い、復号化・オー
バヘッドビット取出手段でＢＳＩ化された信号の復号と
オーバヘッドビットの取り出しとを行い、このオーバヘ
ッドビットによりディジタルデータを識別しセレクタを
制御し、多重化前の元のディジタル信号に分離すること
により、高速で動作する回路が少なく回路設計が容易で
部品の価格の低減が図れる。
〔実施例〕
本発明の実施例について図面を参照して説明する。
第１図は本発明一実施例ディジタル信号多重分離装置の
ディジタル多重化回路のブロック構成図である。第１図
において、図外から多重化する二つの同期した並列のデ
ィジタル信号が入力端子１１〜１８にそれぞれ入力する
。入力端子１１，１２のディジタル信号は符号化・オー
バヘッドビット付加回路２Ｉ、２□にそれぞれ接続され
る。図外からオーバヘッドビットが符号化・オーバヘッ
ドビット付加回路２１．２□のオーバヘッドビット入力
端子３１．３□にそれぞれ接続される。ここで入力する
オーバヘッドビットの一方はローレベルで他方はハイレ
ベルである。符号化・オーバヘッドビット付加回路２１
．２□の出力はパラレル・シリアル変換回路４のそれぞ
れの入力に接続される。パラレル・シリアル変換回路４
がら直列変換されたディジタル信号が出力端子５に接続
され図外に送出される。
ディジタル多重化回路のブロック構成図である。第１図
において、図外から多重化する二つの同期した並列のデ
ィジタル信号が入力端子１１〜１８にそれぞれ入力する
。入力端子１１，１２のディジタル信号は符号化・オー
バヘッドビット付加回路２Ｉ、２□にそれぞれ接続され
る。図外からオーバヘッドビットが符号化・オーバヘッ
ドビット付加回路２１．２□のオーバヘッドビット入力
端子３１．３□にそれぞれ接続される。ここで入力する
オーバヘッドビットの一方はローレベルで他方はハイレ
ベルである。符号化・オーバヘッドビット付加回路２１
．２□の出力はパラレル・シリアル変換回路４のそれぞ
れの入力に接続される。パラレル・シリアル変換回路４
がら直列変換されたディジタル信号が出力端子５に接続
され図外に送出される。
第２図は本発明のディジタル信号多重分離装置のディジ
タル分離回路のブロック構成図である。
タル分離回路のブロック構成図である。
第２図において、図外から多重化された直列のディジタ
ル信号が入力端子６に入力される。入力端子６のディジ
タル信号はシリアル・パラレル変換回路７の入力に接続
される。シリアル・パラレル変換回路７から並列接続さ
れたディジタル信号が復号化・オーバヘッドビット取出
回路８．．８゜の入力にそれぞれ接続される。復号化・
オーバヘッドビット取出回路８１の出力端子１０１１が
セレクタ１１１の一方の入力に接続され、出力端子１１
１２がセレクタｌ１ｇの一方の入力に接続される。また
復号化・オーバヘッドビット取出回路８．のオーバヘッ
ドビット取出端子９１からオーバヘッド信号がセレクタ
１１．のオーバヘッド入力端子１２＋に接続される。さ
らに復号化・オーバヘッドビット取出回路８□の出力端
子１０□１がセレクタ１１．の他方の入力に接続され、
出力端子１０．□がセレクタ１１゜の他方の入力に接続
される。またオーバヘッドビット取出回路８□のオーバ
ヘッド取出端子９２がらオーバヘッド信号がセレクタ１
１□のオーバヘッド入力端子１２□に接続される。セレ
クタＩｌｌ の出力は出力端子１３１に接続され、また
セレクタ１１２の出力は出ノｊ端子１３□に接続される
。出力端子１３い１３□から並列のディジタル信号が図
外に送出される。
ル信号が入力端子６に入力される。入力端子６のディジ
タル信号はシリアル・パラレル変換回路７の入力に接続
される。シリアル・パラレル変換回路７から並列接続さ
れたディジタル信号が復号化・オーバヘッドビット取出
回路８．．８゜の入力にそれぞれ接続される。復号化・
オーバヘッドビット取出回路８１の出力端子１０１１が
セレクタ１１１の一方の入力に接続され、出力端子１１
１２がセレクタｌ１ｇの一方の入力に接続される。また
復号化・オーバヘッドビット取出回路８．のオーバヘッ
ドビット取出端子９１からオーバヘッド信号がセレクタ
１１．のオーバヘッド入力端子１２＋に接続される。さ
らに復号化・オーバヘッドビット取出回路８□の出力端
子１０□１がセレクタ１１．の他方の入力に接続され、
出力端子１０．□がセレクタ１１゜の他方の入力に接続
される。またオーバヘッドビット取出回路８□のオーバ
ヘッド取出端子９２がらオーバヘッド信号がセレクタ１
１□のオーバヘッド入力端子１２□に接続される。セレ
クタＩｌｌ の出力は出力端子１３１に接続され、また
セレクタ１１２の出力は出ノｊ端子１３□に接続される
。出力端子１３い１３□から並列のディジタル信号が図
外に送出される。
このような構成のディジタル信号多重分離装置の動作に
ついて説明する。第１図において、入力端子１１に入力
されたディジタル信号は符号化・オーバヘッドビット付
加回路２１によりＢＳＩ化のための符号化され、オーバ
ヘッドビットは入力端子３１の入力信号によりローレベ
ルに固定される。入力端子１□に入力されたディジタル
信号は上述と同じように符号化・オーバヘッドビット付
加回路２．によりＢＳＩ化されオーバヘッドは入力端子
３□の入力信号によりハイレベルに固定される。符号化
・オーバヘッド付加回路２１．２□の出力信号はパラレ
ル・シリアル変換回路４により並列直列変換される。こ
の信号は二つのＣＭＩ（ｃｏｄｅｄ ｍａｒｋ １ｎｖ
ｅｒｓｉｏｎ）信号を並列直列変換したものなので、Ｃ
ＭＩ信号ではないが、ＢＳ１条件は満たされている。そ
の信号が入力端子６に入力されるとシリアル・パラレル
変換回路７により直列並列変換され、復号化・オーバヘ
ッドビット取出回Ｆａ８．．８□に送出される。復号化
・オーバヘッドビット取出口路８１．８□では、ＢＳＩ
化された信号が復号され、出力端子１０１１．１０１ｔ
から出力される。出力端子１０．、．１０，２は同一符
号が出力される。オーバヘッドビット出力端子９Ｉから
オーバヘッド信号が出力される。復号化・オーバヘッド
ビット取出回路８ｚでも上述と同様のことが行われ、出
力端子ｌｏｇい１０□２に復号された同一の信号が出力
されオーバヘッドビット出力端子９□からオーバヘッド
信号が出力される。シリアル・パラレル変換回路７から
出力される信号は、送信側の符号化・オーバヘッドビッ
ト付加回路２Ｉ、２□の出力信号のどちらが復号化・オ
ーバヘッドビット取出回路８１．８□に出力されるかは
パラレル・シリアル変換回路４およびシリアル・パラレ
ル変換回路７の動作が始まる状態により異なる。
ついて説明する。第１図において、入力端子１１に入力
されたディジタル信号は符号化・オーバヘッドビット付
加回路２１によりＢＳＩ化のための符号化され、オーバ
ヘッドビットは入力端子３１の入力信号によりローレベ
ルに固定される。入力端子１□に入力されたディジタル
信号は上述と同じように符号化・オーバヘッドビット付
加回路２．によりＢＳＩ化されオーバヘッドは入力端子
３□の入力信号によりハイレベルに固定される。符号化
・オーバヘッド付加回路２１．２□の出力信号はパラレ
ル・シリアル変換回路４により並列直列変換される。こ
の信号は二つのＣＭＩ（ｃｏｄｅｄ ｍａｒｋ １ｎｖ
ｅｒｓｉｏｎ）信号を並列直列変換したものなので、Ｃ
ＭＩ信号ではないが、ＢＳ１条件は満たされている。そ
の信号が入力端子６に入力されるとシリアル・パラレル
変換回路７により直列並列変換され、復号化・オーバヘ
ッドビット取出回Ｆａ８．．８□に送出される。復号化
・オーバヘッドビット取出口路８１．８□では、ＢＳＩ
化された信号が復号され、出力端子１０１１．１０１ｔ
から出力される。出力端子１０．、．１０，２は同一符
号が出力される。オーバヘッドビット出力端子９Ｉから
オーバヘッド信号が出力される。復号化・オーバヘッド
ビット取出回路８ｚでも上述と同様のことが行われ、出
力端子ｌｏｇい１０□２に復号された同一の信号が出力
されオーバヘッドビット出力端子９□からオーバヘッド
信号が出力される。シリアル・パラレル変換回路７から
出力される信号は、送信側の符号化・オーバヘッドビッ
ト付加回路２Ｉ、２□の出力信号のどちらが復号化・オ
ーバヘッドビット取出回路８１．８□に出力されるかは
パラレル・シリアル変換回路４およびシリアル・パラレ
ル変換回路７の動作が始まる状態により異なる。
セレクタ１１１ 、ｌ１ｇは入力端子１１に入力された
信号が出力端子１３＋に出力され、入力端子１．に入力
された信号が出力端子１３□に出力されるようにするセ
レクタである。セレクタＩＩ、 、ＩＩ□の制御は復号
化・オーバヘッドビット取出回路８１．８□のオーバヘ
ッドビット出力端子９．１９□により行われる。
信号が出力端子１３＋に出力され、入力端子１．に入力
された信号が出力端子１３□に出力されるようにするセ
レクタである。セレクタＩＩ、 、ＩＩ□の制御は復号
化・オーバヘッドビット取出回路８１．８□のオーバヘ
ッドビット出力端子９．１９□により行われる。
以上説明したように、本発明は、高速で動作する回路が
シリアル・パラレル変換回路およびパラレル・シリアル
変換回路のみであり、回路設計が容易で部品の価格の低
減がはかれる優れた効果がある。さらに、ＢＳＩ化のた
めの符号化・オーバヘッドビット付加回路およびＢＳＩ
化信号の復号・オーバヘッドビット取出回路を大規模集
積回路化すると、これらの回路は低速動作であるために
大規模集積回路化が容易であり、これらの大規模集積回
路を使用してパラレル・シリアル変換回路、シリアル・
パラレル変換回路、およびセレクタ回路を付加すること
により、簡単に多重化およびＢＳｌ化ができる利点があ
る。
シリアル・パラレル変換回路およびパラレル・シリアル
変換回路のみであり、回路設計が容易で部品の価格の低
減がはかれる優れた効果がある。さらに、ＢＳＩ化のた
めの符号化・オーバヘッドビット付加回路およびＢＳＩ
化信号の復号・オーバヘッドビット取出回路を大規模集
積回路化すると、これらの回路は低速動作であるために
大規模集積回路化が容易であり、これらの大規模集積回
路を使用してパラレル・シリアル変換回路、シリアル・
パラレル変換回路、およびセレクタ回路を付加すること
により、簡単に多重化およびＢＳｌ化ができる利点があ
る。
第１図は本発明一実施例ディジタル信号多重分離装置の
ディジタル多重化回路のブロック構成図。 第２図は本発明一実施例ディジタル信号多重分離装置の
ディジタル分離回路のブロック構成図。 第３図は従来例のディジタル信号多重骨Ｍ装置のディジ
タル多重化回路のブロック構成図。 第４図は従来例のディジタル信号多重分離ｖｌｌ’のデ
ィジタル分離回路のブロック構成図。 ｌ、６・・・入力端子、２・・・符号化・オーバヘッド
付加回路、３・・・オーハヘソ１ビット入力端子、４・
・・パラレル・シリアル変換回路、５．１０．１３・・
・出力端子、７・・・シリアル・パラレル変換回路、８
・・・符号化・オーバヘッドビット取出回路、９・・・
オーバヘッドビット出力端子、１１・・・セレクタ、１
２・・・オーバヘッドビット入力端子。 特許出願人 「１本電気株式会社 代理人 弁理士 井 出 直 孝 実施例テイジタル多重化回路 実施例ディジタル分離回路 従来例ディジタル多重化回路 従来例ディジタル分離回路 児 ４ 図
ディジタル多重化回路のブロック構成図。 第２図は本発明一実施例ディジタル信号多重分離装置の
ディジタル分離回路のブロック構成図。 第３図は従来例のディジタル信号多重骨Ｍ装置のディジ
タル多重化回路のブロック構成図。 第４図は従来例のディジタル信号多重分離ｖｌｌ’のデ
ィジタル分離回路のブロック構成図。 ｌ、６・・・入力端子、２・・・符号化・オーバヘッド
付加回路、３・・・オーハヘソ１ビット入力端子、４・
・・パラレル・シリアル変換回路、５．１０．１３・・
・出力端子、７・・・シリアル・パラレル変換回路、８
・・・符号化・オーバヘッドビット取出回路、９・・・
オーバヘッドビット出力端子、１１・・・セレクタ、１
２・・・オーバヘッドビット入力端子。 特許出願人 「１本電気株式会社 代理人 弁理士 井 出 直 孝 実施例テイジタル多重化回路 実施例ディジタル分離回路 従来例ディジタル多重化回路 従来例ディジタル分離回路 児 ４ 図
Claims (1)
- （１）複数の同期した並列のディジタル信号を多重化す
る多重化手段と、 この多重化手段の出力を分離する分離手段とを備えたデ
ィジタル信号多重分離方式において、上記多重化手段は
、 上記ディジタル信号にそれぞれチャネル識別用のオーバ
ヘッドビットを付加し、独立に伝送できるように符号化
するＢＳＩ符号化・オーバヘッドビット付加手段と、 このＢＳＩ符号化・オーバヘッドビット付加手段の出力
を並列直列変換して多重化するパラレル・シリアル変換
手段と を含み、 上記分離手段は、上記パラレル・シリアル変換手段の出
力を直列並列変換するシリアル・パラレル変換手段と、 このシリアル・パラレル変換手段の出力をＢＳＩ復号化
し、上記付加されたオーバヘッドビットを取り出すＢＳ
Ｉ復号化・オーバヘッドビット取出手段と、 この取出されたオーバヘッドビットにより上記ディジタ
ル信号を識別分離するセレクト手段とを含むことを特徴
とするディジタル信号多重分離方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20597885A JPS6265532A (ja) | 1985-09-17 | 1985-09-17 | デイジタル信号多重分離方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20597885A JPS6265532A (ja) | 1985-09-17 | 1985-09-17 | デイジタル信号多重分離方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6265532A true JPS6265532A (ja) | 1987-03-24 |
Family
ID=16515865
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20597885A Pending JPS6265532A (ja) | 1985-09-17 | 1985-09-17 | デイジタル信号多重分離方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6265532A (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59135946A (ja) * | 1983-01-25 | 1984-08-04 | Nec Corp | デイジタル同期多重変換方式 |
-
1985
- 1985-09-17 JP JP20597885A patent/JPS6265532A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59135946A (ja) * | 1983-01-25 | 1984-08-04 | Nec Corp | デイジタル同期多重変換方式 |
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