JPS6265372A - Semiconductor integrated circuit device - Google Patents
Semiconductor integrated circuit deviceInfo
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- JPS6265372A JPS6265372A JP20421185A JP20421185A JPS6265372A JP S6265372 A JPS6265372 A JP S6265372A JP 20421185 A JP20421185 A JP 20421185A JP 20421185 A JP20421185 A JP 20421185A JP S6265372 A JPS6265372 A JP S6265372A
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- gate electrode
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Abstract
Description
【発明の詳細な説明】
[技術分野]
本発明は、半導体集積回路装置に適用して有効な技術に
関するものであり、特に、電荷結合素子(以下、CCD
という)を有する半導体集積回路装置に適用して有効な
技術に関するものである。Detailed Description of the Invention [Technical Field] The present invention relates to a technique that is effective when applied to a semiconductor integrated circuit device, and particularly relates to a technique that is effective when applied to a semiconductor integrated circuit device, and in particular, a charge coupled device (hereinafter referred to as a CCD).
The present invention relates to a technique that is effective when applied to a semiconductor integrated circuit device having a semiconductor integrated circuit device.
[背景技術]
一次元CCDフォトセンサは、次のような出力方式を採
用している。フォトダイオードに発生した電荷をCOD
シフトレジスタを介して転送する。[Background Art] A one-dimensional CCD photosensor employs the following output method. The charge generated in the photodiode is COD
Transfer via shift register.
この転送された電荷は、出力段のゲート電極を通して出
力拡散層で構成される容量素子に充電される。そして、
この容量素子の電圧変化分がアンプにより増幅され、出
力信号として外部に出力される。This transferred charge is charged to a capacitive element constituted by an output diffusion layer through a gate electrode of an output stage. and,
The voltage change of this capacitive element is amplified by an amplifier and outputted to the outside as an output signal.
この種のCODシフトレジスタは、出力信号の安定化と
その高速化を図ることが要求されている。This type of COD shift register is required to stabilize the output signal and increase its speed.
そこで、先に本願出願人により出願された特1昭59−
78558号には、前記要求を満すことができる技術が
記載されている。この技術は、CODシフトレジスタの
出力段のゲート電極をコの字形状に構成し、このゲート
電極に囲まれるように出力拡散層が構成されたものであ
る。この技術によれば、ゲート電極幅を増大するととも
に出力拡散層のサイズを縮小できるので、容量素子の充
電速度を速くできるとともに出力電圧を高くすることが
できる。したがって、前記出力信号の安定化とその高速
化を図ることができる。Therefore, the patent application No. 1, 1983, which was previously filed by the applicant,
No. 78558 describes a technique that can meet the above requirements. In this technique, the gate electrode of the output stage of the COD shift register is configured in a U-shape, and the output diffusion layer is configured to be surrounded by this gate electrode. According to this technique, the gate electrode width can be increased and the size of the output diffusion layer can be reduced, so that the charging speed of the capacitive element can be increased and the output voltage can be increased. Therefore, it is possible to stabilize the output signal and increase its speed.
しかしながら、かかる技術における実験ならびにその検
討の結果、本発明者は、次の問題点を生じることを見出
した。前記技術の出力段のゲート電極がコの字形状で構
成され、かつその形状に合せるために出力段の前段のゲ
ート電極もコの字形状で構成されている。このように構
成されるCCDシフトレジスタでは、出力段の前段のチ
ャネル面積が、それ以外のチャネル面積に比べて大きく
なる。このため、一定のクロック信号が印加されるCC
Dシフトレジスタにおいて、出力段の前段で電荷の転送
状態に変動を生じるので、電荷の転送効率が低下する。However, as a result of experiments and studies on this technology, the inventor found that the following problem occurred. In the above technique, the gate electrode of the output stage is formed in a U-shape, and in order to match that shape, the gate electrode in the previous stage of the output stage is also formed in a U-shape. In the CCD shift register configured in this manner, the channel area of the stage preceding the output stage is larger than the area of the other channels. For this reason, the CC to which a constant clock signal is applied
In the D shift register, variations occur in the charge transfer state at the stage before the output stage, resulting in a decrease in charge transfer efficiency.
[発明の目的コ
本発明の目的は、CCDを備えた半導体集積回路装置に
おいて、出力信号の安定化及び高速化を図るとともに、
電荷の転送効率を向上することが可能な技術を提供する
ことにある。[Object of the Invention] An object of the present invention is to stabilize and speed up output signals in a semiconductor integrated circuit device equipped with a CCD, and to
An object of the present invention is to provide a technology that can improve charge transfer efficiency.
本発明の前記ならびにその他の目的と新規な特徴は、本
明細書の記述及び添付図面によって明らかになるであろ
う。The above and other objects and novel features of the present invention will become apparent from the description of this specification and the accompanying drawings.
[発明の概要]
本願において開示される発明のうち、代表的なものの概
要を簡単に説明すれば、下記のとおりである。[Summary of the Invention] A brief overview of typical inventions disclosed in this application is as follows.
すなわち、CCDシフトレジスタの出力段のゲート電極
の一側部を、出力拡散層を囲むように構成し、前記ゲー
ト電極の他側部を、出力段以外のゲート電極の延在する
方向に対して略平行に構成する。That is, one side of the gate electrode of the output stage of the CCD shift register is configured to surround the output diffusion layer, and the other side of the gate electrode is configured so as to surround the output diffusion layer, and the other side of the gate electrode is configured so as to surround the output diffusion layer. They are configured substantially parallel.
これにより、出力拡散層のサイズを小さくし、出力段の
ゲート電極幅を大きくできるので、出力電圧を大きくし
て出力信号の安定化を図り、出力拡散層で構成される容
量素子への充電速度を速くして高速化を図るとともに、
出力段の前段のチャネル面積がその他のものと略同等の
面積で構成できるので、転送効率を向上することができ
る。This makes it possible to reduce the size of the output diffusion layer and increase the width of the output stage gate electrode, increasing the output voltage, stabilizing the output signal, and increasing the charging speed of the capacitive element made up of the output diffusion layer. In addition to speeding up the process,
Since the channel area of the stage before the output stage can be configured to be approximately the same area as the other channels, the transfer efficiency can be improved.
以下、本発明の構成について、実施例とともに説明する
。Hereinafter, the configuration of the present invention will be explained along with examples.
なお、実施例の全回において、同一機能を有するものは
同一符号を付け、そのくり返しの説明は省略する。It should be noted that in all the examples, parts having the same functions are given the same reference numerals, and repeated explanations thereof will be omitted.
[実施例I]
本実施例Iは、2つのCCDシフトレジスタの出力拡散
層を共通に構成した合成チャネル型の半導体集積回路装
置に本発明を適用したものである。[Example I] In Example I, the present invention is applied to a composite channel type semiconductor integrated circuit device in which the output diffusion layers of two CCD shift registers are configured in common.
本発明の一実施例である一次元CODフォトセンサを備
えた半導体集積回路装置を第1図の概略平面図で示す。FIG. 1 is a schematic plan view showing a semiconductor integrated circuit device equipped with a one-dimensional COD photosensor, which is an embodiment of the present invention.
第1図において、1は一次元CODフォトセンサを備え
た半導体集積回路装置である。In FIG. 1, 1 is a semiconductor integrated circuit device equipped with a one-dimensional COD photosensor.
2は半導体集積回路装置1の中央部に設けられたフォト
ダイオードであり、光信号を電気信号に変換するように
構成されている。3はフォトダイオード2の両側部に一
対に設けられたCCDシフトレジスタであり、フォトダ
イオード2からの電気信号(電荷)を順次出力拡散層に
転送するように構成されている。4はCCDシフトレジ
スタ3の出力部近傍に設けられたアンプであり、CCD
シフトレジスタ3の出力段に転送された情報となる電圧
を増幅するように構成されている。A photodiode 2 is provided in the center of the semiconductor integrated circuit device 1 and is configured to convert an optical signal into an electrical signal. A pair of CCD shift registers 3 are provided on both sides of the photodiode 2, and are configured to sequentially transfer electric signals (charges) from the photodiode 2 to the output diffusion layer. 4 is an amplifier provided near the output section of the CCD shift register 3;
It is configured to amplify the voltage that is the information transferred to the output stage of the shift register 3.
前記一対のCCDシフトレジスタ3の出力拡散層は一体
に構成されており、所謂、合成チャネル型の半導体集積
回路装置1を構成している。The output diffusion layers of the pair of CCD shift registers 3 are integrally constructed, forming a so-called composite channel type semiconductor integrated circuit device 1.
次に、本実施例の具体的な構成について説明する。Next, a specific configuration of this embodiment will be explained.
CCDシフトレジスタの出力部分を第2図の要部平面図
で示し、第2図の■−■線で切った断面を第3図で示す
、なお、第2図及び後述する第4図は1本実施例Iの構
成をわかり易くするために。The output part of the CCD shift register is shown in the main part plan view in Fig. 2, and the cross section taken along the line ■-■ in Fig. 2 is shown in Fig. 3. To make the configuration of Example I easier to understand.
各導電層間に設けられるフィールド絶縁膜以外の絶縁膜
は図示しない。Insulating films other than the field insulating film provided between each conductive layer are not shown.
第2図及び第3図において、5は単結晶シリコンからな
るP型の半導体基板、6はフィールド絶縁膜である。In FIGS. 2 and 3, 5 is a P-type semiconductor substrate made of single crystal silicon, and 6 is a field insulating film.
CCDシフトレジスタ3は、二相駆動型で構成されてい
る。すなわち、n−一型の半導体領域7゜ゲート絶縁膜
8及びゲート電極9で構成されるCCDと、n−型の半
導体領域10.ゲート絶#膜11及びゲート電極12又
は12Aで構成されるCCDとが所定の間隔で相互に配
置され構成されている。The CCD shift register 3 is of a two-phase drive type. That is, a CCD consisting of an n-type semiconductor region 7°, a gate insulating film 8, and a gate electrode 9, and an n-type semiconductor region 10. A CCD composed of a gate insulating film 11 and a gate electrode 12 or 12A is arranged at a predetermined interval from each other.
前記半導体領域7は、埋込チャネル型のCCDシフトレ
ジスタ3を構成するようになっており、電荷の転送効率
を高めることができるようになっている。The semiconductor region 7 constitutes a buried channel type CCD shift register 3, so that charge transfer efficiency can be improved.
ゲート電極9及び12は、規則的な転送用のクロック信
号により制御されるように構成されている。ゲート電極
12Aは、それらと別のクロック信号により制御される
ように構成されている。ゲート電極9は、製造工程にお
ける第1層目の導電層、例えば、多結晶シリコン膜で構
成されている。Gate electrodes 9 and 12 are configured to be controlled by a regular transfer clock signal. The gate electrode 12A is configured to be controlled by a different clock signal. The gate electrode 9 is made of a first conductive layer in the manufacturing process, for example, a polycrystalline silicon film.
ゲート電極12及び12Aは、製造工程における第2層
目の導電層、例えば、多結晶シリコン膜で構成されてい
る。The gate electrodes 12 and 12A are made of a second conductive layer in the manufacturing process, for example, a polycrystalline silicon film.
ゲート電極9及び12は、方形状で構成されており、一
対のCCDシフトレジスタ3の延在する方向と交差する
方向に延在して設けられている。The gate electrodes 9 and 12 have a rectangular shape and are provided extending in a direction intersecting the direction in which the pair of CCD shift registers 3 extend.
ゲート電極12Aは、出力段のCCDを構成するように
なっており、その−側部がへの字形状で構成され、その
他側部が出力段以外のCODのゲート電極9及び12の
延在する方向に対して略平行に構成されている。The gate electrode 12A constitutes the CCD of the output stage, and its negative side part is formed in a U-shape, and the other side part is where the gate electrodes 9 and 12 of the COD other than the output stage extend. It is configured substantially parallel to the direction.
そして、一対のCCDシフトレジスタ3の出力段であっ
て、ゲート電極12Aのハの字形状で囲まれた領域には
、出力拡散層として使用されるn゛型の半導体領域13
が設けられている。この半導体領域13は、CCDシフ
トレジスタ3で転送される電荷を充電する容量素子とし
て使用される。In the output stage of the pair of CCD shift registers 3, an n-type semiconductor region 13 used as an output diffusion layer is located in a region surrounded by the V-shape of the gate electrode 12A.
is provided. This semiconductor region 13 is used as a capacitive element that charges the charge transferred by the CCD shift register 3.
前記半導体領域13は、リセット用MISFETQRの
ソース領域又はドレイン領域を構成する半導体領域13
と一体に構成されている。The semiconductor region 13 constitutes the source region or drain region of the reset MISFET QR.
It is constructed integrally with.
このように、CCDシフトレジスタ3の出力段のゲート
電極12Aの一側部を、出力拡散層となる半導体領域1
3を囲むように、ハの字形状で構成したことにより、出
力拡散層のサイズを縮小して容量素子の容量値を小さく
するとともに、ゲート電極12A幅(チャネル幅)を増
大し、伝達コンダクタンスを大きくすることができるの
で、出力電圧を大きくして出力信号の安定化を図るとと
もに、容量素子へ転送される電荷の充電速度を速くして
高速化を図ることができる。In this way, one side of the gate electrode 12A of the output stage of the CCD shift register 3 is covered with a semiconductor region 1 that will become an output diffusion layer.
By configuring it in a V-shape surrounding 3, the size of the output diffusion layer is reduced to reduce the capacitance value of the capacitive element, and the width of the gate electrode 12A (channel width) is increased to increase the transfer conductance. Since the output voltage can be increased, the output voltage can be increased to stabilize the output signal, and the charging speed of the charge transferred to the capacitive element can be increased to increase the speed.
また、CCDシフトレジスタ3の出力段のゲート電極1
2Aの他側部を、出力段以外のCODのゲート電極9及
び12の延在する方向に対して略平行に構成することに
より、出力段の前段のゲート電極9(9A)を出力段以
外のCODのゲート電極9及び12と同様の形状で構成
できるので、出力段の前段のチャネル面積と出力段以外
のCCDのチャネル面積とを略同等に構成することがで
きる。したがって、ゲート電極12Aまでの電荷を均一
に転送できるので、電荷の転送効率を向上することがで
きる。Also, the gate electrode 1 of the output stage of the CCD shift register 3
By configuring the other side of 2A to be approximately parallel to the extending direction of the gate electrodes 9 and 12 of CODs other than the output stage, the gate electrodes 9 (9A) of the previous stage of the output stage can be connected to the CODs other than the output stage. Since it can be configured in the same shape as the gate electrodes 9 and 12 of the COD, the channel area of the stage before the output stage and the channel area of the CCD other than the output stage can be configured to be approximately the same. Therefore, the charge can be uniformly transferred to the gate electrode 12A, so that the charge transfer efficiency can be improved.
前記リセット用M I S F E T Q Rは、ゲ
ート絶縁膜11、ゲート電極1’ 2 B、ソース領域
又はドレイン領域として使用されるn+型の一対の半導
体領域13で構成されている。M I S F E T
Q Rは、ゲート電極12Bにリセット信号Φ2が印
加され制御されるように構成されている。そして、MI
SFETQ、は、ゲートf′!!極12Aで囲まれた領
域内の略中央部に位置するように設けられている。The reset MISFET QR is composed of a gate insulating film 11, a gate electrode 1' 2B, and a pair of n+ type semiconductor regions 13 used as a source region or a drain region. MISFET
QR is configured to be controlled by applying a reset signal Φ2 to the gate electrode 12B. And M.I.
SFETQ is the gate f′! ! It is provided so as to be located approximately at the center within the area surrounded by the poles 12A.
ゲート電極12A及び12Bと後述する接続孔15との
製造工程におけるマスク合せ余裕度を大きくするためで
ある。This is to increase the margin for mask alignment in the manufacturing process of the gate electrodes 12A and 12B and the contact holes 15, which will be described later.
Qrz 、Qn2はnチャネルMISFETであり、第
3図では図示していないが、M I S FETQRと
同様に、ゲート絶縁膜11、ゲート電極12C,n″″
型の一対の半導体領域13で構成されている。このM
I S F E T Q n I+ Q n 2は、出
力拡散層の半導体領域13で構成される容量素子に充電
された電荷の電圧変化分を増幅するアンプ4を構成する
ようになっている。Qrz and Qn2 are n-channel MISFETs, and although not shown in FIG.
It is composed of a pair of semiconductor regions 13 of a type. This M
I S F E T Q n I+ Q n 2 constitutes an amplifier 4 that amplifies the voltage change of the charge charged in the capacitive element constituted by the semiconductor region 13 of the output diffusion layer.
14はCCDシフトレジスタ等を覆う層間絶縁膜、15
は接続孔、16はアルミニウム等の配線である。この配
線16は、半導体素子間の接続用配線、電源電圧V c
c (例えば、12 [V] )又は基準電圧V s
s (例えば、0[V])供給用配線及び出力信号用
配線Vout、を構成するようになっている。14 is an interlayer insulating film that covers the CCD shift register, etc., 15
1 is a connection hole, and 16 is a wiring made of aluminum or the like. This wiring 16 is a connection wiring between semiconductor elements, and a power supply voltage V c
c (for example, 12 [V]) or the reference voltage V s
s (for example, 0 [V]) supply wiring and output signal wiring Vout.
また、本実施例Iでは、出力段のゲート電tail2A
の一側部をハの字形状で構成したが1本発明は、ゲート
電極12Aの一側部をコの字形状で構成してもよい。In addition, in this embodiment I, the output stage gate voltage tail2A
Although one side portion of the gate electrode 12A is formed in a U-shape, in the present invention, one side portion of the gate electrode 12A may be formed in a U-shape.
[実施例■コ
本実施例■は、複数のCCDシフトレジスタの出力拡散
層をそれぞれ別に構成した複数チャネル型の半導体集積
回路装置に適用した本発明の他の実施例である。[Embodiment 2] This embodiment 2 is another embodiment of the present invention applied to a multi-channel type semiconductor integrated circuit device in which the output diffusion layers of a plurality of CCD shift registers are each configured separately.
本発明の実施例■である一次元CCDフォトセンサを備
えた半導体集積回路装置の1つのCCDシフトレジスタ
の出力部を第4図の要部平面図で示す・
第4図は、複数のうち一つのCCDシフトレジスタ3を
示したものである。本実施例■のCCDシフトレジスタ
3は、前記実施例Iと同様に構成されている。すなわち
、出力段のゲート電極12Aの一側部がハの字形状で構
成され、ゲート電極12Aの他側部がその他のゲート電
極9,12の延在する方向に対して略平行に構成されて
いる。The output part of one CCD shift register of a semiconductor integrated circuit device equipped with a one-dimensional CCD photosensor, which is the embodiment (2) of the present invention, is shown in a plan view of the main part of FIG. 4. 3 shows two CCD shift registers 3. The CCD shift register 3 of the present embodiment (2) has the same structure as that of the above-mentioned embodiment I. That is, one side of the output stage gate electrode 12A is formed in a V-shape, and the other side of the gate electrode 12A is formed approximately parallel to the direction in which the other gate electrodes 9 and 12 extend. There is.
このように、CCDシフトレジスタ3を構成することに
より、前記実施例Iと略同様の効果を得ることができる
。By configuring the CCD shift register 3 in this way, substantially the same effects as in the embodiment I can be obtained.
[効果コ
以上説明したように、本願において開示された新規な技
術によれば、以下に述べる効果を得ることができる。[Effects] As explained above, according to the novel technology disclosed in this application, the following effects can be obtained.
CCDを備えた半導体集積回路装置において、CCDシ
フトレジスタの出力段のゲート電極の一側部を、出力拡
散層を囲むように構成し、前記ゲート電極の他側部を、
出力段以外のゲート電極の延在する方向に対して略平行
に構成することにより、出力拡散層のサイズを小さくし
、出力段のゲート電極幅を大きくできるので、出力電圧
を大きくして出力信号の安定化を図り、出力拡散層で構
成される容量素子への充電速度を速くして高速化を図る
ととに、出力段の前段のゲート電極のチャネル面積が出
力段を除くその他のものと略同等の面積で構成できるの
で、転送効率を向上することができる。In a semiconductor integrated circuit device equipped with a CCD, one side of a gate electrode of an output stage of a CCD shift register is configured to surround an output diffusion layer, and the other side of the gate electrode is configured to surround an output diffusion layer.
By configuring the gate electrodes in areas other than the output stage approximately parallel to the extending direction, the size of the output diffusion layer can be reduced and the width of the gate electrodes in the output stage can be increased, increasing the output voltage and increasing the output signal. In order to stabilize the current and increase the charging speed of the capacitive element composed of the output diffusion layer, the channel area of the gate electrode in the previous stage of the output stage is different from that of other parts except the output stage. Since they can be constructed with approximately the same area, transfer efficiency can be improved.
以上1本発明者によってなされた発明を、前記実施例に
もとづき具体的に説明したが1本発明は・前記実施例に
限定されるものではなく、その要旨を逸脱しない範囲に
おいて、種々変形し得ることは勿論である。Although the invention made by the present inventor has been specifically explained above based on the above embodiments, the present invention is not limited to the above embodiments, and may be modified in various ways without departing from the gist thereof. Of course.
例えば、前記実施例は、埋込チャネル型のCCDシフト
レジスタを備えた半導体集積回路装置に本発明を適用し
たが、本発明は、埋込チャネル型のCCDシフトレジス
タ以外の半導体集積回路装置に適用してもよい。For example, in the above embodiment, the present invention is applied to a semiconductor integrated circuit device equipped with a buried channel type CCD shift register, but the present invention is applied to a semiconductor integrated circuit device other than a buried channel type CCD shift register. You may.
第1図は1本発明の実施例Iである一次元CCDフォト
センサを備えた半導体集積回路装置の概略平面図、
第2図は、第1図におけるCCDシフトレジスタの出力
部分の要部平面図、
第3図は、第2図の■−■線で切った断面図、第4図は
、本発明の実施例■である一次元CCDフォトセンサを
備えた半導体集積回路装置のCCDシフトレジスタの出
力部分の要部平面図である。
図中、1・・・半導体集積回路装置、2・・・フォトダ
イオード、3・・・CCDシフトレジスタ、4・・・ア
ンプ、5・・・半導体基板、7,10・・・半導体領域
、8゜11・・・ゲート絶縁膜、9.12.12A・・
・ゲート電極、13・・・半導体領域(出力拡散層)、
Q・・・MISFETである。
++7
第 1 図
ゴ
第 2 図
第 3 図
第 4 図FIG. 1 is a schematic plan view of a semiconductor integrated circuit device equipped with a one-dimensional CCD photosensor, which is Embodiment I of the present invention. FIG. 2 is a plan view of a main part of the output part of the CCD shift register in FIG. , FIG. 3 is a cross-sectional view taken along the line ``--'' in FIG. FIG. 3 is a plan view of the main parts of the output portion. In the figure, 1... Semiconductor integrated circuit device, 2... Photodiode, 3... CCD shift register, 4... Amplifier, 5... Semiconductor substrate, 7, 10... Semiconductor region, 8゜11...Gate insulating film, 9.12.12A...
・Gate electrode, 13... semiconductor region (output diffusion layer),
Q...MISFET. ++7 Figure 1 Figure 2 Figure 3 Figure 4
Claims (1)
、前記電荷結合素子の出力段のゲート電極の一側部が、
出力拡散層を囲むように構成され、その他側部が、出力
段以外のゲート電極の延在する方向に対して略平行に構
成されてなることを特徴とする半導体集積回路装置。 2、前記出力段のゲート電極の一側部は、ハの字形状又
はコの字形状で構成されてなることを特徴とする特許請
求の範囲第1項に記載の半導体集積回路装置。[Claims] 1. A semiconductor integrated circuit device having a charge-coupled device, wherein one side of a gate electrode of an output stage of the charge-coupled device is
1. A semiconductor integrated circuit device configured to surround an output diffusion layer, the other side portion being configured to be approximately parallel to the extending direction of a gate electrode other than the output stage. 2. The semiconductor integrated circuit device according to claim 1, wherein one side of the gate electrode of the output stage is formed in a V-shape or a U-shape.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP20421185A JPS6265372A (en) | 1985-09-18 | 1985-09-18 | Semiconductor integrated circuit device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP20421185A JPS6265372A (en) | 1985-09-18 | 1985-09-18 | Semiconductor integrated circuit device |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS6265372A true JPS6265372A (en) | 1987-03-24 |
Family
ID=16486673
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP20421185A Pending JPS6265372A (en) | 1985-09-18 | 1985-09-18 | Semiconductor integrated circuit device |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS6265372A (en) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH01266763A (en) * | 1988-04-18 | 1989-10-24 | Nec Corp | Charge transfer device |
-
1985
- 1985-09-18 JP JP20421185A patent/JPS6265372A/en active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH01266763A (en) * | 1988-04-18 | 1989-10-24 | Nec Corp | Charge transfer device |
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