JP2569501B2 - Charge-coupled device - Google Patents
Charge-coupled deviceInfo
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Description
【発明の詳細な説明】 以下の順序に従って本発明を説明する。DETAILED DESCRIPTION OF THE INVENTION The present invention will be described in the following order.
A.産業上の利用分野 B.発明の概要 C.従来技術［第３図乃至第６図］ D.発明が解決しようとする問題点 E.問題点を解決するための手段 F.作用 G.実施例［第１図、第２図］ H.発明の効果 （A.産業上の利用分野） 本発明は電荷結合装置、特に本来のレジスタである第
１のレジスタのほかに互いに最大取り扱い電荷量が所定
比率に設定された第２と第３のレジスタを設け、第２と
第３のレジスタを流れる電荷の量を電荷量検出手段によ
り検出し、その検出結果に基づき調節手段によってその
第２と第３のレジスタの電荷量を互いに等しくなるよう
にすることにより上記第１のレジスタの入力バイアスを
自動的に調節できるようにした電荷結合装置に関する。A. Industrial application fields B. Summary of the invention C. Prior art [FIGS. 3 to 6] D. Problems to be solved by the invention E. Means to solve problems F. Action G. Embodiment [FIGS. 1 and 2] H. Effects of the Invention (A. Industrial Application Field) The present invention relates to a charge-coupled device, in particular, a first register which is an original register, and a maximum amount of electric charges handled by each other. Is provided with second and third registers set at a predetermined ratio, the amount of charge flowing through the second and third registers is detected by charge amount detection means, and the second and third registers are adjusted by adjustment means based on the detection result. The present invention relates to a charge-coupled device that can automatically adjust the input bias of the first register by making the amounts of charges of the third register equal to each other.
（B.発明の概要） 本発明は、本来のレジスタである第１のレジスタのほ
かに互いに最大取り扱い電荷量が所定比率に設定された
第２と第３のレジスタを設け、第２と第３のレジスタを
流れる電荷の各電荷量を各電荷量検出手段により検出
し、その検出結果に基づき調節手段によってその第２と
第３のレジスタの電荷量を互いに等しくなるようにする
ことにより上記第１のレジスタの入力バイアスを自動的
に調節できるようにした電荷結合装置において、 電荷量検出手段の構成を簡単にし、且つ電荷量検出手
段を駆動するパルスを不要にするため、 電荷量検出手段をピークホールド回路により構成した
ものである。(B. Summary of the Invention) In the present invention, in addition to the first register, which is an original register, second and third registers in which the maximum amount of charge handled is set to a predetermined ratio are provided. Each charge amount of the charge flowing through the first register is detected by each charge amount detecting means, and based on the detection result, the charge amounts of the second and third registers are made equal to each other by the adjusting means, thereby obtaining the first register. In the charge-coupled device in which the input bias of the register can be automatically adjusted, in order to simplify the configuration of the charge amount detection means and eliminate the need for a pulse for driving the charge amount detection means, the charge amount detection means is peaked. It is constituted by a hold circuit.
（C.従来技術）［第３図乃至第６図］ 第３図及び第４図は電荷結合装置の従来例を示すもの
であり、この電荷結合装置においてはＰ型シリコン基板
１中に、信号電荷が転送さかつ所定幅ａを有する第１の
レジスタ２（CCD遅延線）と、この第１のレジスタ２と
同一の幅ａとある長さｌとを有する第２のレジスタ３
と、第２のレジスタ３と同じく長さｌを有する第３のレ
ジスタ４とがそれぞれ形成されている。なお第３のレジ
スタ４は、その入力側が長さｌ1に亘つて幅a/2を有し、
またその出力側が長さｌ2に亘つて幅ａを有している。
また上記第１、第２及び第３のレジスタ２、３、４は、
上記Ｐ型シリコン基板１の表面に形成されているｎ層か
ら成っている。(C. Prior Art) [FIGS. 3 to 6] FIGS. 3 and 4 show a conventional example of a charge-coupled device. In this charge-coupled device, a signal is provided in a P-type silicon substrate 1. A first register 2 (CCD delay line) to which charges are transferred and having a predetermined width a, and a second register 3 having the same width a and a certain length l as the first register 2
And a third register 4 having the same length l as the second register 3 are formed. The third register 4 has an input side having a width a / 2 over a length l 1 ,
The output side has a width a over a length l 2 .
The first, second and third registers 2, 3, and 4 are:
It consists of an n-layer formed on the surface of the P-type silicon substrate 1.
上記第１のレジスタ２の入力側の一端にはｎ+層から
成るソース領域５形成されている。また上記第１のレジ
スタ２上には、SiO2から成る絶縁層６を介して、それぞ
れDOPOS（不純物をドープした多結晶シリコン）から成
る第１及び第２の入力ゲート電極７、８と、第１層の多
数の転送電極９及び第２層の多数の転送電極10とが形成
されている。なお上記第１層及び第２層の転送電極９、
10並びに第１及び第２の入力ゲート電極７、８は、SiO2
から成る層間絶縁膜11によって互いに電気的に絶縁され
ている。また上記第１及び第２の入力ゲート電極７、８
は第２のレジスタ31上に迄延びて形成されていて、第２
のレジスタ３の第１及び第２の入力ゲート電極を兼用し
ている。さらに上記第１層及び第２層の転送電極９、10
は第２及び第３のレジスタ３、４上に迄延びて形成され
ていて、これらの第２及び第３のレジスタ３、４の第１
層及び第２層の転送電極を兼用している。At one end on the input side of the first register 2, a source region 5 composed of an n + layer is formed. Further, on the first register 2, first and second input gate electrodes 7 and 8 made of DOPOS (impurity-doped polycrystalline silicon) are provided via an insulating layer 6 made of SiO 2 , respectively. A large number of transfer electrodes 9 in one layer and a large number of transfer electrodes 10 in a second layer are formed. In addition, the transfer electrodes 9 of the first and second layers,
10 and the first and second input gate electrodes 7 and 8 are made of SiO 2
Are electrically insulated from each other by an interlayer insulating film 11 made of. Further, the first and second input gate electrodes 7, 8
Is formed to extend over the second register 31, and the second
Of the register 3 also serves as the first and second input gate electrodes. Further, the first and second layer transfer electrodes 9 and 10
Is formed to extend over the second and third registers 3 and 4, and the first of these second and third registers 3 and 4 is formed.
The layer also functions as the transfer electrode of the second layer.
また上記第２のレジスタ３の入力側の一端には、第１
のレジスタ２のソース領域５と同一のソース領域12が、
また他端にはｎ+層から成る浮動拡散領域13がそれぞれ
形成されている。さらに浮動拡散領域13から所定間隔離
れた部分のＰ型シリコン基板１中にはプレチャージドレ
イン領域14が形成されている。また上記第２のレジスタ
３上には、上記第１及び第２の入力ゲート電極７、８並
びに第１層及び第２層の転送電極９、10に加えて、それ
ぞれDOPOSから成る出力ゲート電極15及びプレチャージ
ゲート電極16が形成されている。なおこれらの出力ゲー
ト電極15及びプレチャージゲート電極16は第３のレジス
タ４上に迄延びて形成されていて、第３のレジスタ４の
出力ゲート電極及びプレチャージゲート電極を兼用して
いる。The first end of the input side of the second register 3 is provided with the first
Source region 12 that is the same as source region 5 of register 2
At the other end, a floating diffusion region 13 composed of an n + layer is formed. Further, a precharge drain region 14 is formed in the portion of the P-type silicon substrate 1 at a predetermined distance from the floating diffusion region 13. On the second register 3, in addition to the first and second input gate electrodes 7, 8 and the transfer electrodes 9, 10 of the first and second layers, an output gate electrode 15 made of DOPOS is provided. And a precharge gate electrode 16 are formed. The output gate electrode 15 and the precharge gate electrode 16 are formed so as to extend over the third register 4, and also serve as the output gate electrode and the precharge gate electrode of the third register 4.
次に上記第３のレジスタ４の入力側の一端には、ｎ+
層から成るソース領域17が、また他端には第２のレジス
タ３の浮動拡散領域13と同一の浮動拡散領域18がそれぞ
れ形成されている。さらにこの浮動拡散領域18から所定
間隔離れて、第２のレジスタ３のプレチャージドレイン
領域14と同一のプレチャージドレイン領域19が形成され
ている。また上記第３のレジスタ４上には、第１層及び
第２層の転送電極９、10、出力ゲート電極15及びプレチ
ャージゲート16に加えて、上記第１及び第２のレジスタ
２、３の第１及び第２の入力ゲート電極７、８に対応す
る位置にDOPOSからなる第１層及び第２層の転送電極2
0、21が形成されている。Next, at one end on the input side of the third register 4, n +
A source region 17 made of a layer and a floating diffusion region 18 identical to the floating diffusion region 13 of the second register 3 are formed at the other end. Further, a precharge drain region 19 identical to the precharge drain region 14 of the second register 3 is formed at a predetermined distance from the floating diffusion region 18. On the third register 4, in addition to the transfer electrodes 9 and 10 of the first and second layers, the output gate electrode 15 and the precharge gate 16, the first and second registers 2 and 3 First and second transfer electrodes 2 of DOPOS at positions corresponding to the first and second input gate electrodes 7 and 8.
0 and 21 are formed.
なお第２及び第３のレジスタ３、４のプレチャージド
レイン領域14、19は、浮動拡散領域13、18の電荷を後述
のスイッチ25の開閉動作に関連して蓄積するためのもの
であり、プレチャージゲート電極16によって電荷の蓄積
が制御される。The precharge drain regions 14 and 19 of the second and third registers 3 and 4 are for accumulating charges of the floating diffusion regions 13 and 18 in connection with the opening / closing operation of a switch 25 described later. The charge accumulation is controlled by the charge gate electrode 16.
また上記第２のレジスタ３の浮動拡散領域13は、MOSF
ET22、23から成るソース・ホロワ24及びMOSFET（図示せ
ず）から成るスイッチ25を介して、差動増幅器26のマイ
ナス端子26aに接続されている。同様に、第３のレジス
タ４の浮動拡散領域18は、MOSFET27、28から成るソース
・ホロワ29及びMOSFET（図示せず）から成るスイッチ30
を介して、上記差動増幅器26のプラス端子26bに接続さ
れている。The floating diffusion region 13 of the second register 3 is a MOSF
It is connected to a minus terminal 26a of a differential amplifier 26 via a source follower 24 composed of ETs 22 and 23 and a switch 25 composed of a MOSFET (not shown). Similarly, the floating diffusion region 18 of the third register 4 comprises a source follower 29 comprising MOSFETs 27 and 28 and a switch 30 comprising a MOSFET (not shown).
Is connected to the plus terminal 26b of the differential amplifier 26 via
上記差動増幅器26の出力端子26cは第２のレジスタ３
のソース領域12に接続されると共に、抵抗31を介して第
１のレジスタ２のソース領域５に接続されている。また
このソース領域５には、コンデンサ32を介して信号源33
が接続されている。なお抵抗31は、信号源33を差動増幅
器26及び第２のレジスタ３から分離するためのものであ
る。The output terminal 26c of the differential amplifier 26 is connected to the second resistor 3
And the source region 5 of the first register 2 via a resistor 31. Further, a signal source 33 is connected to the source region 5 through a capacitor 32.
Is connected. The resistor 31 separates the signal source 33 from the differential amplifier 26 and the second register 3.
なお上記ソース・ホロワ24、29、スイッチ25、30、差
動増幅器26、抵抗31及びコンデンサ32は、第１、第２及
び第３のレジスタ２、３、４等と同様にＰ型シリコン基
板１上に形成されている。The source followers 24 and 29, the switches 25 and 30, the differential amplifier 26, the resistor 31 and the capacitor 32 are the same as the first, second and third registers 2, 3, and 4 and the like. Is formed on.
次に上述のように構成された電荷結合装置の動作につ
き説明する。なお以下においては、第５図に示すよう
に、第１のレジスタ２をダイナミックレンジの中央（V
o）に直流バイアスする場合を考える。Next, the operation of the charge coupled device configured as described above will be described. In the following, as shown in FIG. 5, the first register 2 is set at the center of the dynamic range (V
o) Consider the case of DC bias.
第３図及び第４図において、第３のレジスタ４のソー
ス領域17に接続されている電源34の電圧を十分大きくす
ることによって、この第３のレジスタ４にその最大取り
扱い電荷量に等しい電荷を常時転送させておく。なお電
荷の転送は、第１層の転送電極９、20と第２層の転送電
極10、21とから成る対に所定の二相の電圧（クロックパ
ルス電圧）φ1、φ2を印加することによって行われる。
また電荷の転送方向は、互いに対をなす上記第１層の転
送電極９、20と上記第２層の転送電極10、21との間に所
定の電位差（電池35で示す）を設けることによってレジ
スタに非対称なポテンシャル井戸を形成することにより
決定されている。In FIGS. 3 and 4, by increasing the voltage of the power source 34 connected to the source region 17 of the third register 4 sufficiently, a charge equal to the maximum handled charge amount is supplied to the third register 4. Always transfer. The charge transfer is performed by applying predetermined two-phase voltages (clock pulse voltages) φ 1 and φ 2 to a pair of the first-layer transfer electrodes 9 and 20 and the second-layer transfer electrodes 10 and 21. Done by
The direction of charge transfer is determined by providing a predetermined potential difference (indicated by a battery 35) between the transfer electrodes 9 and 20 of the first layer and the transfer electrodes 10 and 21 of the second layer, which form a pair. Is formed by forming an asymmetric potential well.
次に上述のようにして第３のレジスタ４中を転送され
て浮動拡散領域18に到達した電荷は、ソース・ホロワ29
によって電圧に変換された後、スイッチ30によりサンプ
ル・ホールドが行われる。このようにして、差動増幅器
26のプラス端子26bに、第３のレジスタ４の最大取り扱
い電荷量に応じた大きさの電圧が供給される。ところ
で、電荷結合装置の動作開始時においては、第２のレジ
スタ３には電荷が存在しないため、差動増幅器26のマイ
ナス端子26aへの供給電圧は０となる。そして、差動増
幅器26の出力端子26cから、プラス端子26b及びマイナス
端子26aにそれぞれ供給される電圧の差に応じた大きさ
の帰還電圧が第２のレジスタ３のソース領域12に供給さ
れるので、この帰還電圧によって上記ソース領域のポテ
ンシャル井戸は所定の深さになる。この状態で第１及び
第２の入力ゲート電極７、８に所定のサンプリングパル
ス電圧Ｖ1、Ｖ2を印加すれば、ソース領域12から、第１
層及び第２層の転送電極９、10下の第２のレジスタ３中
に電荷が供給される。次いでこの電荷は上記第１層及び
第２層の転送電極９、10によって上記第２のレジスタ３
中を転送され、最終的に浮動拡散領域13に転送される。
なお第１層及び第２層の転送電極９、10並びに出力ゲー
ト電極15は第２のレジスタ３と第３のレジスタ４とで共
通であるため、第２のレジスタ３の浮動拡散領域13に上
記電荷が転送されるタイミングと同一のタイミングで、
第３のレジスタ４の浮動拡散領域18にもこの第３のレジ
スタ４の最大取り扱い電荷量に等しい量の電荷が転送さ
れる。Next, the electric charge transferred to the third register 4 and reaching the floating diffusion region 18 as described above is transferred to the source follower 29.
After the conversion into a voltage, the sample and hold is performed by the switch 30. Thus, the differential amplifier
A voltage having a magnitude corresponding to the maximum amount of electric charges handled by the third register 4 is supplied to the plus terminal 26b of 26. By the way, at the start of the operation of the charge-coupled device, there is no charge in the second register 3, so that the voltage supplied to the minus terminal 26a of the differential amplifier 26 becomes zero. Then, a feedback voltage having a magnitude corresponding to the difference between the voltages supplied to the plus terminal 26b and the minus terminal 26a is supplied from the output terminal 26c of the differential amplifier 26 to the source region 12 of the second register 3. Due to this feedback voltage, the potential well of the source region has a predetermined depth. When predetermined sampling pulse voltages V 1 and V 2 are applied to the first and second input gate electrodes 7 and 8 in this state, the first
Charge is supplied into the second register 3 below the transfer electrodes 9 and 10 of the layer and the second layer. This charge is then transferred to the second register 3 by the transfer electrodes 9 and 10 of the first and second layers.
It is transferred inside and finally transferred to the floating diffusion region 13.
Since the transfer electrodes 9 and 10 and the output gate electrode 15 of the first and second layers are common to the second register 3 and the third register 4, the floating diffusion region 13 of the second register 3 At the same timing as the charge is transferred,
An amount of charge equal to the maximum amount of charge handled by the third register 4 is also transferred to the floating diffusion region 18 of the third register 4.
次に上述の第２のレジスタ３の浮動拡散領域13と第３
のレジスタ４の浮動拡散領域18とにそれぞれ転送された
上記電荷は、ソース・ホロワ24、29によってそれぞれ電
圧に変換された後、同一のタイミングでサンプル・ホー
ルドが行われる。この結果、差動増幅器26のマイナス端
子26aには第２のレジスタ３中を転送されている電荷量
に応じた大きさの電圧が、またそのプラス端子26bには
第３のレジスタ４の最大取り扱い電荷量に応じた大きさ
の電圧がそれぞれ供給される。このようにして、差動増
幅器26の出力端子26cから、上記マイナス端子26a及びプ
ラス端子26bにそれぞれ供給される電圧の差に応じた大
きさの帰還電圧が再び出力され、この出力された帰還電
圧によって第２のレジスタ３のソース領域12のポテンシ
ャル井戸の深さが変えられる。この結果、第２のレジス
タ３中を転送される電荷量が再び変化する。Next, the floating diffusion area 13 of the second register 3 and the third
The charges transferred to the floating diffusion region 18 of the register 4 are converted into voltages by the source followers 24 and 29, respectively, and then sampled and held at the same timing. As a result, the minus terminal 26a of the differential amplifier 26 has a voltage of a magnitude corresponding to the amount of electric charge transferred in the second register 3, and the plus terminal 26b has the maximum value of the third register 4. A voltage having a magnitude corresponding to the charge amount is supplied. In this way, a feedback voltage having a magnitude corresponding to the difference between the voltages supplied to the minus terminal 26a and the plus terminal 26b is again output from the output terminal 26c of the differential amplifier 26, and the output feedback voltage is output. Thereby, the depth of the potential well of the source region 12 of the second register 3 is changed. As a result, the amount of charge transferred in the second register 3 changes again.
このようにして第２のレジスタ３中を転送される電荷
量が第３のレジスタ４中を転送される電荷量と等しくな
るように、差動増幅器26の出力端子26cから帰還電圧が
出力され、この帰還電圧が第２のレジスタ３のソース領
域12に供給されるようになっている。このため、定常状
態においては第２のレジスタ３中を転送される電荷量は
常に第３のレジスタ４中を転送されるその最大取り扱い
電荷量と等しく保たれる。In this way, a feedback voltage is output from the output terminal 26c of the differential amplifier 26 so that the amount of charge transferred through the second register 3 becomes equal to the amount of charge transferred through the third register 4, This feedback voltage is supplied to the source region 12 of the second register 3. Thus, in the steady state, the amount of charge transferred through the second register 3 is always kept equal to the maximum amount of charge transferred through the third register 4.
ところで、上記第２のレジスタ３の幅は既述のように
第３のレジスタ４の入力側の部分の幅の２倍であるか
ら、第２のレジスタ３の最大取り扱い電荷量は第３のレ
ジスタ４の最大取り扱い電荷量の２倍である。このた
め、第２のレジスタ３は、その最大取り扱い電荷量の1/
2のバアイス条件で動作していることになる。そして、
この電荷結合装置においては、第１のレジスタ２の幅を
第２のレジスタ３の幅と等しくし、第１のレジスタ２の
ソース領域５と第２のレジスタ３のソース領域12を同一
に構成しているばかりでなく、第１及び第２の入力ゲー
ト電極７、８を共通にすることにより、第１のレジスタ
２と第２のレジスタ３とを同一の入力構造にしているの
で、第１のレジスタ２もその最大取り扱い電荷量の1/2
のバイアス条件になっていることになり、第５図に示す
バイアス条件が実現されたことになる。従って、信号源
33により、第１のレジスタ２のソース領域５にコンデン
サ32を介して正弦波入力信号を加えれば、ダイナミック
レンジの1/2の点を中心として動作することがわかる。Since the width of the second register 3 is twice the width of the input side portion of the third register 4 as described above, the maximum amount of charge handled by the second register 3 is equal to the third register. 4 is twice as large as the maximum handled charge. For this reason, the second register 3 stores 1/1/3 of the maximum handled charge amount.
That is, it is operating under the baisic condition of 2. And
In this charge-coupled device, the width of the first register 2 is made equal to the width of the second register 3, and the source region 5 of the first register 2 and the source region 12 of the second register 3 are configured identically. In addition, since the first and second input gate electrodes 7 and 8 are made common, the first register 2 and the second register 3 have the same input structure. Register 2 is also 1/2 of its maximum handling charge
And the bias condition shown in FIG. 5 is realized. Therefore, the signal source
According to 33, if a sine wave input signal is applied to the source region 5 of the first register 2 via the capacitor 32, the operation is performed around a half point of the dynamic range.
この例によれば、差動増幅器26の作用によって、第１
のレジスタ２の直流バイアス電圧レベルを自動的にダイ
ナミックレンジの中央に設定することができる。このた
め、バイアス電圧レベルを調節するためにボリウムを用
いる必要が全くないばかりでなく、バイアス電圧レベル
を調節することと自体が不要となる。また第１のレジス
タ２と第２のレジスタ３の入力構造を同一にすると共
に、第２のレジスタ３と第３のレジスタ４の出力構造を
同一にしているので、温度が変化した場合、第１のレジ
スタ２の入力部及び第２のレジスタ３の入力部は共に同
一の影響を受け、また第２のレジスタ３の出力部及び第
３のレジスタ４の出力部も共に同一の影響を受ける。こ
のため、温度変化による第１のレジスタ２の直流バイア
ス電圧レベルの変化を防止することができる。According to this example, due to the operation of the differential amplifier 26, the first
Can be automatically set at the center of the dynamic range. Therefore, not only is there no need to use a volume for adjusting the bias voltage level, but also the adjustment of the bias voltage level and itself are unnecessary. In addition, since the input structure of the first register 2 and the second register 3 is made the same, and the output structure of the second register 3 and the third register 4 are made the same, the first structure is changed when the temperature changes. The input of the second register 3 and the input of the second register 3 are both affected identically, and the output of the second register 3 and the output of the third register 4 are also affected identically. Therefore, a change in the DC bias voltage level of the first register 2 due to a temperature change can be prevented.
また上記の例によれば、第２のレジスタ３の幅を第３
のレジスタ４の入力側の部分の幅の２倍にすることによ
って、バイアス点をダイナミックレンジの中央に設定し
ている。そしてレジスタの幅は半導体装置の製造工程の
露光工程において用いられるフォトマスタパターンによ
って決めることができるので、バイアス電圧レベルを所
定値に高精度かつ再現性良く設定することができる。Further, according to the above example, the width of the second register 3 is set to the third
The bias point is set at the center of the dynamic range by doubling the width of the input side portion of the register 4 of FIG. Since the width of the register can be determined by the photo master pattern used in the exposure process in the manufacturing process of the semiconductor device, the bias voltage level can be set to a predetermined value with high accuracy and high reproducibility.
なお上述の例によれば第３のレジスタ４の入力側の部
分の幅をa/2としたが、例えば3a/4にすると第６図に示
すようにダイナミックレンジの3/4の点にバイアスする
ことができる。According to the above-described example, the width of the input side portion of the third register 4 is set to a / 2. However, if the width is set to 3a / 4, for example, as shown in FIG. can do.
（D.発明が解決しようとする問題点） ところで、第３図、第４図に示す電荷結合装置におい
ては第２のレジスタ２及び第３のレジスタ３の電荷量を
検出するためにソースフロア回路24、29と、サンプルホ
ールド回路（スイッチ25、30とコンデンサC1、C2）から
なる電荷量検出回路を設けていた。従って、電荷量検出
回路が占有する面積が広くなるだけでなく、上記サンプ
ルホールド回路の特にスイッチ25、30をコントロールす
るサンプルホールドパルスを与えなければならず、回路
構成が複雑になり、しかもそのサンプルホールドパルス
が信号ラインに入り込むという虞れがあった。(D. Problems to be Solved by the Invention) By the way, in the charge-coupled devices shown in FIGS. 3 and 4, a source floor circuit is used to detect the charge amounts of the second register 3 and the third register 3. There was provided a charge detection circuit composed of 24 and 29 and sample and hold circuits (switches 25 and 30 and capacitors C1 and C2). Therefore, not only the area occupied by the charge amount detection circuit becomes large, but also a sample hold pulse for controlling the switches 25 and 30 of the sample hold circuit described above must be given, which complicates the circuit configuration and further increases the sample There is a risk that the hold pulse may enter the signal line.
本発明はこのような問題点を解決すべく為されたもの
であり、電荷量検出手段の構成を簡単にし、且つ電荷量
検出手段を駆動するパルスを不要にすることを目的とす
る。The present invention has been made to solve such a problem, and has as its object to simplify the configuration of the charge amount detection means and eliminate the need for a pulse for driving the charge amount detection means.
（E.問題点を解決するための手段） 本発明電荷結合装置は上記問題点を解決するため、本
来のレジスタである第１のレジスタのほかに互いに最大
取り扱い電荷量が所定比率に設定された第２と第３のレ
ジスタを設け、第２と第３のレジスタから出力を電荷量
検出手段により検出し、上記電荷量検出手段による電荷
量の各検出結果を比較し、その比較結果に基づいて上記
第２のレジスタの入力直流バイアスを第２のレジスタの
電荷量が第３のレジスタの電荷量に等しくなるように制
御すると共に、第１のレジスタの入力直流バイアスを制
御して第２のレジスタの入力直流バイアスと同じにする
調節手段と、を有する電荷結合装置において、上記電荷
量検出手段をピークホールド回路により構成したことを
特徴とするものである。(E. Means for Solving the Problems) In order to solve the above problems, the charge-coupled device of the present invention has the maximum handling electric charges set to a predetermined ratio in addition to the first register which is the original register. Second and third registers are provided, outputs from the second and third registers are detected by a charge amount detecting means, and respective detection results of the charge amounts by the charge amount detecting means are compared. Based on the comparison result, The input DC bias of the second register is controlled so that the charge of the second register is equal to the charge of the third register, and the input DC bias of the first register is controlled to control the second register. And an adjusting means for adjusting the input DC bias to the same value as in (1), wherein the charge amount detecting means is constituted by a peak hold circuit.
（F.作用） 本発明電荷結合装置によれば、電荷量検出手段をピー
クホールド回路により構成したので、サンプルホールド
パルスを電荷量検出手段に与える必要がなく、回路構成
を簡単にすることができる。しかも、サンプルホールド
パルスが不要なのでサンプルホールドパルスが信号ライ
ンに飛び込む虞れも回避することができる。(F. Function) According to the charge coupled device of the present invention, since the charge amount detecting means is constituted by the peak hold circuit, it is not necessary to supply a sample hold pulse to the charge amount detecting means, and the circuit configuration can be simplified. . In addition, since the sample hold pulse is unnecessary, the possibility that the sample hold pulse jumps into the signal line can be avoided.
（G.実施例）［第１図、第２図］ 以下、本発明電荷量結合装置を図示実施例に従って詳
細に説明する。(G. Embodiment) [FIGS. 1 and 2] Hereinafter, the charge coupling device of the present invention will be described in detail with reference to the illustrated embodiments.
第１図は本発明の一つの実施例を示す回路ブロック図
である。FIG. 1 is a circuit block diagram showing one embodiment of the present invention.
同図において、２は信号電荷を伝送するところの本来
のレジスタである第１のレジスタ、３はオートバイアス
用のレジスタである第２のレジスタ、４は同じくオート
バイアス用のレジスタである第３のレジスタであり、こ
の電荷結合装置における第１のレジスタ２と、第２のレ
ジスタ３と、第３のレジスタ４の間の関係は第３図及び
第４図に示した電荷結合装置における第１のレジスタ２
と、第２のレジスタ３と、第３のレジスタ４の間の関係
と全く同じであり、また、オートバイアスの原理も第３
図及び第４図に示した電荷結合装置のそれと全く同じで
ある。ただ、第２のレジスタ３と第３のレジスタ４の電
荷量の検出回路が異なっている。即ち、第２のレジスタ
３の電荷量はピークホールド回路40を介して検出され、
その出力が第１のレジスタ２の入力直流バイアスを自動
調節する調節手段である差動増幅器26の一方の入力端子
に入力される。41はピークホールド用コンデンサであ
る。In the figure, reference numeral 2 denotes a first register which is an original register for transmitting signal charges, reference numeral 3 denotes a second register which is an auto-bias register, and reference numeral 4 denotes a third register which is also an auto-bias register. The relationship between the first register 2, the second register 3, and the third register 4 in the charge-coupled device is the same as that of the first register in the charge-coupled device shown in FIGS. Register 2
And the relationship between the second register 3 and the third register 4 is completely the same.
It is exactly the same as that of the charge-coupled device shown in FIGS. However, the charge detection circuits of the second register 3 and the third register 4 are different. That is, the charge amount of the second register 3 is detected via the peak hold circuit 40,
The output is input to one input terminal of a differential amplifier 26, which is an adjusting means for automatically adjusting the input DC bias of the first register 2. 41 is a peak hold capacitor.
また、第３のレジスタ４の電荷量はピークホールド回
路42を介して検出され、その出力が上記差動増幅器26の
他方の入力端子に入力される。43はピークホールド用コ
ンデンサである。Further, the charge amount of the third register 4 is detected via the peak hold circuit 42, and the output is input to the other input terminal of the differential amplifier 26. 43 is a peak hold capacitor.
そして、差動増幅器26の出力を抵抗44とコンデンサ45
からなるローパスフィルタで直流化し、直流化された信
号を第２のレジスタ３の入力部と、第１のレジスタ２の
入力クランプ回路46とに入力する。しかして、この第２
のレジスタ３、第３のレジスタ４のピークホールド回路
40、42、差動増幅器26等からなるオートバイアス回路の
出力レベルに第１のレジスタ２の入力レベルがクランプ
されることになる。The output of the differential amplifier 26 is connected to a resistor 44 and a capacitor 45.
The DC-converted signal is input to the input section of the second register 3 and the input clamp circuit 46 of the first register 2. And this second
Register 3 and the peak hold circuit of the third register 4
The input level of the first register 2 is clamped to the output level of the auto bias circuit including the differential amplifiers 40 and 42 and the differential amplifier 26.
このように、第２のレジスタ３及び第３のレジスタ４
の電荷量を検出するためにピークホールド回路40（4
1）、42（43）を用いているので、電荷量検出にサンプ
ルホールドパルスを必要としない。従って、回路構成が
簡単になり、電荷量検出回路の占有面積が少なくても済
む。しかも、電荷量検出のためにサンプルホールドパル
スを必要としないので、サンプルホールドパルスが信号
ラインに飛び込む虞れも全くないのである。Thus, the second register 3 and the third register 4
The peak hold circuit 40 (4
Since 1) and 42 (43) are used, a sample-and-hold pulse is not required for charge amount detection. Therefore, the circuit configuration is simplified, and the area occupied by the charge amount detection circuit can be reduced. Moreover, since no sample and hold pulse is required for detecting the charge amount, there is no possibility that the sample and hold pulse jumps into the signal line.
第２図は第１図に示した電荷結合装置の具体例を示す
構成図である。この電荷結合装置は本発明のフローティ
ングゲートアンプリファイア法で電荷を検出するタイプ
のものに適用したものである。フローティングゲートア
ンプリファイアタイプのものはフローティングディフュ
ージョンアンプリファイアタイプのものに比較して低い
電圧で電荷を引くことができるので例えば5Vの単一電源
で駆動でき、例えば9Vと5Vの２つの電源がなければ駆動
できないフローティングディフュージョンアンプリファ
イアタイプのものに比較して優れているので、本発明電
荷結合装置の具体例としてフローティングゲートタイプ
に適用したものを選んだのである。しかし、本発明はフ
ローティングディフュージョンタイプのものにも適用す
ることができることはいうまでもない。FIG. 2 is a configuration diagram showing a specific example of the charge-coupled device shown in FIG. This charge-coupled device is applied to a device that detects charges by the floating gate amplifier method of the present invention. The floating gate amplifier type can draw electric charge at a lower voltage than the floating diffusion amplifier type, so it can be driven by a single power supply of 5V, for example, if there are no two power supplies of 9V and 5V Since it is superior to the floating diffusion amplifier type that cannot be driven, the one applied to the floating gate type as a specific example of the charge coupled device of the present invention was selected. However, it goes without saying that the present invention can also be applied to a floating diffusion type.
尚、フローティングゲートアンプリファイアタイプの
電荷結合装置においては、フローティングゲート（第２
のレジスタ３のそれは47、第３のレジスタのそれは48で
ある。第１のレジスタ２のそれは図示しない）まで来た
電荷を引き抜いてやる必要があり、そのためにはフロー
ティングゲート47、48から前側よりも後側の方をポテン
シャル井戸を深くしなければならない。ところで、ポテ
ンシャル井戸を深くするために高い電圧の電源を特別に
用いると低い電源電圧を駆動することができるというフ
ローティングゲートタイプの電荷結合装置の利点を活か
すことができなくなる。そこで、コンデンサCa、Cbを用
いて転送パルスφ1,φ２を昇圧し、昇圧したものをフロ
ーティングゲート47より後側の転送電極に印加すること
によりポテンシャル井戸を深くして電荷をスムースに後
側へ流すようにしている。In the floating gate amplifier type charge-coupled device, the floating gate (second
That of register 3 is 47 and that of the third register is 48. It is necessary to extract the charge that has reached the first register 2 (not shown), and for that purpose, the potential well must be deeper from the floating gates 47 and 48 on the rear side than on the front side. By the way, if a high-voltage power supply is specially used to deepen the potential well, the advantage of the floating gate type charge-coupled device, which can drive a low power supply voltage, cannot be utilized. Therefore, the transfer pulses φ1 and φ2 are boosted using the capacitors Ca and Cb, and the boosted pulses are applied to the transfer electrode on the rear side of the floating gate 47 to deepen the potential well so that the charges flow smoothly to the rear side. Like that.
具体的には、フローティングゲート47よりも前方にあ
る転送用パルスφ２を受ける転送電極49、50とフローテ
ィングゲート47の後方にある転送電極55、56との間には
コンデンサCbが接続され該コンデンサCbの転送電極55、
56側の端子にはMOSFETQbを介して＋2.8Vの電圧が印加さ
れており、この電圧によりコンデンサCaを充電した分転
送電極55、56の電位は転送電極49、50の電位よりも高く
なり、延いてはポテンシャル井戸を深くすることができ
る。Specifically, a capacitor Cb is connected between the transfer electrodes 49 and 50 that receive the transfer pulse φ2 located ahead of the floating gate 47 and the transfer electrodes 55 and 56 located behind the floating gate 47. Transfer electrode 55,
A voltage of +2.8 V is applied to the terminal on the 56 side via the MOSFET Qb, and the potential of the transfer electrodes 55 and 56 becomes higher than the potential of the transfer electrodes 49 and 50 by the voltage charged by the capacitor Ca. As a result, the potential well can be deepened.
同様にして、フローティングゲート47のすぐ前にある
φ１を受ける転送電極51、52とフローティングゲート47
のすぐ後にある転送電極53、54との間にもコンデンサCa
が接続され、該コンデンサCaの転送電極53、54と接続さ
れた側の電極にはMOSFETQaを介して＋5Vの電源電圧が印
加されており、この電圧による充電電圧分転送電極53、
54の方が転送電極51、52よりも電位が高くなり、ポテン
シャル井戸が深くなるのである。この原理は第２のレジ
スタ３だけでなく第３のレジスタ４にもそして、図示は
しないが第１のレジスタ２にも適用されている。Similarly, the transfer electrodes 51 and 52 for receiving φ1 immediately before the floating gate 47 and the floating gate 47
Capacitor Ca between the transfer electrodes 53 and 54 immediately after
The power supply voltage of +5 V is applied to the electrode of the capacitor Ca connected to the transfer electrodes 53 and 54 via the MOSFET Qa.
The potential of 54 is higher than that of the transfer electrodes 51 and 52, and the potential well becomes deeper. This principle is applied not only to the second register 3 but also to the third register 4 and also to the first register 2 (not shown).
尚、この第２図に示す回路において、第２、第３のレ
ジスタ３、４のピークホールド回路40、42は、エミッタ
フロア回路57、58、MOSFET59、60及びホールド用コンデ
ンサ41、43からなる。また、差動増幅器26等各回路もMO
SFETにより構成されている。In the circuit shown in FIG. 2, the peak hold circuits 40 and 42 of the second and third registers 3 and 4 include emitter floor circuits 57 and 58, MOSFETs 59 and 60, and hold capacitors 41 and 43. Also, the circuits such as the differential amplifier 26
It is composed of SFET.
（H.発明の効果） 以上に述べたように、本発明電荷結合装置は、半導体
基板中に形成されかつ信号電荷が転送される第１のレジ
スタと、上記半導体基板中に上記第１のレジスタに対し
て並列的に配置されかつこの第１のレジスタと実質的に
同一の入力構造を有する第２のレジスタと、上記半導体
基板中に上記第１及び第２のレジスタに対して並列的に
形成されかつこの第２のレジスタと実質的に同一の出力
構造及び上記第２のレジスタの最大取り扱い電荷量に対
する所定比率の最大取り扱い電荷量を有する第３のレジ
スタと、上記第２及び第３のレジスタから出力される各
電荷量を検出する２つの電荷量検出手段と、該電荷量検
出手段による電荷量の各検出結果を比較し、その比較結
果に基づいて上記第２のレジスタの入力直流バイアスを
第２のレジスタの電荷量が第３のレジスタの電荷量に等
しくなるように制御すると共に、第１のレジスタの入力
直流バイアスを制御して第２のレジスタの入力直流バイ
アスと同じにする調節手段と、を有する電荷結合装置に
おいて、上記電荷量検出手段がピークホールド回路から
なることを特徴とするものである。(H. Effects of the Invention) As described above, the charge-coupled device of the present invention includes a first register formed in a semiconductor substrate and transferring a signal charge, and a first register formed in the semiconductor substrate. A second register having an input structure substantially identical to that of the first register and being formed in parallel with the first and second registers in the semiconductor substrate. A third register having an output structure substantially the same as that of the second register, and having a maximum ratio of the maximum amount of charge to the maximum amount of charge of the second register, and the second and third registers. The two charge amount detection means for detecting each charge amount output from the first and second charge amount detection means are compared with each other, and the input DC bias of the second register is set based on the comparison result. No. Adjusting means for controlling the amount of charge of the register to be equal to the amount of charge of the third register, and controlling the input DC bias of the first register to be equal to the input DC bias of the second register; Wherein the charge amount detecting means comprises a peak hold circuit.
従って、本発明電荷結合装置によれば、電荷量検出手
段をピークホールド回路により構成したので、サンプル
ホールドパルスを電荷量検出手段に与える必要がなく、
回路構成を簡単にすることができる。しかも、サンプル
ホールドパルスが不要なのでサンプルホールドパルスが
信号ラインに飛び込む虞れも回避することができる。Therefore, according to the charge coupled device of the present invention, since the charge amount detecting means is constituted by the peak hold circuit, there is no need to supply a sample hold pulse to the charge amount detecting means.
The circuit configuration can be simplified. In addition, since the sample hold pulse is unnecessary, the possibility that the sample hold pulse jumps into the signal line can be avoided.
第１図は本発明電荷結合装置の一つの実施例を示す回路
ブロック図、第２図は第１図に示した電荷結合装置をフ
ローティングゲートアンプリファイアタイプのものに具
体化した電荷結合装置の構成図、第３図乃至第６図は従
来技術を説明するためのもので、第３図は従来の電荷結
合装置の各レジスタの断面図、第４図は平面図、第５図
及び第６図は第１のレジスタに対する各別の入力直流バ
イアス例を示すCCD遅延線の入出力特性図である。 符号の説明 ２……第１のレジスタ、３……第２のレジスタ、４……
第３のレジスタ、26……調節手段、40（41）、42（43）
……電荷量検出手段。FIG. 1 is a circuit block diagram showing one embodiment of the charge coupled device of the present invention, and FIG. 2 is a configuration of a charge coupled device in which the charge coupled device shown in FIG. 1 is embodied as a floating gate amplifier type. 3 and 6 are for explaining the prior art, FIG. 3 is a sectional view of each register of the conventional charge-coupled device, FIG. 4 is a plan view, FIG. 5 and FIG. FIG. 4 is an input / output characteristic diagram of a CCD delay line showing another example of input DC bias to the first register. Description of reference numerals 2 ... first register, 3 ... second register, 4 ...
Third register, 26... Adjusting means, 40 (41), 42 (43)
... Charge amount detecting means.
Claims (1)
送される第１のレジスタと、 上記半導体基板中に上記第１のレジスタに対して並列的
に配置されかつこの第１のレジスタと実質的に同一の入
力構造を有する第２のレジスタと、 上記半導体基板中に上記第１及び第２のレジスタに対し
て並列的に形成されかつこの第２のレジスタと実質的に
同一の出力構造及び上記第２のレジスタの最大取り扱い
電荷量に対する所定比率の最大取り扱い電荷量を有する
第３のレジスタと、 上記第２及び第３のレジスタから出力される各電荷量を
検出する２つの電荷量検出手段と、 上記電荷量検出手段による電荷量の各検出結果を比較
し、その比較結果に基づいて上記第２のレジスタの入力
直流バイアスを第２のレジスタの電荷量が第３のレジス
タの電荷量に等しくなるように制御すると共に、第１の
レジスタの入力直流バイアスを制御して第２のレジスタ
の入力直流バイアスと同じにする調節手段と、 を有する電荷結合装置において、 上記電荷量検出手段がピークホールド回路からなる ことを特徴とする電荷結合装置。A first register formed in a semiconductor substrate to which a signal charge is transferred; and a first register arranged in parallel with the first register in the semiconductor substrate and substantially equivalent to the first register. A second register having substantially the same input structure; and an output structure formed in the semiconductor substrate in parallel with the first and second registers and having substantially the same structure as the second register. A third register having a predetermined ratio of a maximum handled charge amount to a maximum handled charge amount of the second register; and two charge amount detection means for detecting the respective charge amounts output from the second and third registers. And comparing the respective detection results of the charge amount by the charge amount detection means, and based on the comparison result, the input DC bias of the second register is changed to the charge amount of the second register. Control means for controlling the input DC bias of the first register to be equal to the input DC bias of the second register, and adjusting the input DC bias of the first register to be equal to the input DC bias of the second register. A charge-coupled device characterized by comprising a peak hold circuit.
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|---|---|---|---|
| JP61233998A JP2569501B2 (en) | 1986-10-01 | 1986-10-01 | Charge-coupled device |
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| GB8722929A GB2197556B (en) | 1986-10-01 | 1987-09-30 | Charge coupled devices |
| FR8713601A FR2604820B1 (en) | 1986-10-01 | 1987-10-01 | CHARGE COUPLING DEVICE COMPRISING A PARTICULAR LOAD DETECTION MEANS |
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