JPS6262501A - Thick film substrate unit - Google Patents

Thick film substrate unit

Info

Publication number
JPS6262501A
JPS6262501A JP60202118A JP20211885A JPS6262501A JP S6262501 A JPS6262501 A JP S6262501A JP 60202118 A JP60202118 A JP 60202118A JP 20211885 A JP20211885 A JP 20211885A JP S6262501 A JPS6262501 A JP S6262501A
Authority
JP
Japan
Prior art keywords
resistor
layer
conductor layer
resistance value
paste
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP60202118A
Other languages
Japanese (ja)
Inventor
江崎 史郎
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Toshiba Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Corp filed Critical Toshiba Corp
Priority to JP60202118A priority Critical patent/JPS6262501A/en
Publication of JPS6262501A publication Critical patent/JPS6262501A/en
Pending legal-status Critical Current

Links

Landscapes

  • Apparatuses And Processes For Manufacturing Resistors (AREA)
  • Non-Adjustable Resistors (AREA)
  • Production Of Multi-Layered Print Wiring Board (AREA)
  • Manufacturing Of Printed Wiring (AREA)
  • Parts Printed On Printed Circuit Boards (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
(57) [Summary] This bulletin contains application data before electronic filing, so abstract data is not recorded.

Description

【発明の詳細な説明】 〔発明の技術分野〕 この発明は、厚膜基板装置に係り、特に異なる抵抗値を
有する抵抗体層を容易に形成し得るようにしたものに関
する。
DETAILED DESCRIPTION OF THE INVENTION [Technical Field of the Invention] The present invention relates to a thick film substrate device, and particularly to one in which resistor layers having different resistance values can be easily formed.

[発明の技術的背景コ 周知のように、近時では、電子機器等の小形軽量化を図
るために、混成集積回路が多く使用されるようになって
きている。この混成集積回路は、一般に、絶縁基板に導
体材料及び抵抗材料を印刷してなる厚膜基板に、リード
線のないチップタイプの受動素子や能動素子を半田付け
して構成されるものである。
[Technical Background of the Invention] As is well known, in recent years, hybrid integrated circuits have come into widespread use in order to reduce the size and weight of electronic devices and the like. This hybrid integrated circuit is generally constructed by soldering chip-type passive elements and active elements without lead wires to a thick film substrate formed by printing a conductive material and a resistive material on an insulating substrate.

第13図は、このような従来の厚膜基板を示すものであ
る。すなわち、例えばアルミナ等のセラミック材料で形
成された絶縁基板11上に、例えば銀−パラジウム系の
導体ペーストをスクリーン印刷法を用いて印刷し、酸化
雰囲気中で約800〜900℃の高温で焼成して、下層
導体層12を形成する。
FIG. 13 shows such a conventional thick film substrate. That is, for example, a silver-palladium based conductive paste is printed on an insulating substrate 11 made of a ceramic material such as alumina using a screen printing method, and then baked at a high temperature of about 800 to 900° C. in an oxidizing atmosphere. Then, the lower conductor layer 12 is formed.

次に、下層導体層12の所定部を覆うように、例えばガ
ラス系の絶縁ペーストを印刷・焼成して絶縁層13を形
成する。その後、上記絶縁基板11上に上記下層導体層
12に重なるように、例えば酸化ルテニウム系の抵抗ペ
ーストを印刷するとともに、上記絶縁層13上に導体ペ
ーストを印刷し、同時に焼成することにより、抵抗体層
14.15及び上層導体層16が形成されるものである
Next, an insulating layer 13 is formed by printing and baking, for example, a glass-based insulating paste so as to cover a predetermined portion of the lower conductor layer 12 . Thereafter, a ruthenium oxide-based resistance paste, for example, is printed on the insulating substrate 11 so as to overlap the lower conductor layer 12, and a conductor paste is printed on the insulating layer 13 and fired at the same time, thereby forming a resistor. Layers 14, 15 and upper conductor layer 16 are formed.

ここで、上記のように膜状に形成された抵抗体層14.
 15の抵抗値Rは、第14図に示すように、抵抗体層
14.15の長さをLlその幅をWとし、抵抗体層14
.15の単位面積当りの膜抵抗値をRsとすると、 R−Rs L / W       −(1)で表わさ
れる。このため、例えば抵抗体層14の抵抗値を焼成後
100Ωとし、抵抗体層15の抵抗値を焼成後50にΩ
としたいような場合には、抵抗体層14としてRs −
100Ωの抵抗ペーストをL −1av。
Here, the resistor layer 14 formed in a film shape as described above.
As shown in FIG.
.. If the membrane resistance value per unit area of 15 is Rs, it is expressed as R-Rs L/W-(1). For this reason, for example, the resistance value of the resistor layer 14 is set to 100Ω after firing, and the resistance value of the resistor layer 15 is set to 50Ω after firing.
In such a case, the resistor layer 14 is made of Rs −
100Ω resistive paste at L −1av.

W=1a+aの形状で印刷し、抵抗体層15としてR5
−50にΩの抵抗ペーストをL −0,Ba+m、 W
 −1,2IIalの形状で印刷するようにすればよい
ものである。
Print in the shape of W=1a+a, and use R5 as the resistor layer 15.
-50 Ω resistance paste L -0, Ba+m, W
It is sufficient to print in the shape of -1,2IIal.

ところで、一般に抵抗ペーストは、その膜抵抗値Rsが
例えば10Ω、100Ω、 lkΩ、[OkΩ。
By the way, in general, the resistance paste has a film resistance Rs of, for example, 10Ω, 100Ω, lkΩ, [OkΩ.

1、 OOkΩ・・・のように抵抗値で1桁毎に分類さ
れて用意されていることが多く、抵抗ペーストの印刷形
状の設計時には、例えばノイズの影響、トリミングのし
易さ、抵抗値の変動9発熱量等の点を考慮して、性能が
許す限り最も抵抗体層の占有面積が小さくなるように抵
抗ペーストを選んで使用するようにしているものである
1. They are often classified into resistance values of 1 digit, such as OOkΩ, etc., and when designing the printed shape of resistor paste, consider, for example, the influence of noise, ease of trimming, and resistance value. In consideration of fluctuations in heat generation, etc., a resistor paste is selected and used so that the area occupied by the resistor layer is minimized as far as performance allows.

[背景技術の問題点] しかしながら、上記のような従来の厚膜基板では、抵抗
値の異なる複数の抵抗体層を、占何面積を少なくして高
密度実装化を促進させるように形成するために、複数の
膜抵抗値Rsの異なる抵抗ペーストを選択して使用する
必要があるので、使用する抵抗ペーストの種類分だけス
クリーンを用意しなければならないとともに、その種類
分だけ印刷を繰り返さなければならず、製作作業が煩雑
になりがちであるという問題を有している。
[Problems in the Background Art] However, in the conventional thick film substrate as described above, multiple resistor layers having different resistance values are formed in a manner that reduces the area occupied and promotes high-density packaging. In this case, it is necessary to select and use a plurality of resistor pastes with different film resistance values Rs, so screens must be prepared for each type of resistor paste to be used, and printing must be repeated for each type. First, there is a problem in that the manufacturing work tends to be complicated.

[発明の目的コ この発明は上記事情を考慮してなされたもので、膜抵抗
値の異なる多種類の抵抗ペーストを使用することなく、
異なる抵抗値を有する複数の抵抗体層を容易に形成する
ことができるとともに、高密度実装化を効果的に促進さ
せ得る極めて良好な厚膜基板装置を提供することを目的
とする。
[Object of the Invention] This invention has been made in consideration of the above circumstances, and it is possible to achieve a
It is an object of the present invention to provide an extremely good thick film substrate device that can easily form a plurality of resistor layers having different resistance values and can effectively promote high-density packaging.

〔発明の概要] すなわち、この発明に係る厚膜基板装置は、絶縁基板上
に形成される第1の導体層上に一部が重なるように抵抗
体層を形成し、この抵抗体層上に一部が重なるように第
2の導体層を形成して、抵抗体層の形状及び厚みを変化
させてその抵抗値を柔化させるようにすることにより、
膜抵抗値の異なる多種類の抵抗ペーストを使用すること
なく、異なる抵抗値を有する複数の抵抗体層を容易に形
成することができるとともに、高密度実装化を効果的に
促進させ得るようにしたものである。
[Summary of the Invention] That is, in the thick film substrate device according to the present invention, a resistor layer is formed so as to partially overlap a first conductor layer formed on an insulating substrate, and a resistor layer is formed on the resistor layer. By forming the second conductor layer so as to partially overlap and changing the shape and thickness of the resistor layer to soften its resistance value,
A plurality of resistor layers having different resistance values can be easily formed without using many types of resistor pastes having different film resistance values, and high-density packaging can be effectively promoted. It is something.

[発明の実施例コ 以下、この発明の一実施例について図面を参照して詳細
に説明する。第1図において、17は例えばアルミナ等
のセラミック材料で形成された絶縁基板である。この絶
縁基板17上には、例えば銀−パラジウム系の導体ペー
ストをスクリーン印刷法を用いて印刷し、酸化雰囲気中
で約800〜900℃の高温で焼成してなる下層導体層
1Bが形成されている。そして、上記下層導体層18上
には、その所定部を覆うように、例えばガラス系ペース
トを印刷・焼成してなる絶縁層19が形成されている。
[Embodiment of the Invention] Hereinafter, an embodiment of the present invention will be described in detail with reference to the drawings. In FIG. 1, 17 is an insulating substrate made of a ceramic material such as alumina. On this insulating substrate 17, a lower conductor layer 1B is formed by printing, for example, a silver-palladium conductor paste using a screen printing method and firing it at a high temperature of about 800 to 900°C in an oxidizing atmosphere. There is. An insulating layer 19 is formed on the lower conductor layer 18 to cover a predetermined portion of the lower conductor layer 18, for example, by printing and baking a glass paste.

さらに、上記下層導体層■8上にその一部が重なるよう
に例えば酸化ルテニウム系の抵抗ペーストが印刷される
とともに、上記絶縁層19上に導体ペーストが印刷され
、同時に焼成されることにより、抵抗体層20.21及
び上層導体層22が形成されるものである。
Further, a ruthenium oxide-based resistance paste is printed on the lower conductor layer 18 so as to partially overlap with it, and a conductor paste is printed on the insulating layer 19 and fired at the same time, thereby forming a resistor. A body layer 20, 21 and an upper conductor layer 22 are formed.

ここで、例えば抵抗体層21の抵抗値を50にΩにした
い場合には、前述と同様にして膜抵抗値Rsが100に
Ωの抵抗ペーストをL −0,6tm、 W−1,2r
Aalの形状で印刷すればよいものである。また、抵抗
体層20は、抵抗体層21と同じ100にΩの膜抵抗値
を有する抵抗ペーストを用いて抵抗体層21とは異なる
抵抗値をもたせるようにすることができる。
Here, for example, if you want to set the resistance value of the resistor layer 21 to 50Ω, apply a resistive paste with a film resistance Rs of 100Ω to L −0,6tm, W−1,2r in the same manner as described above.
It is sufficient to print it in the shape of Aal. Further, the resistor layer 20 can be made to have a different resistance value from the resistor layer 21 by using a resistor paste having a film resistance value of 100 to Ω, which is the same as the resistor layer 21.

すなわち、第2図(a)、(b)に示すように、下層導
体層18の端部が縦0.8+nm横0.5+++n+の
形状に形成されているとすると、この部分を覆うように
縦1mrfI横0.7■の形状に」二記抵抗ペーストを
印刷し、その上に縦0.8■横0.5a+a+の形状に
上層導体層22を形成するための導体ペーストを印刷す
るようにすればよいものである。
That is, as shown in FIGS. 2(a) and 2(b), if the end of the lower conductor layer 18 is formed in a shape of 0.8+nm in length and 0.5+++n+ in width, The resistor paste was printed in the shape of 1 mrfI of 0.7 mm horizontally, and the conductor paste for forming the upper conductor layer 22 was printed on top of it in the shape of 0.8 mm vertically and 0.5 a+a+ horizontally. It's a good thing.

この理由は、次のように説明することができる。The reason for this can be explained as follows.

一般に、抵抗体の抵抗値Rは、第3図に示すように、抵
抗体23の電極面23aの面積をS、電極間の距離をd
、抵抗体23の比抵抗値゛をρとすると、R−ρd/S
        ・・・(2)と表わすことができる。
Generally, the resistance value R of a resistor is determined by the area of the electrode surface 23a of the resistor 23 being S, and the distance between the electrodes being d, as shown in FIG.
, when the specific resistance value of the resistor 23 is ρ, R−ρd/S
...(2) can be expressed.

なお、第3図において、24は抵抗体23の両電極面2
3aにそれぞれ接続された接続線である。
In addition, in FIG. 3, 24 indicates both electrode surfaces 2 of the resistor 23.
3a, respectively.

ここで、特に上記電極面23aの形状が縦の長さa、横
の長さbの長方形状であれば、抵抗値Rは、R−ρd/
ab       ・・・(3)となる。
Here, especially if the electrode surface 23a has a rectangular shape with a vertical length a and a horizontal length b, the resistance value R is R-ρd/
ab...(3).

そして、前記(1)式と(3)式とから、抵抗体23の
膜抵抗値Rsと抵抗体23の比抵抗値ρとの関係を求め
ると、Lはdに対応し、Wはbに対応するので、Rs−
ρ/a       ・・・(4)となる。ここで、a
は抵抗体層20の厚みに対応することになる。そして、
例えば厚みaが20μmだとすると、上記(4)式より
膜抵抗値Rsが100にΩの抵抗ペーストの比抵抗pは
200Ωcmであることがイツかる。このため、この膜
抵抗値2(10ΩcIIの抵抗ペーストを、電極間距離
が20μmで、縦0.8mm。
Then, from the above equations (1) and (3), the relationship between the membrane resistance value Rs of the resistor 23 and the specific resistance value ρ of the resistor 23 is found, L corresponds to d, and W corresponds to b. Since it corresponds to Rs-
ρ/a...(4). Here, a
corresponds to the thickness of the resistor layer 20. and,
For example, if the thickness a is 20 μm, it can be seen from equation (4) above that the specific resistance p of a resistive paste with a membrane resistance value Rs of 100Ω is 200Ωcm. For this reason, this resistance paste with a membrane resistance value of 2 (10ΩcII) was used with a distance between electrodes of 20 μm and a length of 0.8 mm.

横0.5mmの長方形の電極形状に印刷形成すれば、焼
成後の抵抗値は上記(3)式より 100Ωとなる。
If a rectangular electrode shape with a width of 0.5 mm is formed by printing, the resistance value after firing will be 100Ω from the above equation (3).

したがって、上記実施例のような構成によれば、同じ1
00にΩの膜抵抗値Rsを有する抵抗ペーストを用いて
、抵抗値100Ωの抵抗体層20と抵抗値50にΩの抵
抗体層21とを形成することができるものである。この
ため、従来のように、多種類の膜抵抗値Rsを有する抵
抗ペーストを選択しなくて済むので、抵抗ペーストの印
刷工程が少なくなり製作作業を容易化することができる
ものである。
Therefore, according to the configuration of the above embodiment, the same 1
Using a resistor paste having a film resistance value Rs of 0.00 to .OMEGA., it is possible to form a resistor layer 20 having a resistance value of 100 .OMEGA. and a resistor layer 21 having a resistance value of 50.OMEGA. Therefore, it is not necessary to select resistor pastes having a wide variety of film resistance values Rs as in the conventional case, and the number of printing steps for resistor pastes is reduced, making it possible to simplify the manufacturing work.

さらに、下層導体層18.抵抗体層20及び上層導体層
22は、積層されるように構成されるので、高密度実装
化にも好適するものである。
Further, the lower conductor layer 18. Since the resistor layer 20 and the upper conductor layer 22 are configured to be stacked, they are suitable for high-density packaging.

第4図及び第5図は、それぞれ上記実施例の変形例を示
すものである。まず、第4図(a)。
FIGS. 4 and 5 each show a modification of the above embodiment. First, Fig. 4(a).

(b)に示すものは、抵抗体層20を挟んで、下層導体
層18と上層導体層22とが、平面的に重なり合わない
ようにしたものである。また、第5図(a)(b)に示
すものも、抵抗体層20を挟んで、下層導体層18と上
層導体層22とが、平面的に重なり合わないようにした
ものであり、特に下層導体層18と」二層導体層22と
が抵抗体層20の厚み以上の距離Llを有するように形
成したものである。
In the structure shown in FIG. 2B, the lower conductor layer 18 and the upper conductor layer 22 are arranged so that they do not overlap in a plane with the resistor layer 20 in between. In addition, in the case shown in FIGS. 5(a) and 5(b), the lower conductor layer 18 and the upper conductor layer 22 are arranged so that they do not overlap in a plane with the resistor layer 20 in between. The lower conductor layer 18 and the two-layer conductor layer 22 are formed so as to have a distance Ll greater than the thickness of the resistor layer 20.

ここで、下層導体層18と上層導体層22との距離L1
と抵抗体層20の抵抗値との関係は、第6図に示すよう
に、距、4L1が大きくなるにしたがって、抵抗値が大
きくなるものである。なお、第6図は、膜抵抗値Rsが
100にΩの抵抗ペーストを用いてalll定した実験
結果を示したものである。
Here, the distance L1 between the lower conductor layer 18 and the upper conductor layer 22 is
The relationship between the resistance value of the resistor layer 20 and the resistance value of the resistor layer 20 is such that as the distance 4L1 increases, the resistance value increases as shown in FIG. Incidentally, FIG. 6 shows the results of an experiment in which all the resistance pastes were determined using a resistance paste whose film resistance value Rs was 100Ω.

次に、第7図乃至第9図は、それぞれ先に第2因で示し
た実施例にトリミング処理を施した状態を示すものであ
る。まず、第7図(a)、(b)に示すものは、上層導
体層22にのみトリミング処理を施して、上層導体層2
2に裁断部25を形成するようにしたものである。また
、第8図(a)。
Next, FIGS. 7 to 9 each show the state in which the trimming process has been applied to the embodiment described above as the second factor. First, in the case shown in FIGS. 7(a) and 7(b), only the upper conductor layer 22 is trimmed and the upper conductor layer 22 is trimmed.
A cutting portion 25 is formed in the second portion. Also, FIG. 8(a).

(b)に示すものは、」二層導体層22及び抵抗体層2
0にトリミング処理を施すようにしたものである。
What is shown in (b) is a double-layer conductor layer 22 and a resistor layer 2.
0 is subjected to trimming processing.

さらに、第9図(a)、(b)に示すものは、上層導体
層22.抵抗体層20及び下層導体層18にトリミング
処理を施すようにしたものである。
Furthermore, what is shown in FIGS. 9(a) and 9(b) is an upper conductor layer 22. The resistor layer 20 and the lower conductor layer 18 are trimmed.

また、第10図乃至第12図は、それぞれ先に第5図で
示した実施例にトリミング処理を施した状態を示すもの
である。まず、第10図(a)、(b)に示すものは、
抵抗体層20にのみトリミング処理を施して、抵抗体層
20に裁断部26を形成するようにしたものである。ま
た、第11図(a)、(b)に示すものは、下層導体層
18と抵抗体層2oとの重なる部分であって抵抗体層2
0のみにトリミング処理を施すようにしたものである。
Further, FIGS. 10 to 12 each show a state in which the embodiment shown in FIG. 5 has been subjected to trimming processing. First, what is shown in FIGS. 10(a) and (b) is
A trimming process is performed only on the resistor layer 20 to form a cut portion 26 in the resistor layer 20. What is shown in FIGS. 11(a) and 11(b) is a portion where the lower conductor layer 18 and the resistor layer 2o overlap.
The trimming process is applied only to 0.

さらに、第12図(a)、(b)に示すものは、抵抗体
層2o及び下層導体層18にトリミング処理を施すよう
にしたものである。
Further, in the case shown in FIGS. 12(a) and 12(b), the resistor layer 2o and the lower conductor layer 18 are trimmed.

ここで、トリミング処理は、電流の流れる経路を少なく
して抵抗値を増加させることを目的としてなされるもの
で、実際にはレーザトリミング法やサンドブラスト法等
が使用されるものである。
Here, the trimming process is performed for the purpose of increasing the resistance value by reducing the path through which current flows, and in practice, a laser trimming method, a sandblasting method, or the like is used.

なお、この発明は上記各実施例に限定されるものではな
く、この外その要旨を逸脱しない範囲で種々変形して実
施することができる。
It should be noted that the present invention is not limited to the above-described embodiments, and can be implemented with various modifications without departing from the gist thereof.

[発明の効果] したがって、以上詳述したようにこの発明によれば、膜
抵抗値の異なる多種類の抵抗ペーストを使用することな
く、異なる抵抗値を有する複数の抵抗体層を容易に形成
することができるとともに、高密度実装化を効果的に促
進させ得る極めて良好な厚S基板装置を提供することが
できる。
[Effects of the Invention] Therefore, as detailed above, according to the present invention, a plurality of resistor layers having different resistance values can be easily formed without using many types of resistor pastes having different film resistance values. In addition, it is possible to provide an extremely good thick S substrate device that can effectively promote high-density packaging.

【図面の簡単な説明】[Brief explanation of the drawing]

第1図はこの発明に係る厚膜基板装置の一実施例を示す
側断面図、第2図は同実施例の要部の形状を示す構成図
、第3図は同実施例の動作原理を説明するための斜視図
、第4図及び第5図はそれぞれ同実施例にトリミング処
理を施した状態を示す構成図、第6図は上層導体層及び
下層導体層間の距離と抵抗体層の抵抗値との関係を示す
特性図、第7図乃至第9図はそれぞれ第2図に示す基板
にトリミング処理を施した状態を示す構成図、第1O図
乃至第12図はそれぞれ第5図に示す基板にトリミング
処理を施した状態を示す構成図、第13図及び第14図
はそれぞれ従来の厚膜基板を示す側断面図及び平面図で
ある。 11・・・絶縁基板、12・・・下層導体層、13・・
・絶縁層、14、15・・・抵抗体層、16・・・上層
導体層、17・・・絶縁基板、18・・・下層導体層、
19・・・絶縁層、20.21・・・抵抗体層、22・
・・上層導体層、23・・・抵抗体、24・・・接続線
、25、28・・・裁断部。 出願人代理人 弁理士 鈴江武彦 (a) 第9図 (a) 第10図 (a) 第11図 (a) 第12図
FIG. 1 is a side sectional view showing an embodiment of a thick film substrate device according to the present invention, FIG. 2 is a configuration diagram showing the shape of the main part of the embodiment, and FIG. 3 is a diagram illustrating the operating principle of the embodiment. A perspective view for explanation, FIGS. 4 and 5 are configuration diagrams showing the trimming process of the same example, and FIG. 6 shows the distance between the upper conductor layer and the lower conductor layer and the resistance of the resistor layer. Characteristic diagrams showing the relationship with values, Figures 7 to 9 are configuration diagrams showing the state in which the substrate shown in Figure 2 has been trimmed, and Figures 10 to 12 are shown in Figure 5, respectively. A configuration diagram showing a state where the substrate has been subjected to trimming processing, and FIGS. 13 and 14 are a side sectional view and a plan view, respectively, showing a conventional thick film substrate. 11... Insulating substrate, 12... Lower conductor layer, 13...
- Insulating layer, 14, 15... Resistor layer, 16... Upper conductor layer, 17... Insulating substrate, 18... Lower conductor layer,
19... Insulating layer, 20.21... Resistor layer, 22...
...Upper conductor layer, 23...Resistor, 24...Connection line, 25, 28...Cutting portion. Applicant's agent Patent attorney Takehiko Suzue (a) Figure 9 (a) Figure 10 (a) Figure 11 (a) Figure 12

Claims (1)

【特許請求の範囲】[Claims] 絶縁基板上に形成される第1の導体層と、前記絶縁基板
上に一部が前記第1の導体層に重なるように形成される
抵抗体層と、この抵抗体層上に一部が重なるように形成
される第2の導体層とを具備し、前記抵抗体層の形状及
び厚みを変化させてその抵抗値を変化させるようにして
なることを特徴とする厚膜基板装置。
a first conductor layer formed on an insulating substrate; a resistor layer formed on the insulating substrate so as to partially overlap with the first conductor layer; and a resistor layer partially overlap with the resistor layer. a second conductor layer formed as described above, and the resistance value of the resistor layer is changed by changing the shape and thickness of the resistor layer.
JP60202118A 1985-09-12 1985-09-12 Thick film substrate unit Pending JPS6262501A (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP60202118A JPS6262501A (en) 1985-09-12 1985-09-12 Thick film substrate unit

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP60202118A JPS6262501A (en) 1985-09-12 1985-09-12 Thick film substrate unit

Publications (1)

Publication Number Publication Date
JPS6262501A true JPS6262501A (en) 1987-03-19

Family

ID=16452259

Family Applications (1)

Application Number Title Priority Date Filing Date
JP60202118A Pending JPS6262501A (en) 1985-09-12 1985-09-12 Thick film substrate unit

Country Status (1)

Country Link
JP (1) JPS6262501A (en)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05206646A (en) * 1992-01-29 1993-08-13 Nec Corp Printed wiring board with low resistance included in internal layer
JP2011518336A (en) * 2008-04-21 2011-06-23 トップ エンジニアリング カンパニー リミテッド MEMS probe card and manufacturing method thereof

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS50143061A (en) * 1974-05-04 1975-11-18
JPS5228988A (en) * 1975-08-29 1977-03-04 Kureha Chem Ind Co Ltd Method for preparing microbial cells

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS50143061A (en) * 1974-05-04 1975-11-18
JPS5228988A (en) * 1975-08-29 1977-03-04 Kureha Chem Ind Co Ltd Method for preparing microbial cells

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05206646A (en) * 1992-01-29 1993-08-13 Nec Corp Printed wiring board with low resistance included in internal layer
JP2011518336A (en) * 2008-04-21 2011-06-23 トップ エンジニアリング カンパニー リミテッド MEMS probe card and manufacturing method thereof

Similar Documents

Publication Publication Date Title
JPH0443930A (en) Temperature sensor
JPS6262501A (en) Thick film substrate unit
JP2836303B2 (en) Square chip resistor and method of manufacturing the same
JPS59225509A (en) Cr composite unit
JPS6221260B2 (en)
JP2839262B2 (en) Chip resistor and manufacturing method thereof
JPH1116703A (en) Ultra-small resistance resistor
US20240212892A1 (en) Laminated ceramic component
JPH05347227A (en) Laminated thin film capacitor
JP3116579B2 (en) Square chip resistor and method of manufacturing the same
JP6695415B2 (en) Chip resistor
JP7434863B2 (en) NTC thermistor element
JPH05283280A (en) Chip-shaped laminated ceramic capacitor
JP3159440B2 (en) Square chip resistors
JP2739453B2 (en) Capacitor with fuse function and method of manufacturing the same
JPH1097954A (en) Laminated chip type cr filter and cr filter array
JPS61154104A (en) Film resistor
JPH0945830A (en) Chip electronic component
JPH09246006A (en) Rectangular chip resistor and its manufacture
JPH08330102A (en) Ship resistor
JP2000114100A (en) Multiple electronic part
JP2004031849A (en) Super low-resistance resistor and its manufacture
JPH06204001A (en) Constant laminated chip resistor
JPH1097953A (en) Laminated chip type cr filter and array thereof
JPH11204313A (en) Electronic component and manufacture thereof