JPS6259932B2 - - Google Patents

Description

【発明の詳細な説明】 本発明は、低域RCフイルタの性質を有し然も
大きな時定数を有することのできるフイルタ回路
に係る。

信号をサンプリングしたり又は監視したりする
色々な型式の回路が知られている。例えば、この
目的のために平均化回路が知られているが、これ
らの回路は、各々の積分時間の終りに平均結果を
与えるだけであり、製造コストが高く、特性に非
常に制約があり、消費電力が大きいので小型電源
を利用できず、然もパツケージするのにかさばる
という欠点がある。又、この型式のサンプリング
では、出力が直ちに更新されない。

平均化回路の低周波の問題を解消するために
RCフイルタ回路について考えた場合にも、この
様な低周波においてやはり制約があり、且つ何時
間又は何日といつた大きな時定数でフイルタ作用
を行なうことはできない。RC回路の場合にはキ
ヤパシタンスの漏れの問題が関係し、且つ又現在
単１のチツプに回路をエツチングした時に作られ
る様な成分パツケージに比べてRCフイルタ設計
の構成部品は相当に大きな寸法になると考えられ
る。

本発明の特徴は、上記欠点を実質的に解消する
フイルタ回路を提供することである。

本発明の更に別の特徴は、非常に低いカツトオ
フ周波数において大きな時定数でフイルタするこ
とのできるフイルタ回路を提供することである。

本発明の更に別の特徴は、消費電力が小さく且
つ非常に小さな領域例えば単１のチツプにパツケ
ージすることのできるフイルタ回路を提供するこ
とである。

本発明の更に別の特徴は、１秒ないし約10⁵秒
（27時間）或いはそれ以上という調整可能な時定
数を有したフイルタ回路を提供することである。

本発明の更に別の特徴は、アナログ又はデジタ
ル出力を有したフイルタ回路を提供することであ
る。

本発明の更に別の特徴は、リニア伝達機能を有
し且つ更新した出力を常時得ることのできるフイ
ルタ回路を提供することである。

本発明によれば、長い時定数を有することので
きる低域フイルタの性質を有したフイルタ回路に
おいて、フイルタされるべき電圧入力信号を受け
取る入力回路手段と、アキユムレータ手段からの
フイードバツクアナログ出力信号に対して前記入
力信号を監視し、そしてフイルタ回路の前記入力
信号と出力信号との差を表わすエラー信号を与え
る加算回路とを備え、前記エラー信号は、これに
比例した周波数信号を発生するため電圧制御発振
器へ送られ、更に、0V近くの低電圧での前記発
振器の非リニアエラーを補償するため前記発振器
の入力へ接続されるオフセツト補償回路を備えて
おり、前記アキユムレータ手段は、前記フイルタ
回路の低いカツトオフ周波数を制御して前記フイ
ルタ回路の応答時間を制御するために前記周波数
信号を所定の分割係数で分割する周波数分割回路
を有しており、また、その分割された周波数信号
を積分し、更に、前記アナログ出力信号を構成す
るように前記積分された周波数信号の出力を与え
るための出力回路手段を備えることを特徴とする
フイルタ回路が提供される。

本発明の更に別の広い観点によれば、長い時定
数を有することのできる低域RCフイルタの性質
を有したフイルタ回路が提供される。このフイル
タ回路は加算回路を備えており、この加算回路は
入力電圧信号を受け取つてそこからフイードバツ
クアナログ出力電圧信号を減算し、そしてそのエ
ラー信号を電圧制御発振器へ送り、RCフイルタ
の抵抗器に流れる電流を模擬する周波数信号を与
える。更に、アキユムレータが設けられており、
このアキユムレータはRCフイルタのキヤパシタ
ンスを模擬する様に前記周波数信号で充電及び放
電することができる。デジタル―アナログコンバ
ータはアキユムレータのデジタル値をアナログ出
力信号に変換し、この出力信号は上記フイードバ
ツクアナログ出力電圧信号も構成する。

以下、添付図面を参照して本発明の好ましい実
施例を詳細に説明する。

さて添付図面の特に第１図を参照すれば、本発
明のフイルタ回路の構造を示すブロツク図が示さ
れている。この構造はRC回路の性質を実質的に
模擬すると考えられているものである。図示され
た様に±10ボルト信号が入力接続部１０に印加さ
れそして加算回路１１の入力に送られる。フイー
ドバツク接続１２はRC機能を実施するのに必要
な加算回路１１へアナログ出力電圧信号を与え、
即ち加算回路１１（その後に電圧制御発振器１７
及び分割回路１４が続く）はRC回路の電流を模
擬する周波数を与える。RC回路の電流は入力電
圧から出力電圧を引いたものに比例する。

アキユムレータ回路１３にはアツプ―ダウンカ
ウンタ回路２１が設けられており、このカウンタ
回路は分割回路１４から受けたインパルスを加算
し、従つて、RC回路のキヤパシタを模擬する。
RC回路においては、キヤパシタの電圧が次式で
表わされる。

Ｖ＝∫ｉ ｄｔ／Ｃ 分割回路１４は必要とされるフイルタ回路時定
数に基いて所定個数のカウンタを備えている。従
つて、分割回路１４は加算回路１１により送られ
電圧制御発振回路１７により送られた周波数信号
を分割し、フイルタ回路の時定数を調整する。デ
ジタル―アナログコンバータ３３がアキユムレー
タ１３の出力に設けられており、このコンバータ
はアナログ出力電圧フイードバツク信号をフイー
ドバツクライン１２に与え且つ又フイルタ回路の
出力接続１５を与える。従つて、このフイルタ回
路においては、標準RC回路の抵抗器に流れる電
流が可変周波数信号と取り替えられたことが明ら
かである。キヤパシタはアキユムレータ回路に設
けられたアツプ―ダウンカウンタと取り替えら
れ、これについては第２図を参照して述べる。カ
ウンタがアツプ方向にカウントする時にはそれが
正の周波数を模擬し、そしてダウン方向にカウン
トする時には負の周波数を模擬する。後述する極
性検出器がカウンタにアドレス信号を与え、カウ
ントアツプ又はカウントダウンせしめる。

接続１５又はフイードバツクライン１２におけ
るアナログ出力信号の微分値ｄ／ｄｔは電圧制御発振器 １７の出力１６における入力周波数信号に比例
し、これは数学的に次の様に表わすことができ
る。

ｄＶｏｕｔ／ｄｔko Fin＝koＦ／Ｎ 但し、Voutは出力電圧であり、koはデジタル
―アナログ（Ｄ／Ａ）コンバータの利得であり、
Finはアキユムレータの入力の周波数であり、Ｆ
は電圧制御発振器（VCO）の出力の周波数であ
り、そしてＮは周波数分割回路の分割係数であ
る。

Ｄ／Ａコンバータの最大出力電圧を±Vmaxと
し、且つアキユムレータの分割係数をＭとすれ
ば、 ｄＶｏｕｔ／ｄｔＶｍａｘ／Ｍ／２×Ｆ／Ｎ となり、一方、 Ｆ＝kiε＝ki（Vin−Vout） である。但し、kiはVCOの利得である（加算回
路の利得を含む）。

従つて、 ｄＶｏｕｔ／ｄｔ２Ｖｍａｘ／Ｍ×ｋｉ（Ｖｉｎ
−Ｖｏｕｔ）／Ｎ となる。

RCフイルタは次の様に数学的に表わされる同
等の性質を有している。

ｄＶｏｕｔ／ｄｔ＝Ｖｉｎ−Ｖｏｕｔ／ＲＣ 但し、Ｒは抵抗値でありそしてＣはキヤパシタ
ンスである。従つてこの性質は、 τ＝RC＝ＭＮ／２Ｖｍａｘ ｋｉ となり、この時定数はＮ及びＭに比例し、従つて
Ｎを任意に増加することができ或いはkiを変える
ことができる。

さて第２Ａ図及び第２Ｂ図を参照すれば、第１
図のブロツク図の回路図が示されている。前記し
た様に、±10ボルトのレンジの入力信号が入力１
０に与えられ、これはフイルタされる信号を表わ
している。この信号は利得１の入力増巾器１９の
入力１８へ送られる。この増巾器１９は電圧制御
発振器１７の最大周波数より上の不所望な高周波
をフイルタするために設けられている。この増巾
器１９の出力信号は、フイードバツクライン１２
のアナログ出力電圧信号と共に加算回路１１の入
力２０に接続される。加算回路１１はこれらの信
号を比較し、そして入力信号と出力電圧信号との
差を表わす出力エラー信号を与える。

加算回路１１の出力２２は全波整流回路２３へ
送られ、この回路２３は入力信号とライン１２の
フイードバツク出力信号との差の絶対値に比例し
たエラー信号を発生する。又、出力２２は極性検
出回路２４にも接続され、該回路の出力２５は分
割回路１４及びアツプ―ダウンカウンタ回路２１
に接続され、出力２２が正であるか負であるかに
基いてこれらカウンタ回路をカウントアツプせし
めるかカウントダウンせしめる様にこれらカウン
タ回路をアドレスする。

加算回路からの出力は整流回路２３を経て電圧
制御発振器１７の入力２６へ接続される。この入
力２６のエラー信号により発振器１７はこの入力
エラー信号に比例した周波数信号をその出力１６
に発生せしめる。この周波数信号はライン１６に
現われ、そして複数個のアツプ―ダウンカウンタ
２７より成る周波数分割回路１４へ送られ、該回
路は電圧制御発振器の出力周波数を分割する。こ
の分割回路１４に追加されるカウンタが多い程、
周波数信号が更に細かく分割されそして時定数が
更に長くなり即ちカツトオフ周波数が更に低くな
る。

アキユムレータ１３にも複数個のアツプ―ダウ
ンカウンタ２７が設けられており、このアキユム
レータ１３は出力電圧のデジタル値をそのメモリ
に累積する。アツプ―ダウンカウンタ回路２１の
出力２８はデジタル―アナログコンバータ３３へ
接続され、これはフイードバツクアナログ電圧信
号を与える。又、このコンバータはフイルタ回路
のアナログ出力を使用するための出力接続１５も
与える。接続１５又はフイードバツクライン１２
のアナログ出力信号はアツプ―ダウンカウンタ２
１にデジタルで記憶された信号である。或る用途
においてデジタル出力信号を得ることが要望され
る場合には、カウンタ回路２１のカウンタ２７に
接続された出力接続２９によつてデジタル出力信
号が得られる。

ゲート回路３０がアツプ―ダウンカウンタ回路
２１の出力に接続され、このゲート回路は、カウ
ントアツプ時にカウンタ２１が最大値に達した時
に該カウンタ２１が０へと飛んでしまうのを防止
し且つ又カウントダウン時にカウンタ２１が０に
達した時に該カウンタがその最大値へと飛んでし
まうのを防止する。信号が＋11ボルト又は−11ボ
ルトになつた場合には、このカウンタが最大値と
なつてその出力に＋10ボルト又は−10ボルトを与
えそしてそこで停止する。ゲート３０が設けられ
ていなければ、カウンタはＯに戻つてカウントア
ツプを再開する。従つて、この様な機能不良が防
止される。

リセツトゲート回路３１も設けられており、こ
のゲート回路は分割回路１４及びカウンタ回路２
１に接続されて、そのカウンタ２７を、Ｏ電圧出
力を与えるデジタル値にリセツトする。このリセ
ツト機能は自動モード又は手動モードで与えられ
る。従つてこの目的のためにリセツト回路３１に
は手動スイツチ３２又は自動電源が設けられてい
る。このリセツト回路３１は、時定数が１時間で
あるかもしれず、即ち回路自体が放電するのに要
する時間が長いかもしれないので、必要である。

Ｏボルト付近の低電圧において電圧制御発振器
１７の非リニアエラーを補償するため２つの抵抗
及びダイオードより成るオフセツト補償回路３４
が設けられている。

さて第３図を参照すれば、６時間に亘つて測定
された回路の性質を示す典型的な出力特性曲線が
示されている。このフイルタ回路の時定数は約１
時間と測定された。この回路は例えば２ないし３
ケ月という時間スケールで装置の作動を決定する
様な非常にゆつくりとしたサンプリング速度を許
すことが明らかである。この型式の回路では、急
激なエラーや変動が無視され、主に長時間の変化
に関係する様にされる。シヤノンの理論によれ
ば、サンプリングシステムの入力フイルタのカツ
トオフ周波数はサンプリング速度の半分より低く
なければならない。

この回路の典型的な使用例は、温度を１時間毎
にサンプリングする気象の分野である。又、この
回路は長時間に亘つて風速を測定することがで
き、平均速度を狂わす様な急激な変化を無視する
ことができる。出力信号は、誤つた読みを与える
ことによつて結果に影響を及ぼし得る様な急激な
変化に左右されない。

本発明の範囲から逸脱せずに、上記した好まし
い回路に対して種々の変更がなされ得ることが明
らかであろう。例えば、上記したフイルタ回路を
フイードバツク技術と組み合わせて、高級なフイ
ルタを構成することができる。

【図面の簡単な説明】

第１図は本発明のフイルタ回路のブロツク図、
第２Ａ図及び第２Ｂ図は第１図の構成部品を示す
回路図、そして第３図はサンプリング回路の性質
を示す出力特性曲線のグラフである。 １０…入力接続部、１１…加算回路、１２…フ
イードバツクライン、１３…アキユムレータ回
路、１４…分割回路、１７…電圧制御発振器、２
１…アツプ―ダウンカウンタ回路、３３…デジタ
ル―アナログコンバータ。

Claims (1)

1. 【特許請求の範囲】 １ 長い時定数を有することのできる低域フイル
   タの性質を有したフイルタ回路において、フイル
   タされるべき電圧入力信号を受け取る入力回路手
   段と、アキユムレータ手段からのフイードバツク
   アナログ出力信号に対して前記入力信号を監視
   し、そしてフイルタ回路の前記入力信号と出力信
   号との差を表わすエラー信号を与える加算回路と
   を備え、前記エラー信号は、これに比例した周波
   数信号を発生するため電圧制御発振器へ送られ、
   更に、0V近くの低電圧での前記発振器の非リニ
   アエラーを補償するため前記発振器の入力へ接続
   されるオフセツト補償回路を備えており、前記ア
   キユムレータ手段は、前記フイルタ回路の低いカ
   ツトオフ周波数を制御して前記フイルタ回路の応
   答時間を制御するために前記周波数信号を所定の
   分割係数で分割する周波数分割回路を有してお
   り、また、その分割された周波数信号を積分し、
   更に、前記アナログ出力信号を構成するように前
   記積分された周波数信号の出力を与えるための出
   力回路手段を備えることを特徴とするフイルタ回
   路。 ２ 前記出力回路手段は、前記加算回路へのフイ
   ードバツク接続と、前記アナログ出力信号を与え
   る出力接続とを有したデジタル―アナログコンバ
   ータである特許請求の範囲第１項記載のフイルタ
   回路。 ３ 前記アキユムレータ手段は、前記周波数分割
   回路手段からの周波数信号を積分するためメモリ
   を有したアツプ―ダウンカウンタ回路を備えてい
   る特許請求の範囲第１項記載のフイルタ回路。 ４ 前記入力回路手段は、前記電圧入力信号の不
   所望の高周波をフイルタすることのできる利得１
   の増巾器を備え、この増巾器は、その出力が前記
   加算回路の入力に接続され、前記フイードバツク
   アナログ出力信号もこの入力に接続される特許請
   求の範囲第１項記載のフイルタ回路。 ５ 前記アキユムレータ手段は、アツプ―ダウン
   カウンタを備え、前記加算回路は、出力を全波整
   流回路へ接続した増巾器及び極性検出回路によつ
   て構成され、前記極性検出回路は、前記加算回路
   の増巾器の出力信号の極性を感知し前記アキユム
   レータ手段のアツプ―ダウンカウンタ回路へ制御
   信号を発生して前記加算回路の増巾器の出力信号
   の極性に従つてカウントアツプ又はカウントダウ
   ンするように前記カウンタ回路を調整しそれによ
   り正又は負の周波数を模擬する特許請求の範囲第
   １項記載のフイルタ回路。 ６ 前記周波数分割回路手段は、所望の時定数に
   比例した分割係数を有するカウンタ回路を備える
   特許請求の範囲第１項記載のフイルタ回路。 ７ 前記アキユムレータ手段は、アツプ―ダウン
   カウンタ及び該アツプ―ダウンカウンタに接続さ
   れ前記アナログ出力信号を与えるデジタル―アナ
   ログコンバータを備えており、出力電圧をVout
   とし、前記デジタル―アナログコンバータの利得
   をkoとし、アキユムレータ手段の入力の周波数
   をFinとし、電圧制御発振器の出力の周波数をＦ
   とし、そして周波数分割回路の分割係数をＮとす
   れば、前記アナログ出力信号は、前記周波数信号
   に比例し次式で数学的に表わされる微分値を有
   し、 ｄＶｏｕｔ／ｄｔko Fin＝koＦ／Ｎ デジタル―アナログコンバータの最大出力電圧を
   ±Vmaxとし、そしてアキユムレータ手段の分割
   係数をＭとすれば、 ｄＶｏｕｔ／ｄｔＶｍａｘ／Ｍ／２×Ｆ／Ｎ となり、一方電圧制御発振器の利得（加算回路の
   利得を含む）をkiとし、エラー信号をεとし、且
   つ、入力信号電圧をVinとすれば、 Ｆ＝ki ε＝ki（Vin−Vout） であり、従つて、 ｄＶｏｕｔ／ｄｔ２Ｖｍａｘ／Ｍ×ｋｉ（Ｖｉ−
   Ｖｏｕｔ）／Ｎ となる特許請求の範囲第１項記載のフイルタ回
   路。 ８ 前記フイルタ回路は、数学的に次のように表
   わされる同等の性質を有したRCフイルタ回路の
   ように作動し、即ちRC回路において抵抗値を
   Ｒ、キヤパシタンスをＣとすれば、 ｄＶｏｕｔ／ｄｔ＝Ｖｉｎ−Ｖｏｕｔ／ＲＣ であり、従つて、前記性質は、 τ＝RC＝ＭＮ／２Ｖｍａｘ ｋｉ であり、時定数τは、Ｎ及びＭに比例し、従つ
   て、Ｎを任意に増加することができ或いはki又は
   Ｍを変えることができる特許請求の範囲第７項記
   載のフイルタ回路。 ９ 前記アツプ―ダウンカウンタ回路が最大値に
   達した時は該カウンタが０へと飛ばないようにし
   該カウンタが０に達した時は最大値へと飛ばない
   ようにさせるために前記アツプ―ダウンカウンタ
   回路の出力に上限及び下限ゲート回路が接続され
   ている特許請求の範囲第３項記載のフイルタ回
   路。 １０ 前記周波数分割回路手段に関連したカウン
   タ並びに前記アツプ―ダウンカウンタには、リセ
   ツトゲート回路が接続され、このリセツトゲート
   回路は、出力に０ボルト信号を与えるデジタル値
   に前記カウンタをリセツトするため前記カウンタ
   の内容を自動的又は手動で瞬時に放出せしめる特
   許請求の範囲第３項記載のフイルタ回路。 １１ 前記時定数は、前記電圧制御発振器の最大
   周波数を調整することによつて前記分割回路手段
   により１秒から少くとも10⁵秒までの範囲内で調
   整できる特許請求の範囲第１項記載のフイルタ回
   路。