JPS6258491A - Semiconductor memory cell - Google Patents
Semiconductor memory cellInfo
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- JPS6258491A JPS6258491A JP60197925A JP19792585A JPS6258491A JP S6258491 A JPS6258491 A JP S6258491A JP 60197925 A JP60197925 A JP 60197925A JP 19792585 A JP19792585 A JP 19792585A JP S6258491 A JPS6258491 A JP S6258491A
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Abstract
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体メモリセルに関する。[Detailed description of the invention] [Industrial application field] The present invention relates to semiconductor memory cells.
高集積半導体メモリ用メモリセルとして1つのトランジ
スタと1つのコンデンサから構成されるメモリセル(以
下ITICセルと記す)は、構成要素が少なく、メモリ
セル面積の微小化が容易なため広く使われている。Memory cells (hereinafter referred to as ITIC cells) consisting of one transistor and one capacitor are widely used as memory cells for highly integrated semiconductor memories because they have few components and can easily miniaturize the memory cell area. .
ITICセルでは、各メモリセルにあるコンデンサの貯
蔵電荷を直接読み出す形式を取るのが普通である。例え
ば、メモリセルの記憶ノードを書き込み時にOVに設定
する場合を°′0”書き込み、VSに設定する場合を“
1″書き込みとすると、メモリセルコンデンサに貯蔵さ
れる電荷量の0”′11 l 11間の差は、メモリセ
ル容量をC8とすると、C8・VSとなる。この場合、
センス増幅器への出力電圧の“O”、“1”間の差は、
ビット線の浮遊容量をCBとすると、はぼC8・V S
/(CB+CS)となる。In ITIC cells, it is common to directly read out the charge stored in a capacitor in each memory cell. For example, to set the storage node of a memory cell to OV during writing, write "°'0", and to set it to VS, write "°'0".
When 1'' is written, the difference in the amount of charge stored in the memory cell capacitor between 0'''11 l 11 is C8·VS, where C8 is the memory cell capacitance. in this case,
The difference between “O” and “1” of the output voltage to the sense amplifier is
If the stray capacitance of the bit line is CB, then C8・V S
/(CB+CS).
一般に、半導体メモリの高集積化は微細加工によるメモ
リセルおよび周辺回路の微小化を伴って行なわれる。メ
モリセルや周辺回路を微小化するためにはトランジスタ
の微小化が必要であるが、この場合、トランジスタの耐
圧が低下したり、ホットエレクトロンによるトランジス
タの経時変化が生じるなどの理由のため、電源電圧を低
下させることが必要である。そのため、ITICセルを
用いた半導体メモリを高集積化すると、電源電圧の低下
分だけセンス増幅器への出力電圧は小さくなる。以上の
理由のため、従来のITICセルを用いたメモリでは、
安定な読み出し動作と高集積化を両立させることが困難
であった。In general, higher integration of semiconductor memories is achieved by miniaturizing memory cells and peripheral circuits through microfabrication. In order to miniaturize memory cells and peripheral circuits, it is necessary to miniaturize transistors, but in this case, the power supply voltage has to be It is necessary to reduce the Therefore, when a semiconductor memory using ITIC cells is highly integrated, the output voltage to the sense amplifier becomes smaller by the reduction in the power supply voltage. For the above reasons, in memory using conventional ITIC cells,
It has been difficult to achieve both stable read operation and high integration.
〈発明の目的)
本発明の目的は、微小化に伴い1部の供給電圧を低下さ
せても安定な読み出し動作が可能な高集積化された半導
体メモリセルを提供することにある。(Objective of the Invention) An object of the present invention is to provide a highly integrated semiconductor memory cell that is capable of stable read operation even if part of the supply voltage is lowered due to miniaturization.
(発明の構成)
本発明によれば、ビット線に接続された第1通電電極と
ワード線に接続されたゲート電極と第2通電電極を有す
るトランジスタと、一方の電極が前記I・ランジスタの
第2通電電極に接続され他方の電極が供給される電圧の
振幅がビット線およびワード線に供給されるそれよりも
大きい読み出し専用ワード線に接続された可変容量素子
とを備えた半導体メモリセルが得られる。(Structure of the Invention) According to the present invention, there is provided a transistor having a first current-carrying electrode connected to a bit line, a gate electrode connected to a word line, and a second current-carrying electrode; A semiconductor memory cell is obtained, comprising: a variable capacitance element connected to two current-carrying electrodes, the other electrode being connected to a read-only word line in which the amplitude of the voltage supplied to the other electrode is greater than that supplied to the bit line and the word line; It will be done.
(実施例) 第1図は本発明の一実施例を示す回路図である。(Example) FIG. 1 is a circuit diagram showing an embodiment of the present invention.
第1図において11はN型チャンネルMOSFET、1
2は可変容量素子、13は記憶ノード19につながる寄
生容量、14はワード線、15はビット線、16は読み
出し専用ワード線をそれぞれ示す9本実施例では、MO
3FETI 1のしきい値電圧を0.5■と仮定し、可
変容量素子12は記憶ノードIIFIの電位が読み出し
専用ワード線16側の電位よりも0.5v以上高い時に
は大きい容量値、例えば寄生容量13の約2倍の容量値
を示し、それ以外の時は非常に小さい容量値を示すもの
と仮定する。In FIG. 1, 11 is an N-type channel MOSFET, 1
2 is a variable capacitance element, 13 is a parasitic capacitance connected to the storage node 19, 14 is a word line, 15 is a bit line, and 16 is a read-only word line.
Assuming that the threshold voltage of 3FETI 1 is 0.5■, the variable capacitance element 12 has a large capacitance value, for example, a parasitic capacitance, when the potential of the storage node IIFI is 0.5 V or more higher than the potential of the read-only word line 16 side. It is assumed that the capacitance value is about twice that of 13, and the capacitance value is very small at other times.
第2図は第1図の実施例の動作電圧波形の一例を示す図
である。書き込み動作時には、ワード線を2.5■にし
、ビット線電圧を書き込む情報に従い、例えば1”情報
では2.5Vに、“0”情報ではO■にする。この時M
O3FETI 1はオン状態のため、記憶ノード19の
電位はビット線電圧に対応し、°1”情報を書き込んだ
場合は約2Vに、” o ”情報を書き込んだ場合は、
約QVになる。FIG. 2 is a diagram showing an example of the operating voltage waveform of the embodiment of FIG. 1. During a write operation, the word line is set to 2.5 V, and the bit line voltage is set to 2.5 V according to the information to be written, for example, for 1" information, and O for "0" information. At this time, M
Since O3FETI 1 is in the on state, the potential of the storage node 19 corresponds to the bit line voltage, which is approximately 2V when writing "°1" information, and approximately 2V when writing "o" information.
It will be about QV.
読み出し動作時には、ビット線を例えば1■にプリチャ
ージしたのちセンス増幅器につなぎ、まず読み出し専用
ワード線電圧を5■にする。このとき、メモリセルに′
0”情報が貯蔵されている場合は、記憶ノード19が約
0■のため可変容量素子12の容量は小さく、記憶ノー
ド19は約OVのままである。メモリセルに“1°′情
報が貯蔵されている場合は、記憶ノード19が約2Vの
ため可変容量素子12の容量は大きく、記憶ノード19
は約5vまで上昇する0次ぎにワード線電圧を2.5■
にする。このとき、メモリセルに“0°゛情報が貯蔵さ
れている場合は、ビット線電圧がCP/(CB十CP)
だけ0VllT!Iに変化する。ここでCPは寄生容量
13の容量値、CBはビット線15の容量値である。メ
モリセルに“1”情報が貯蔵されている場合は、ビット
線電圧が4・(CP+C5)/ (CB+CP+CS)
だけ正側に変化する。ここでC3は可変容量素子12の
容量が大きいときの容量値である。この“0”、11
l 11間のビット線電圧変化の差をセンス増幅器で感
知増幅して、読み出し動作を行なう。During a read operation, the bit line is precharged to, for example, 1■ and then connected to a sense amplifier, and the read-only word line voltage is first set to 5■. At this time, the memory cell
When "0" information is stored, the storage node 19 is about 0, so the capacitance of the variable capacitance element 12 is small, and the storage node 19 remains at about OV.When "1°" information is stored in the memory cell If the storage node 19 is approximately 2V, the capacitance of the variable capacitance element 12 is large, and the storage node 19 is approximately 2V.
The word line voltage rises to about 5V. Next, the word line voltage is increased to 2.5
Make it. At this time, if "0°" information is stored in the memory cell, the bit line voltage is CP/(CB + CP)
Only 0VllT! Changes to I. Here, CP is the capacitance value of the parasitic capacitance 13, and CB is the capacitance value of the bit line 15. When “1” information is stored in the memory cell, the bit line voltage is 4・(CP+C5)/(CB+CP+CS)
changes to the positive side. Here, C3 is a capacitance value when the capacitance of the variable capacitance element 12 is large. This “0”, 11
A read operation is performed by sensing and amplifying the difference in bit line voltage changes between bit line voltages with a sense amplifier.
このように本メモリセルでは、ワード線14が2.5■
に上昇する寸前の記憶ノード19の電圧差が“0”のと
きと“1”のときで約5■あるため、ビット線15に出
力される信号電圧は5V電源動作のときとほとんど変わ
らない。さらに動作電圧は読み出し専用ワード線16以
外は2.5Vであるため、読み出し専用ワード線16の
駆動回路以外は2.5■電源用に設計された微小M O
S F E Tで十分である。読み出し専用ワード線1
6が5■になってからワード線14が2.5Vに上昇す
るまでの短期間だけMO3FETI 1のソースドレイ
ン間に4■の電位差がかかるが、この期間は極めて短い
ので、このMOSFETIIに重大な経時変化を起こす
ことはない、ワード線14が2.5■になれば記憶ノー
ド19の電位はすぐ1+4・ (CP+CS)/ (C
B+CP+C3)に低下する。In this way, in this memory cell, the word line 14 is 2.5cm
Since the voltage difference of the storage node 19 on the verge of rising to 1 is approximately 5.5 mm between when it is "0" and when it is "1", the signal voltage output to the bit line 15 is almost the same as when operating with a 5V power supply. Furthermore, since the operating voltage is 2.5V except for the read-only word line 16, the operating voltage of all other than the read-only word line 16 is 2.5V.
SFET is sufficient. Read-only word line 1
A potential difference of 4■ is applied between the source and drain of MO3FETI 1 for a short period of time from when 6 becomes 5■ until the word line 14 rises to 2.5V, but this period is extremely short, so there is no significant impact on this MOSFET II. There is no change over time; as soon as the word line 14 becomes 2.5■, the potential of the storage node 19 becomes 1+4・(CP+CS)/(C
B+CP+C3).
尚、この式は、例えばCB/C3=10のとき、1.4
Vぐらいを与える。Note that this formula is 1.4 when CB/C3=10, for example.
Give about V.
読み出しも書き込みも行なわない非選択メモリセルでは
両ワード線を0■に保つので、メモリセルはビット線電
圧に影響を与えず、またメモリセルに貯蔵された情報は
ビット線の影響を受けない。In unselected memory cells that are neither read nor written, both word lines are kept at 0. Therefore, the memory cells do not affect the bit line voltage, and the information stored in the memory cells is not affected by the bit lines.
読み出し書き込み動作時には、選択されたワード線につ
ながる全てのMOSFETがオン状態になるため、この
ワード線につながる非選択メモリセルの貯蔵情報が破壊
される可能性がある。このことを避ける為には、読み出
し書き込み動作を1サイクルとして常に両方を行なうこ
ととし、選択されたメモリセルと同じワード線につなが
る全てのメモリセルの貯蔵情報を読み出して一時貯蔵し
ておき、選択されたメモリセルに対する情報の読み出し
書き込みをこの一時貯蔵所に対して行なったのち、これ
らのメモリセルに一時貯蔵しておいた情報を再書き込み
すればよい。During a read/write operation, all MOSFETs connected to a selected word line are turned on, so there is a possibility that information stored in unselected memory cells connected to this word line may be destroyed. In order to avoid this, read and write operations are always performed as one cycle, and the stored information of all memory cells connected to the same word line as the selected memory cell is read out and temporarily stored, and the selected memory cell is read and temporarily stored. After reading and writing information for the memory cells stored in the memory cells into the temporary storage area, the temporarily stored information may be rewritten in these memory cells.
読み出し動作時に読み出し専用ワード線16を0vから
5Vに変化させるが、この時°゛1“貯蔵メモリセルの
記憶ノード19の電位は容量結合により約2■から少な
くとも約5■までには上昇する。なぜならば、読み出し
専用ワード線がQVから4.5■まで変化する間に、記
憶ノード19は2Vから約5Vに変化するが、この間記
憶ノード191pJの電位は常に読み出しワード線16
側よりも0.5V以上高く、可変容量素子12の容量値
は常に大きいままであるからである。一方、この時の°
“0″貯蔵メモリセルの記憶ノード19の電位は約OV
のままで、可変容量素子12の容量値は小さいままであ
る。During a read operation, the read-only word line 16 is changed from 0V to 5V, and at this time, the potential of the storage node 19 of the ``1'' storage memory cell increases from about 2'' to at least about 5'' due to capacitive coupling. This is because while the read-only word line changes from QV to 4.5V, the storage node 19 changes from 2V to approximately 5V, but during this time the potential of the storage node 191pJ is always the read word line 16.
This is because the capacitance value of the variable capacitance element 12 always remains large because the capacitance value of the variable capacitance element 12 is higher by 0.5 V or more than the capacitance value of the variable capacitance element 12. On the other hand, at this time
The potential of the storage node 19 of the “0” storage memory cell is approximately OV
Therefore, the capacitance value of the variable capacitance element 12 remains small.
第3図は第1図に示した実施例を実際に半導体基板を用
いて実現した場合の断面図である。第3図において、3
11はP型シリコン結晶基板、312.313.321
はN型領域、314,322はMOSFETまたはMO
S容量を形成するゲート絶縁体膜、315,323は導
電体膜、340はワード線、350はビット線、360
は読み出し専用ワード線、390は分離用絶縁体膜をそ
れぞれ示す。311,312,313.31C315は
第1図の11に対応するN型チャンネルMO8FETを
、321,322,323は12に対応する可変容量素
子をそれぞれ構成する。FIG. 3 is a sectional view of the embodiment shown in FIG. 1 actually realized using a semiconductor substrate. In Figure 3, 3
11 is a P-type silicon crystal substrate, 312.313.321
is an N-type region, 314 and 322 are MOSFETs or MO
315 and 323 are conductor films; 340 is a word line; 350 is a bit line; 360 is a gate insulating film forming an S capacitor;
Reference numeral 390 indicates a read-only word line, and 390 indicates an isolation insulating film. 311, 312, 313, and 31C315 constitute an N-type channel MO8FET corresponding to 11 in FIG. 1, and 321, 322, and 323 constitute a variable capacitance element corresponding to 12, respectively.
P型シリコン結晶基板311がO■に保たれており、そ
の時の321.322,323で構成されるMOS容量
のしきい値電圧を0.5■の場合を考える。電極323
の電位が電極321の電位よりも0.5V以上高いとき
MO3表面には反転層ができるなめ、両電極間の容量は
ゲート絶縁膜322の面積と厚さで決まる大きい値とな
る。一方、電極323の電位が電極321の電位よりも
0.5V以上高くないときには、反転層ができず、両電
極間の容量はそれらが重なった代かな部分で作られる非
常に小さな値となる。そのため、321゜322.32
3で構成されるMOS容量は、先に述べた可変容量素子
の特性を満足する。Let us consider a case where the P-type silicon crystal substrate 311 is maintained at O■, and the threshold voltage of the MOS capacitor composed of 321, 322, and 323 is 0.5■. Electrode 323
When the potential is 0.5 V or more higher than the potential of the electrode 321, an inversion layer is formed on the surface of the MO3, so the capacitance between the two electrodes becomes a large value determined by the area and thickness of the gate insulating film 322. On the other hand, when the potential of the electrode 323 is not higher than the potential of the electrode 321 by 0.5 V or more, no inversion layer is formed, and the capacitance between the two electrodes becomes a very small value created in the area where they overlap. Therefore, 321°322.32
The MOS capacitor composed of 3 satisfies the characteristics of the variable capacitance element described above.
以上説明の便宜上、第1図、第2図、第3図に示される
回路構成、動作電圧、構造実施例を用いたが、本発明は
これに限るものではない。トランジスタの、種類、導電
型、しきい値電圧、電源電圧は他の適当なものまたは値
でも構わない。For convenience of explanation, the circuit configurations, operating voltages, and structural examples shown in FIGS. 1, 2, and 3 have been used above, but the present invention is not limited thereto. The type, conductivity type, threshold voltage, and power supply voltage of the transistor may be any other suitable value or value.
(発明の効果)
以上説明したように、本発明の半導体メモリセルは、低
電圧動作用に設計された微小MOSFETで構成しても
問題がない上、読み出し信号電圧の低下を小さくするこ
とができるという効果がある。(Effects of the Invention) As explained above, the semiconductor memory cell of the present invention can be configured with micro MOSFETs designed for low voltage operation without any problem, and can reduce the drop in read signal voltage. There is an effect.
第1図は本発明の一実施例の回路図、第2図は第1図の
実施例の動作電圧波形図、第3図は第1図の実施例を半
導体を用いて実現した場合の断面図である。
11・・・MOSFET、12・・・可変容量素子、1
3・・・寄生容量、14・・・ワード線、15・・・ビ
ット線、16・・・読み出し専用ワード線、311・・
・P型シリコン結晶基板、312,313.321・・
・N型領域、314,322・・・ゲート絶縁体膜、3
15゜323・・・導電体膜、340・・・ワード線、
350・・・ビット線、360・・・読み出し専用ワー
ド線、390・・・絶縁体膜。
第 1 回
$ 2 図
訃込Jt 砥寿よLFig. 1 is a circuit diagram of an embodiment of the present invention, Fig. 2 is an operating voltage waveform diagram of the embodiment of Fig. 1, and Fig. 3 is a cross section of the embodiment of Fig. 1 realized using a semiconductor. It is a diagram. 11...MOSFET, 12...variable capacitance element, 1
3... Parasitic capacitance, 14... Word line, 15... Bit line, 16... Read-only word line, 311...
・P-type silicon crystal substrate, 312, 313.321...
・N-type region, 314, 322...gate insulator film, 3
15°323...Conductor film, 340...Word line,
350... Bit line, 360... Read-only word line, 390... Insulator film. 1st $ 2 Illustration Jt Tojuyo L
Claims (1)
されたゲート電極と第2通電電極を有するトランジスタ
と、一方の電極が前記トランジスタの第2通電電極に接
続され他方の電極が供給される電圧の振幅がビット線お
よびワード線に供給されるそれよりも大きい読み出し専
用ワード線に接続された可変容量素子とを備えたことを
特徴とする半導体メモリセル。A transistor having a first current-carrying electrode connected to a bit line, a gate electrode connected to a word line, and a second current-carrying electrode, one electrode connected to a second current-carrying electrode of the transistor and the other electrode being supplied with electricity. and a variable capacitance element connected to a read-only word line, the amplitude of which is greater than that supplied to the bit line and the word line.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP60197925A JPS6258491A (en) | 1985-09-06 | 1985-09-06 | Semiconductor memory cell |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP60197925A JPS6258491A (en) | 1985-09-06 | 1985-09-06 | Semiconductor memory cell |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS6258491A true JPS6258491A (en) | 1987-03-14 |
Family
ID=16382558
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP60197925A Pending JPS6258491A (en) | 1985-09-06 | 1985-09-06 | Semiconductor memory cell |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS6258491A (en) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2006190363A (en) * | 2005-01-04 | 2006-07-20 | Internatl Business Mach Corp <Ibm> | Memory cell using gate control diode and its usage, semiconductor structure |
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JPS512360A (en) * | 1974-06-24 | 1976-01-09 | Mitsubishi Electric Corp | |
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JPS53123685A (en) * | 1977-04-04 | 1978-10-28 | Nec Corp | Binary memory device |
JPS5641590A (en) * | 1979-09-11 | 1981-04-18 | Nec Corp | Semiconductor memory unit |
-
1985
- 1985-09-06 JP JP60197925A patent/JPS6258491A/en active Pending
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