JPS6254950A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JPS6254950A JPS6254950A JP19509785A JP19509785A JPS6254950A JP S6254950 A JPS6254950 A JP S6254950A JP 19509785 A JP19509785 A JP 19509785A JP 19509785 A JP19509785 A JP 19509785A JP S6254950 A JPS6254950 A JP S6254950A
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- Japan
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- circuits
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- semiconductor integrated
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- 239000004065 semiconductor Substances 0.000 title claims description 19
- 230000003321 amplification Effects 0.000 claims description 12
- 238000003199 nucleic acid amplification method Methods 0.000 claims description 12
- 239000000758 substrate Substances 0.000 abstract description 4
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- 239000008188 pellet Substances 0.000 description 6
- 238000000926 separation method Methods 0.000 description 6
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- JBRZTFJDHDCESZ-UHFFFAOYSA-N AsGa Chemical compound [As]#[Ga] JBRZTFJDHDCESZ-UHFFFAOYSA-N 0.000 description 1
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0207—Geometrical layout of the components, e.g. computer aided design; custom LSI, semi-custom LSI, standard cell technique
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、半導体集積回路に関し、特に回路間のセパ
レーションを悪化させることなく２つ以上の高周波回路
を、１つの半導体ペレット上に搭載できるようにしたも
のに関するものである。
レーションを悪化させることなく２つ以上の高周波回路
を、１つの半導体ペレット上に搭載できるようにしたも
のに関するものである。
従来、半導体集積回路において、２つ以上の回路を１つ
のペレットに搭載する場合、高い周波数信号を取り扱う
場合であっても、それに応じた配慮が全くなされておら
ず、内部回路に印加する信号周波数の高い、低いに関係
なく、同様の回路配置としており、このため回路間のセ
パレーションが悪かった。又セパレーションが悪いため
に回路要求を満足しないことから、利得の大きな回路を
複数作り込むことができず、小利得の回路しか１ペレツ
トに搭載できないものであった。
のペレットに搭載する場合、高い周波数信号を取り扱う
場合であっても、それに応じた配慮が全くなされておら
ず、内部回路に印加する信号周波数の高い、低いに関係
なく、同様の回路配置としており、このため回路間のセ
パレーションが悪かった。又セパレーションが悪いため
に回路要求を満足しないことから、利得の大きな回路を
複数作り込むことができず、小利得の回路しか１ペレツ
トに搭載できないものであった。
従来の半導体集積回路は、以上のように構成されており
、高い信号周波数を通す回路を搭載するにもかかわらず
、それに応じた配慮を全くしていないことから、回路間
のセパレーションが悪（、従って利得が大きく高い周波
数を扱う２回路以上の回路の１チツプＩＣ化は実現でき
ないものであった。
、高い信号周波数を通す回路を搭載するにもかかわらず
、それに応じた配慮を全くしていないことから、回路間
のセパレーションが悪（、従って利得が大きく高い周波
数を扱う２回路以上の回路の１チツプＩＣ化は実現でき
ないものであった。
この発明は上記のような問題点を解消するためになされ
たもので、回路間のセパレーションを保ちながら複数の
高周波回路を１チツプ上に搭載できる半導体集積回路を
得ることを目的とする。
たもので、回路間のセパレーションを保ちながら複数の
高周波回路を１チツプ上に搭載できる半導体集積回路を
得ることを目的とする。
この発明に係る半導体集積回路は、高周波回路間に、干
渉に強い回路を設けるかあるいはインピーダンスの低い
電源・アースライン等の配線領域を走らせるようにした
ものである。
渉に強い回路を設けるかあるいはインピーダンスの低い
電源・アースライン等の配線領域を走らせるようにした
ものである。
この発明においては、各高周波回路間に高周波回路によ
る干渉を受けにくい回路または各高周波回路の周辺に低
インピーダンスの配線領域が設けられているから、干渉
を受けにくい回路を設けた場合、高周波回路間の距離が
長くなることにより該回路間を飛び交う信号が減衰し、
また低インピーダンスの配線領域を設けた場合、高周波
回路間を飛び交う信号が該配線領域に落ちるから、高周
波回路の受ける影響が少なくなる。
る干渉を受けにくい回路または各高周波回路の周辺に低
インピーダンスの配線領域が設けられているから、干渉
を受けにくい回路を設けた場合、高周波回路間の距離が
長くなることにより該回路間を飛び交う信号が減衰し、
また低インピーダンスの配線領域を設けた場合、高周波
回路間を飛び交う信号が該配線領域に落ちるから、高周
波回路の受ける影響が少なくなる。
以下、この発明の一実施例を図について説明する。第１
図は本発明の一実施例による半導体集積回路を示し、図
において、１は電気回路を搭載するかあるいは埋め込む
ための基板で、現在基板の材料としてシリコン（Ｓｔ）
、ガリウム砒素（ＧａＡｓ）等の半導体が用いられるこ
とが多いことから、半導体ベレットと呼ぶ、また２〜９
はポンディングパッドと呼ばれる、内部回路Ａ−Ｇの信
号を入出力するための端子であって、３． ４． ５は
電気回路Ｃ，Ａ、Ｈの正電圧電源又は負電圧電源用の端
子、６．７は電気回路りの信号入力端子、８．９は電気
回路Ｅの信号入力端子である。なお２はノーコネクショ
ンの端子である。
図は本発明の一実施例による半導体集積回路を示し、図
において、１は電気回路を搭載するかあるいは埋め込む
ための基板で、現在基板の材料としてシリコン（Ｓｔ）
、ガリウム砒素（ＧａＡｓ）等の半導体が用いられるこ
とが多いことから、半導体ベレットと呼ぶ、また２〜９
はポンディングパッドと呼ばれる、内部回路Ａ−Ｇの信
号を入出力するための端子であって、３． ４． ５は
電気回路Ｃ，Ａ、Ｈの正電圧電源又は負電圧電源用の端
子、６．７は電気回路りの信号入力端子、８．９は電気
回路Ｅの信号入力端子である。なお２はノーコネクショ
ンの端子である。
またＡは高周波増幅回路で、増幅回路Ｅ、 Ｇを含む回
路、Ｂは高周波増幅回路で増幅回路り、 Ｆを含む回路
である。
路、Ｂは高周波増幅回路で増幅回路り、 Ｆを含む回路
である。
また第２図は本発明の他の実施例による半導体集積回路
を示し、図において、第１図と同一符号は同一のものを
示す、１０．１１は増幅回路りの正電圧電源又は負電圧
電源端子である。即ち、第１図のものでは回路り、Ｆの
電源は端子５を介して供給されているが、第２図のもの
では回路りの電源は端子１０．１１を介して、回路Ｆの
電源は端子５を介して供給されている。なお、Ｈ，Ｉは
回路り、Ｅと端子１０．１１とをつなぐ低インピーダン
スの配線領域である。
を示し、図において、第１図と同一符号は同一のものを
示す、１０．１１は増幅回路りの正電圧電源又は負電圧
電源端子である。即ち、第１図のものでは回路り、Ｆの
電源は端子５を介して供給されているが、第２図のもの
では回路りの電源は端子１０．１１を介して、回路Ｆの
電源は端子５を介して供給されている。なお、Ｈ，Ｉは
回路り、Ｅと端子１０．１１とをつなぐ低インピーダン
スの配線領域である。
次に作用効果について説明する。
ダイバシチ回路とは、第１図に示すように送信用増幅回
路または受信用増幅回路を２系列以上設けたものであり
、Ａ、Ｂの２系列が同じ電気的特性を示す必要があるこ
とから、Ａ、Ｂ両回路を同じ回路で構成するのが一般的
である。
路または受信用増幅回路を２系列以上設けたものであり
、Ａ、Ｂの２系列が同じ電気的特性を示す必要があるこ
とから、Ａ、Ｂ両回路を同じ回路で構成するのが一般的
である。
例えば回路Ａ、Ｂが受信用増幅回路である場合について
説明する０図示しないアンテナａ、ｂの２つがあってア
ンテナａで受信した信号は回路Ｅ。
説明する０図示しないアンテナａ、ｂの２つがあってア
ンテナａで受信した信号は回路Ｅ。
Ｇで増幅され、アンテナｂで受信した信号は回路り、Ｆ
で増幅されるものとする。ここで受信用増幅回路Ａ、Ｂ
は制御回路によりその出力の大きい方が取り出される回
路であるため、回路Ａ、Ｂはほぼ同じ電気的特性を示す
必要があり、従って回路Ａ、 Ｂは対称に配置する必
要がある。しかるにこの回路Ａ、Ｂは取り扱う周波数が
高く、かつ回路利得が大きいことから、両回路Ａ、Ｂを
そのまま同一の半導体ペレットに搭載するとＡラインの
信号がＢラインへ、Ｂラインの信号がＡラインへ飛び交
う可能性がある。このため、本実施例では回路Ａ、Ｂ間
にＡ、Ｂラインの信号による影響の少ない回路、例えば
Ａ、Ｂどちらのラインを選択するかを制御する上述の制
御回路Ｃ等を設けて、Ａ、８間の距離を取り、回路Ａ、
Ｂ間の互いの干渉を防ぐようにしており、これにより同
一機能を有する高利得の高周波増幅回路を２つ、回路間
のセパレージ曾ンを保ちながら同一チップ上に搭載でき
るようになった。
で増幅されるものとする。ここで受信用増幅回路Ａ、Ｂ
は制御回路によりその出力の大きい方が取り出される回
路であるため、回路Ａ、Ｂはほぼ同じ電気的特性を示す
必要があり、従って回路Ａ、 Ｂは対称に配置する必
要がある。しかるにこの回路Ａ、Ｂは取り扱う周波数が
高く、かつ回路利得が大きいことから、両回路Ａ、Ｂを
そのまま同一の半導体ペレットに搭載するとＡラインの
信号がＢラインへ、Ｂラインの信号がＡラインへ飛び交
う可能性がある。このため、本実施例では回路Ａ、Ｂ間
にＡ、Ｂラインの信号による影響の少ない回路、例えば
Ａ、Ｂどちらのラインを選択するかを制御する上述の制
御回路Ｃ等を設けて、Ａ、８間の距離を取り、回路Ａ、
Ｂ間の互いの干渉を防ぐようにしており、これにより同
一機能を有する高利得の高周波増幅回路を２つ、回路間
のセパレージ曾ンを保ちながら同一チップ上に搭載でき
るようになった。
なお、上記実施例ではダイバシチ回路の増幅回路の間に
制御回路を設けたものを示したが、各増幅回路の周辺に
電源ライン、アースライン等、固定電位の低インピーダ
ンス配線領域を設けるようにしてもよく、回路Ａ、Ｂ間
を飛び交う信号が該配！ｉＡ領域に落ちることにより、
上記実施例と同様の効果を奏する。
制御回路を設けたものを示したが、各増幅回路の周辺に
電源ライン、アースライン等、固定電位の低インピーダ
ンス配線領域を設けるようにしてもよく、回路Ａ、Ｂ間
を飛び交う信号が該配！ｉＡ領域に落ちることにより、
上記実施例と同様の効果を奏する。
また上記実施例では、高周波増幅回路Ａ及びＢがそれぞ
れ増幅回路Ｅ、Ｇ及び増幅回路り、Ｆからなるものを示
したが、該高周波増幅回路はミクサ回路９周波数弁別回
路等を含んでいてもよく、上記実施例と同様の効果を奏
する。
れ増幅回路Ｅ、Ｇ及び増幅回路り、Ｆからなるものを示
したが、該高周波増幅回路はミクサ回路９周波数弁別回
路等を含んでいてもよく、上記実施例と同様の効果を奏
する。
また、第２図に示すように回路り、Ｆをインピーダンス
の低い電源回路等、固定電位のライン（配線領域）１０
．１１で包囲し、回路りの信号が回路Ｃに飛ばないよう
に、又回路りの信号が回路Ｆへ飛ばないようにして回路
り、Ｆ間、回路Ｅ。
の低い電源回路等、固定電位のライン（配線領域）１０
．１１で包囲し、回路りの信号が回路Ｃに飛ばないよう
に、又回路りの信号が回路Ｆへ飛ばないようにして回路
り、Ｆ間、回路Ｅ。
Ｇ間の干渉を防いでも良い。
また上記実施例では受信機用のダイバシチ回路について
示したが、送信機用のダイバシチ回路等、同一の機能を
有する複数の高周波回路を同一チップ上に搭載する場合
であってもよく、上記実施例と同様の効果を奏する。
示したが、送信機用のダイバシチ回路等、同一の機能を
有する複数の高周波回路を同一チップ上に搭載する場合
であってもよく、上記実施例と同様の効果を奏する。
さらにまた、機能の異なる高周波回路を複数、同一チッ
プに搭載することも勿論可能である。
プに搭載することも勿論可能である。
以上のように、この発明に係る半導体集積回路によれば
、同一の機能を有する複数の高周波回路間に干渉に強い
回路を設けるかあるいは各高周波回路の周辺に低インピ
ーダンスの配線領域を設けるようにしたので、従来２個
以上の集積回路で構成していたものを、１個の集積回路
にすることができ、同時に高周波回路が同一基板上に搭
載されていることから、各回路の電気的特性が良（一致
するものを得ることができる効果がある。
、同一の機能を有する複数の高周波回路間に干渉に強い
回路を設けるかあるいは各高周波回路の周辺に低インピ
ーダンスの配線領域を設けるようにしたので、従来２個
以上の集積回路で構成していたものを、１個の集積回路
にすることができ、同時に高周波回路が同一基板上に搭
載されていることから、各回路の電気的特性が良（一致
するものを得ることができる効果がある。
第１図は本発明の一実施例による半導体集積回路を示す
図、第２図は回路間に低インピーダンスの配線を走らせ
ることにより干渉を少なくした本発明の他の実施例を示
す図である。 図において、１は半導体ペレット、Ａ、Ｂは高周波増幅
回路、Ｄ、 Ｅ、 Ｆ、 Ｇは増幅回路（増幅回路を構
成する回路）、Ｃは制御回路（干渉に強い回路）、Ｈ，
Ｉは配線領域である。
図、第２図は回路間に低インピーダンスの配線を走らせ
ることにより干渉を少なくした本発明の他の実施例を示
す図である。 図において、１は半導体ペレット、Ａ、Ｂは高周波増幅
回路、Ｄ、 Ｅ、 Ｆ、 Ｇは増幅回路（増幅回路を構
成する回路）、Ｃは制御回路（干渉に強い回路）、Ｈ，
Ｉは配線領域である。
Claims (3)
- （１）同一機能を有する高周波回路が複数同一チップ上
に搭載され、 干渉に強い回路が各高周波回路間に設けられるかあるい
はアース、電源ライン等の低インピーダンスの配線領域
が各高周波回路の周辺に設けられていることを特徴とす
る半導体集積回路。 - （２）上記高周波回路は、ミクサ回路、高周波増幅回路
、周波数弁別回路等からなるダイバシチ回路の増幅回路
であり、上記干渉に強い回路は該増幅回路のうちの出力
の大きい方を選択するダイバシチ回路の制御回路である
ことを特徴とする特許請求の範囲第１項記載の半導体集
積回路。 - （３）低インピーダンスの配線領域が、上記増幅回路を
構成する回路の周辺に設けられていることを特徴とする
特許請求の範囲第２項記載の半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19509785A JPS6254950A (ja) | 1985-09-04 | 1985-09-04 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19509785A JPS6254950A (ja) | 1985-09-04 | 1985-09-04 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6254950A true JPS6254950A (ja) | 1987-03-10 |
| JPH0310237B2 JPH0310237B2 (ja) | 1991-02-13 |
Family
ID=16335473
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19509785A Granted JPS6254950A (ja) | 1985-09-04 | 1985-09-04 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6254950A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0347853A2 (en) * | 1988-06-21 | 1989-12-27 | Sanyo Electric Co., Ltd. | Semiconductor integrated circuit |
| WO2006068286A1 (en) * | 2004-12-24 | 2006-06-29 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
| JP2008011561A (ja) * | 2007-08-23 | 2008-01-17 | Renesas Technology Corp | 半導体集積回路装置 |
| JP2010283834A (ja) * | 2010-06-10 | 2010-12-16 | Renesas Electronics Corp | 半導体集積回路装置 |
| US8204471B2 (en) | 2000-02-21 | 2012-06-19 | Renesas Electronics Corporation | Wireless communication system |
-
1985
- 1985-09-04 JP JP19509785A patent/JPS6254950A/ja active Granted
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0347853A2 (en) * | 1988-06-21 | 1989-12-27 | Sanyo Electric Co., Ltd. | Semiconductor integrated circuit |
| US8204471B2 (en) | 2000-02-21 | 2012-06-19 | Renesas Electronics Corporation | Wireless communication system |
| WO2006068286A1 (en) * | 2004-12-24 | 2006-06-29 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
| US8716834B2 (en) | 2004-12-24 | 2014-05-06 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device including antenna |
| JP2008011561A (ja) * | 2007-08-23 | 2008-01-17 | Renesas Technology Corp | 半導体集積回路装置 |
| JP4711442B2 (ja) * | 2007-08-23 | 2011-06-29 | ルネサスエレクトロニクス株式会社 | 半導体集積回路装置 |
| JP2010283834A (ja) * | 2010-06-10 | 2010-12-16 | Renesas Electronics Corp | 半導体集積回路装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0310237B2 (ja) | 1991-02-13 |
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