JPS6253265B2

JPS6253265B2 -

Info

Publication number: JPS6253265B2
Application number: JP1703979A
Authority: JP
Inventors: Yoriaki Nishida; Seiji Takagi; Katsumitsu Matsumoto
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 1979-02-15
Filing date: 1979-02-15
Publication date: 1987-11-10
Also published as: JPS55109573A

Description

【発明の詳細な説明】本発明は、CO₂溶接、MIG溶接に代表される消
耗電極アーク溶接装置の出力制御方法に係るもの
であり、新しい出力制御方法を採用することによ
り溶接性の改善を図るとともに、溶接アークの制
御を可能にしたものである。

消耗電極アーク溶接用電源としては、通常定電
圧特性のものが用いられ、最近は出力制御に制御
整流素子（以下サイリスタと記す）を用いる場合
が多い。

また、出力制御方式として、出力信号（電圧
値）を帰還制御し定電圧特性を得る場合と、単に
出力電圧値を指定制御する場合がある。しかし、
アーク溶接の場合、負荷状態は短絡とアークをく
りかえし行うため短絡時における負荷電流の立上
りなどの短絡特性は大きく溶接作業性に影響を与
える。このため、通常は出力回路中にインダクタ
ンスを設け、短絡特性の調整を行うことにより、
作業性の改善を図つている。しかし、実際溶接時
においては、採用する溶接電流・溶接速度・溶接
姿勢により、最適なインダクタンス量が異るが、
平均的使用状態に合わせてインダクタンス量を決
定している。これはインダクタンス量の調整が容
易でないことと、重量が重く高価になるため実際
的にインダクタンス量が調整可能となつていない
のである。

本発明は、溶接作業に重要な影響を与える短絡
時の出力制御を電気的に行うことにより、適正な
溶接作業状態が容易に選択でき、かつ経済的に行
えるようにしたものである。より具体的に本発明
の目的を記すと、まずインダクタンス量は溶接中
のスパツタの発生量や作業感覚に大きく影響を与
える。例えばインダクタンス量が小さいと、短絡
電流が著しく多くなり、アーク発生時のスパツタ
が多くなり、また感覚的には激しいアークとな
り、異常感を作業者が持つ。また一方、インダク
タンス量が大きいと、短絡電流が著しく低くな
り、ワイヤとチツプの途中で溶断がおこり、大粒
のスパツタが発生したり、また感覚的にはスムー
ズな作業を行いがたくなり、問題となる。

本発明は以上の課題を解消すべく、見かけ上の
インダクタンス量を電気的に適正値に制御する方
法を提供しようとするものである。

本発明の構成を以下に詳述する。本発明は、前
述のように、溶接用電源の出力制御方法に係るも
のであるが、説明を容易にするため溶接用電源装
置の全体構成を第１図に示す。

図において、T₁は一次巻線と二次巻線とを有
する主変圧器、SCR₁〜SCR₆は制御整流素子（サ
イリスタ）、G₁〜G₆はそのゲート、K₁〜K₆は同じ
くそのカソード、L₁は相間リアクトル、L₂はリ
アクトル、１は消耗電極、２は被溶接母材、３は
アークである。そして図のように、主変圧器T₁
の二次側を二重星形結線とし、各星形結線間に相
間リアクトルL₁を配置している。

このように現在サイリスタを用いた溶接電源装
置は、200Vの三相交流を入力とし、主変圧器T₁
を介しての直流出力回路には、溶接中におこる消
耗電極１と母材２の短絡に際し、適当な電流立上
りを設定できるリアクトルL₂を配置している。
もちろん第１図に示すような主回路構成は現用さ
れており、他にも主変圧器の結線方法の異つたも
のも用いられている。第１図において、サイリス
タゲート回路は、K₁−G₁とK₄−G₄，K₂−G₂とK₅
−G₅，K₃−G₃とK₆−G₆を組とする位相の異つた
三種類が必要である。

従来のこのようなサイリスタ式電源において、
ゲート回路構成としては、各サイリスタを定位相
を動作させ平均出力制御を行うオープンループ制
御と、溶接中の出力電圧を帰還して設定した平均
出力を得るための制御を行うフイードバツク制御
が行われているが、通常このような制御は系の安
定性を確保するため制御応答時間を大体6msec以
下にすることは不可能であつた。しかし、溶接時
における短絡時間は大体３〜15msecが適当であ
るため、短絡時の電流抑制用として直流側に調整
が難しいリアクトルを必要としていた。

以上の点をかんがみ、本発明の基本的な意図は
出力状態がアーク時と短絡時を区別してそれぞれ
に適した制御を行う方法を提供することである。
本発明の基本的な構成を第２図に示す。図におい
て、SCRはサイリスタ群、１，２，３は第１図
と同様消耗電極、被溶接母材、アーク、４は出力
状態検出回路、５は平均出力制御回路、６は短絡
特性改善制御回路、７はゲート回路である。主回
路部にはサイリスタ群SCRが配置され、ゲート
回路７よりの指示で出力制御を行う。次に出力状
態がアーク時か短絡時かを検出する回路４を設
け、各々の状態により制御を行う。原理的には、
アーク時においては、設定された平均出力（溶接
電流に適合した溶接電圧）を制御し、短絡時にお
いては短絡後ただちに出力を低下させ、その後、
短絡期間中徐々にアーク時の設定出力に向つて増
加させる制御を行うものである。すなわち、短絡
時の出力低下量およびその後出力増加度合によ
り、短絡時の出力電流を適正に制御し得るもので
ある。

以下、実施例にもとづき具体的説明を行う。第
３図に一般的な出力状態検出回路４を示す。図
中、８は溶接電源、R₁〜R₈は抵抗、，ZD₁は定電
圧ダイオード、Q₁，Q₂はトランジスタ、＋Ｅは直
流電源、PC₁，PC₂はフオトカプラである。ここ
でかりに出力状態が短絡になると、トランジスタ
Q₁はカツトオフされ、トランジスタQ₂のベース
電位が上がり、それが導通状態になり、フオトカ
プラPC₁，PC₂に電流が流がれ、フオトカプラ
PC₁，PC₂は動作する。各々の抵抗は回路を安定
に動作させるものであり、フオトカプラPC₁，
PC₂を用いるのは後で述べるゲート回路７との絶
縁を図るためである。もちろんアーク時にはフオ
トカプラPC₁，PC₂は動作せず、結果的にフオト
カプラPC₁，PC₂の動作が出力状態を示すことに
なる。次に実施例としての一般的なゲート回路７
を第４図に示す。なお、ゲート回路７は三相の入
力電源に同期しており、第４図に示す回路と同様
な回路が三組必要である。図中、T₂は変圧器、
D₁〜D₁₀はダイオード、R₉〜R₂₀は抵抗、C₁，C₂
はコンデンサ、VR₁は可変抵抗、Q₃，Q₄はトラ
ンジスタ、PUT₁はプログラマブルユニジヤンク
シヨントランジスタ、PT₁はパルストランス，＋
E₁〜＋E₄は直流電源を示している。第４図のゲ
ート回路において、変圧器T₂，トランジスタQ₃
はゲート回路の電源同期をとるためこの回路動作
のうち、重要な点はコンデンサC₂の両端電圧
と、トランジスタPUT₁のゲート電圧の関係であ
る。すなわち、トランジスタPUT₁はほぼアノー
ド電位とゲート電位が等しくなつた時に導通状態
になるものであるため、ゲート電位を定める＋
E₄（抵抗R₁₄，R₁₅は一定であるため）とアノー
ド電位を定めるコンデンサC₂の両端電圧が重要
となる。第５図に電源位相（T₁）と第４図のコン
デンサC₂の両端電圧波形との関係を示す。ここ
においてt₁はリセツト期間であり、回路上は抵抗
R₁₀，R₉により設定される。またV₁電圧は可変抵
抗VR₁の調整により行われるものであり、平均出
力を決定するものである。次にt₂時間は＋E₃電源
により抵抗R₁₃を介してコンデンサ（C₁＋C₂）に
一定充電される期間であり、充電勾配は一定であ
る。V₂は＋E₄電源が抵抗R₁₄とR₁₅で分割された
電圧値（トランジスタPUT₁が導通する電圧値）
であり、コンデンサC₂の電圧がV₂になると、ト
ランジスタPUT₁が動作し、サイリスタ点弧位置
を指示する。トランジスタPUT₁のアノード−カ
ソード間が導通になると、トランジスタQ₄が導
通状態になり、パルストランスPT₁の一次側に電
圧が印加され、G₁−K₁間、G₄−K₄間にパルス電
圧が発生し、第１図のサイリスタSCR₁とSCR₄を
導通状態にさせる。すなわち、第５図中のt₂終了
時間に主たるサイリスタ（第１図のSCR₁〜SCR₆
のうちの１個）を点弧し、出力を発生させる。以
上が概略的な第４図の説明であり、説明中に記述
されなかつた抵抗、ダイオード類は回路の安定動
作を行わせるに必要な部品である。

次に本発明の最も特長とする短絡時におけるゲ
ート回路例の一部を第６図に示す。なお、ゲート
回路は第４図を使用するものである。第６図にお
いて、R₂₁，R₂₂は抵抗、C₃はコンデンサ、PC₁は
第１図のフオトカプラPC₁と同一のフオトカプ
ラ、D₁₁はダイオード、＋E₆は第４図の＋E₄と同
一電圧の電源、＋E₅は＋E₆より高い電圧の電源、
＋E₄は第４図の＋E₄の働きをする。フオトカプ
ラPC₁はすでに説明したように出力が短絡状態で
導通するスイツチング素子である。

すなわち、第６図において、アーク時は＋E₆
により第５図のV₂が決定され、サイリスタ群は
定位相通電されている。しかし、出力が短絡する
と、フオトカプラPC₁が導通し、E₄は瞬時にE₅に
なる。その後、E₄は（E₅×Ｒ_２２／Ｒ_２１＋Ｒ_２２）の
電圧に向けて（C₃×Ｒ_２１＋Ｒ_２２／Ｒ_２１Ｒ_２２）の時定数
で減少する。

もちろんその途中に短絡が解放され、出力状態が
アークになると、フオトカプラPC₁が不導通にな
り、E₄はE₆になり出力制御を行う。すなわち、
第６図の回路を設けることにより、第５図のV₂
を瞬時に変化させる（V₂を高くする）ことでサ
イリスタの導通期間を短かくし、出力を低下させ
る働きがある。このような本発明による出力短絡
時の出力電流，出力電圧と電圧V₂との関係を第
７図に示す。出力短絡と同時にV₂が上昇し（V₂
が高い程、出力は低下される。何故なら、V₂が
高いと、第５図のt₂が長くなり、サイリスタの位
相がしぼられて出力が下がるからである。一方、
V₂が低ければ、出力は高くなる。）、アークに移
行すると同時に設定されたV₂（すなわちE₆）にも
どる。ここでE₅の量、V₂の降下勾配を任意に選
択する。すなわち、第７図はアークの最終時（短
絡期間の開始時）にV₂を上げ、すなわち出力を
下げ、そのままある時定数でV₂を低下させ、ア
ークが再発生した時に本来の設定レベル（E₆）に
もどす出力制御を説明している。そして上記選択
により、短絡電流の立上りが容易に、自由に選択
でき、実験的に溶接作業性の良好な量が決定でき
る。すなわち、溶接姿勢の変化，溶接電流・速度
に対し、最適な作業性が確保できる利点があり、
価格的にも第１図のリアクトルL₂に比し安価で
ある。

次に本発明は出力が短絡からアークに移行した
時にもよりアーク安定性を増す働きをさせる要件
を付加することが可能である。これは第１図のリ
アクトルL₂は単に短絡電流を抑制する働き以外
に、アーク移行時にキツク電圧を発生させる働き
があるので、同様な働きを電気的に行う装置であ
る。具体回路例を第８図に示す。ここで第８図の
回路は、第４図に付加し完全な働きをする。第８
図において、R₂₁〜R₃₁は抵抗、C₃，C₄はコンデ
ンサ、D₁₁，D₁₂，D₁₃はダイオード、PC₁，PC₂は
第３図に示すフオトカプラ、PC₃は新たなフオト
カプラ、Q₅，Q₆，Q₇はトランジスタ、ZD₂は定
電圧ダイオードである。図中、＋E₄は第４図の＋
E₄の働きをする。また図において、＋E₄より左側
は第６図に説明したように、短絡時の出力制御を
行う部分であるので同一部分には同一符号で示し
た。今、短絡からアークに移行すると、フオトカ
プラPC₁とPC₂が不導通になり、その結果フオト
カプラPC₃が導通し、＋E₄はほぼ定電圧ダイオー
ドZD₂で定まる電圧になる。しかしその後、（E₇×Ｒ_２２／Ｒ_２２＋Ｒ_２４）の電圧に向けて｛C₄× （Ｒ_２２＋Ｒ_２４／Ｒ_２２Ｒ_２４）｝の時定数でコンデ
ンサC₄の電圧は上昇する。トランジスタQ₅は出力が短絡時に導
通するため、コンデンサC₄の放電回路として用
いている。このような回路を設けることにより、
短絡が開放され、アークに移行した時は定電圧ダ
イオードZD₂が平均出力を決定する第４図の＋E₄
より低く設定されているため、出力は増加し、第
１図のリアクトルL₂によるキツク電圧に相当す
るエネルギーを負荷に供給することができる。も
ちろん前述の E₇×Ｒ_２２／Ｒ_２２＋Ｒ_２４の電圧は平均出力を設定
する電圧であるため、第４図における＋E₄と同一であ
る。

すなわち、第８図を用いて溶接を行うと、第９
図に示す状態が得られる。第９図は溶接時の出力
電流，出力電圧と電圧V₂との関係を示したもの
であり、特に再アーク発生時にV₂を設定レベル
V₆より、より低下させ、一層出力を高めて徐々
に元にもどすことを説明している。ここにおい
て、短絡時の様相は第７図と同様であるが、アー
クに移行した時V₂を低下させ、すなわち出力を
増加させて負荷に高い電圧を供給することによ
り、アークが燃え上がつてもアーク切れを起こさ
せず、アークを維持する機能が付加されたことに
なる。もちろんアーク移行後、V₂を増加させ
る、すなわち出力を設定値にもどす時間t₁と、定
電圧ダイオードZD₂の値は作業条件によつて適正
に実験的に選択する必要がある。つまり、第９図
の最下段におけるE₅電圧とZD₂を調整することに
より出力電流波形を変化させることができる。

以上説明したように本発明は、溶接用電源出力
制御方法に係り、出力状態により最適な制御を行
い、溶接作業性を著しく向上させることととも
に、従来直流リアクトルを用いて行われていた調
整方法を電気的に行い得るため個々の作業状態で
最適な作業性、アーク安定性を得るとともに価格
的にも安価である効果を有する。また本発明の実
施例で示した回路は、出力状態を検出し、短絡と
アークにより別個の制御を行つたが、第８図のフ
オトカプラPC₁，PC₂を出力状態とは無関係にON
−OFFさせることによりパルス出力が溶接電源
出力側に得られ、溶滴の短絡移行領域外で使用す
る場合、パルス電源としての利用も可能である。

【図面の簡単な説明】

第１図は一般の溶接用電源装置の基本的な回路
図、第２図は本発明による溶接用電源出力制御方
法を実施する溶接用電源装置の基本的なブロツク
図、第３図は同装置における一般的な出力状態検
出回路の回路図、第４図も同じく同装置における
一般的なゲート回路の回路図、第５図は同ゲート
回路におけるコンデンサC₂の両端電圧波形図、
第６図は本発明による出力制御方法を実施する装
置におけるゲート回路の一部の回路図、第７図は
短絡時の各種特性図、第８図は本発明による出力
制御装置におけるゲート回路の回路図、第９図は
溶接時の各種特性図である。 SCR……制御整流素子（サイリスタ）群、
SCR₁〜SCR₆……制御整流素子（サイリスタ）、
１……消耗電極、２……被溶接母材、３……アー
ク、４……出力状態検出回路、５……平均出力制
御回路、６……短絡特性改善制御回路、７……ゲ
ート回路。

Claims

【特許請求の範囲】

１消耗電極を用いるアーク溶接法において、溶
接電源の出力制御手段として複数個の制御整流素
子を用い、出力状態がアーク状態であるか短絡状
態であるかを検知する手段を設け、前記出力状態
がアークより短絡に変化した後、ほぼ瞬時的に前
記制御整流素子の導通期間を設定値より短かく
し、また前記短絡期間中は前記導通期間を徐々に
設定値に向けて長くし、かつ前記短絡状態がアー
ク状態に変化した後、ほぼ瞬時的に前記導通期間
を設定値に戻し、さらに前記出力状態が短絡より
アークに変化した後、ほぼ瞬時的に前記制御整流
素子の前記導通期間を設定値より長くし、その
後、徐々に前記導通期間を前記設定値に向けて順
次短かくすることを特徴とする溶接用電源出力制
御方法。