JPS6251851A - デ−タリンクビツト通信システム - Google Patents
デ−タリンクビツト通信システムInfo
- Publication number
- JPS6251851A JPS6251851A JP19093485A JP19093485A JPS6251851A JP S6251851 A JPS6251851 A JP S6251851A JP 19093485 A JP19093485 A JP 19093485A JP 19093485 A JP19093485 A JP 19093485A JP S6251851 A JPS6251851 A JP S6251851A
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- JP
- Japan
- Prior art keywords
- circuit
- data
- data link
- low
- bit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は低速データの通信システムに関し、特にＰＣＭ
Ｉ次群フレーム中のデータリンクビットを使用して簡易
に通信を行なうことのできるデータリンクビット通信シ
ステムに関する。
Ｉ次群フレーム中のデータリンクビットを使用して簡易
に通信を行なうことのできるデータリンクビット通信シ
ステムに関する。
ＣＣＩＴＴ（国際電信電話諮問委員会） Ｒｅｃｏｍｍ
ｅｎｄａｔｉｏｎ （勧告） ０ 、７０４ （１９８
４年版）では１．５４４Ｍｂ／ｓ ＰＣＭＩ次群のフ
レーム構成として第３図に示すような２４マルチフレー
ム構成が勧告されている。第３図（ａ）にそのフレーム
構成を示しており、１チヤネルは８ビツトで構成され、
２４チヤネルＣＨＩ〜ＣＨ２４とＦビットとで１フレー
ムが構成され、２４フレーム、Ｆ１〜Ｆ２４で１マルチ
フレームが構成される。
ｅｎｄａｔｉｏｎ （勧告） ０ 、７０４ （１９８
４年版）では１．５４４Ｍｂ／ｓ ＰＣＭＩ次群のフ
レーム構成として第３図に示すような２４マルチフレー
ム構成が勧告されている。第３図（ａ）にそのフレーム
構成を示しており、１チヤネルは８ビツトで構成され、
２４チヤネルＣＨＩ〜ＣＨ２４とＦビットとで１フレー
ムが構成され、２４フレーム、Ｆ１〜Ｆ２４で１マルチ
フレームが構成される。
第３図（ハ）はＦビットの構成を示すが、２４フレーム
構成においてフレーム番号４ 、８ 、１２．１６．２
０゜２４のＦビットはパターン００１０１１の同期ビッ
トであり、フレーム番号２ 、６ 、１０．１４．１８
．２２のＦビットはＣＲＣ（Ｃｙｃｌｉｃ Ｒｅｄｕｎ
ｄａｎｃｙ Ｃｈｅｃｋ ）ピッ） ｅ、、ｅ２．ｅｓ
、ｅ４．ｅｓ、ｅｓであり、フレーム番号が奇数番目の
Ｆビットは４ｋｂ／ｓのデータリンクビットｍであり、
ＰＣＭＩ次群端局装置の相互通信に利用できる（ ＣＣ
Ｉ Ｔ Ｔ Ｒｅｃｏｍｍｅｎｄａｔｉｏｎ Ｇ、
７０４ ＠３． １参照）。
構成においてフレーム番号４ 、８ 、１２．１６．２
０゜２４のＦビットはパターン００１０１１の同期ビッ
トであり、フレーム番号２ 、６ 、１０．１４．１８
．２２のＦビットはＣＲＣ（Ｃｙｃｌｉｃ Ｒｅｄｕｎ
ｄａｎｃｙ Ｃｈｅｃｋ ）ピッ） ｅ、、ｅ２．ｅｓ
、ｅ４．ｅｓ、ｅｓであり、フレーム番号が奇数番目の
Ｆビットは４ｋｂ／ｓのデータリンクビットｍであり、
ＰＣＭＩ次群端局装置の相互通信に利用できる（ ＣＣ
Ｉ Ｔ Ｔ Ｒｅｃｏｍｍｅｎｄａｔｉｏｎ Ｇ、
７０４ ＠３． １参照）。
この４ｋｂ／ｓデータリンクビツトを利用したデータリ
ンクビット通信システムは、従来、第４図に示す構成が
考えられていた。この通信システムの構成及び動作につ
いて、第４図及び第５図を用いて説明する。第２図の送
信側において１０は低速データ入力端子であり、ここか
ら入力された低速データ信号は低速データ多重回路２に
おいて多重化される。そのタイムチャートを第５図に示
す。
ンクビット通信システムは、従来、第４図に示す構成が
考えられていた。この通信システムの構成及び動作につ
いて、第４図及び第５図を用いて説明する。第２図の送
信側において１０は低速データ入力端子であり、ここか
ら入力された低速データ信号は低速データ多重回路２に
おいて多重化される。そのタイムチャートを第５図に示
す。
低速データ信号データＡ、データＢ、データＮは予め決
められた配列に従って多重化され、さらに同期ピッ）Ｓ
を付加される。この同期ビットは受信側においてデータ
Ａ、Ｂ、Ｎを分離する際に、配列の先頭ビットを認識す
るために用いられる。
められた配列に従って多重化され、さらに同期ピッ）Ｓ
を付加される。この同期ビットは受信側においてデータ
Ａ、Ｂ、Ｎを分離する際に、配列の先頭ビットを認識す
るために用いられる。
同期ピッ）Ｓ及び各低速データの配列は、低速データ用
同期ビット発生回路８から供給されるパルスによって決
められる。このように同期ビットＳを付加された多重化
データはデータリンクビット挿入回路３において、端子
１２から入力されるＰＣＭ１次群信号中のフレーム番号
が奇数のフレームのデータリンクビット位置に挿入され
る。データリンクビット挿入位置は送信同期ビット発生
回路１から供給されるパルスによって決められる。
同期ビット発生回路８から供給されるパルスによって決
められる。このように同期ビットＳを付加された多重化
データはデータリンクビット挿入回路３において、端子
１２から入力されるＰＣＭ１次群信号中のフレーム番号
が奇数のフレームのデータリンクビット位置に挿入され
る。データリンクビット挿入位置は送信同期ビット発生
回路１から供給されるパルスによって決められる。
受信側においては１次群フレーム同期回路７においてフ
レーム同期をとり、データリンクビット分離回路４にお
いて、受信同期ビット発生回路６から供給されるパルス
によりＰＣＭ１次群信号中からデータリンクビットが分
離される。分離されたデータリンクビット信号は送信側
と同じく、第５図の多重化データのフォーマットである
。受信側における多重化データは、低速データ用同期回
路９において多重化データに挿入されている同期ビット
Ｓにより同期をとり、低速データ分離回路５においてデ
ータＡ、データＢ、データＮの各低速データに分離され
る。各低速データは出力端子１１から出力される。なお
出力端子１３からはデータリンクビットを分離した後の
ＰＣＭ１次群信号が出力される。
レーム同期をとり、データリンクビット分離回路４にお
いて、受信同期ビット発生回路６から供給されるパルス
によりＰＣＭ１次群信号中からデータリンクビットが分
離される。分離されたデータリンクビット信号は送信側
と同じく、第５図の多重化データのフォーマットである
。受信側における多重化データは、低速データ用同期回
路９において多重化データに挿入されている同期ビット
Ｓにより同期をとり、低速データ分離回路５においてデ
ータＡ、データＢ、データＮの各低速データに分離され
る。各低速データは出力端子１１から出力される。なお
出力端子１３からはデータリンクビットを分離した後の
ＰＣＭ１次群信号が出力される。
上述した従来のデータリンクビット通信システムはＰＣ
ＭＩ次群信号のフレーム同期とは別に、低速データのフ
レーム同期をとるため、同期ピッ）Ｓを多重化データに
挿入している。このため４ｋｂ／ｓのデータリンクビッ
トの低速データ伝送容量Ｃは次式に示すように同期ピッ
）Ｓの分だけ減ってしまうという欠点があった。
ＭＩ次群信号のフレーム同期とは別に、低速データのフ
レーム同期をとるため、同期ピッ）Ｓを多重化データに
挿入している。このため４ｋｂ／ｓのデータリンクビッ
トの低速データ伝送容量Ｃは次式に示すように同期ピッ
）Ｓの分だけ減ってしまうという欠点があった。
Ｃ＝４ （１−）［ｋｂ／ｓ）
ここでｎは多重化データの１フレーム長〔ビット〕であ
る。
る。
さらに、従来のデータリンクビット通信システムでは低
速データのフレーム同期のため低速データ用同期ビット
発生回路と低速データ用同期回賎を必要とするので、シ
ステム全体のハードウェア。
速データのフレーム同期のため低速データ用同期ビット
発生回路と低速データ用同期回賎を必要とするので、シ
ステム全体のハードウェア。
量が大きくなるという欠点があった。
本発明の目的は、上述のような従来のデータリンクビッ
ト通信システムの欠点をなくし、４ｋｂ／ｓのデータリ
ンクビットの情報伝送容量を完全に使用し、しかも低速
データ用同期ビット発生回路、低速データ用同期回路を
省いてハードウェア量の小さいデータリンクビット通信
システムを提供することにある。
ト通信システムの欠点をなくし、４ｋｂ／ｓのデータリ
ンクビットの情報伝送容量を完全に使用し、しかも低速
データ用同期ビット発生回路、低速データ用同期回路を
省いてハードウェア量の小さいデータリンクビット通信
システムを提供することにある。
このため本発明は、ＰＣＭＩ次群フレーム中のデータリ
ンクビットを使用して通信を行なうデータリンクビット
通信システムにおいて、低速データ信号を多重化する低
速データ多重回路と、この多重回路の出力信号をＰ Ｃ
’Ｍ １次群フレームのデータリンクビットに挿入する
データリンクビット挿入回路と、前記低速データ多重回
路及び前記データリンクビット挿入回路にパルスを供給
する送信同期ビット発生回路と、ＰＣＭ１次群フレーム
中からデータリンクビットを分離するデータリンク分離
回路と、分離されたデータリンクビットを前記各低速デ
ータに分離する低速データ分離回路と、前記データリン
クビット分離回路及び前記低速データ分離回路にパルス
を供給する受信同期ビット発生回路とを備えることを特
徴としている。
ンクビットを使用して通信を行なうデータリンクビット
通信システムにおいて、低速データ信号を多重化する低
速データ多重回路と、この多重回路の出力信号をＰ Ｃ
’Ｍ １次群フレームのデータリンクビットに挿入する
データリンクビット挿入回路と、前記低速データ多重回
路及び前記データリンクビット挿入回路にパルスを供給
する送信同期ビット発生回路と、ＰＣＭ１次群フレーム
中からデータリンクビットを分離するデータリンク分離
回路と、分離されたデータリンクビットを前記各低速デ
ータに分離する低速データ分離回路と、前記データリン
クビット分離回路及び前記低速データ分離回路にパルス
を供給する受信同期ビット発生回路とを備えることを特
徴としている。
すなわち、低速データの多重化のために低速データ同期
ビット発生回路を設けずに、送信同期ビット発生回路か
ら供給されるパルスによって多重化を行ない、ＰＣＭ１
次群信号と同期した低速データ多重信号を作成する。受
信側での低速データ分離は低速データ同期回路を用いず
に受信同期ビット発生回路から供給されるパルスにより
行なう。
ビット発生回路を設けずに、送信同期ビット発生回路か
ら供給されるパルスによって多重化を行ない、ＰＣＭ１
次群信号と同期した低速データ多重信号を作成する。受
信側での低速データ分離は低速データ同期回路を用いず
に受信同期ビット発生回路から供給されるパルスにより
行なう。
次に本発明の実施例について図面を参照して説明する。
第１図は本発明の一実施例を示すブロック図である。図
において、ｌは送信同期ビット発生回路。
において、ｌは送信同期ビット発生回路。
２は低速データ多重回路、３はデータリンクビット挿入
回路、４はデータリンクビット分離回路。
回路、４はデータリンクビット分離回路。
５は低速データ分離回路、６は受信同期ビット発生回路
、７は１次群フレーム同期回路、１０は低速データ入力
端子、１１は低速データ出力端子、１２はＰＣＭ１次群
信号入力端子、 １３はＰＣＭ１次群信号出力端子であ
る。本実施例の構成によれば、送信同期ビット発生回路
６からのパルスは、データリンクビット挿入回路３だけ
でなく、低速データ多重回路２にも供給される。また、
受信同期ビット発生回路６からのパルスは、データリン
クビット分離回路４だけでなく、低速データ分離回路５
にも供給される。
、７は１次群フレーム同期回路、１０は低速データ入力
端子、１１は低速データ出力端子、１２はＰＣＭ１次群
信号入力端子、 １３はＰＣＭ１次群信号出力端子であ
る。本実施例の構成によれば、送信同期ビット発生回路
６からのパルスは、データリンクビット挿入回路３だけ
でなく、低速データ多重回路２にも供給される。また、
受信同期ビット発生回路６からのパルスは、データリン
クビット分離回路４だけでなく、低速データ分離回路５
にも供給される。
次に、本実施例の動作を第２図の動作を表すタイムチャ
ートを参照しながら説明する。
ートを参照しながら説明する。
送信側において、低速データ入力端子１０に入力された
データＡ、Ｂ、Ｎは、低速データ多重回路２において送
信同期ビット発生回路１から供給されるパルスにより多
重化される。したがって、第２図における多重化データ
すなわち低速データ多重回路２の出力信号は、送信同期
ビット発生回路１から供給されるパルスと同期がとれて
いる。多重化データはデータリンクビット挿入回路３に
右いて、端子１２から入力されるＰＣＭ１次群信号中の
データリンクビット位置に挿入される。データリンクビ
ット挿入位置は送信同期ビット発生回路１から供給され
るパルスによって決められる。したがって多重化データ
の先頭ビットは、ＰＣＭ １次群フレームのデータリン
クビットの決まった位置に挿入される。すなわち第２図
の例では多重化データの先頭ビットＡ１は、ＰＣＭ１次
群フレームのフレーム番号１のデータリンクビットに挿
入される。
データＡ、Ｂ、Ｎは、低速データ多重回路２において送
信同期ビット発生回路１から供給されるパルスにより多
重化される。したがって、第２図における多重化データ
すなわち低速データ多重回路２の出力信号は、送信同期
ビット発生回路１から供給されるパルスと同期がとれて
いる。多重化データはデータリンクビット挿入回路３に
右いて、端子１２から入力されるＰＣＭ１次群信号中の
データリンクビット位置に挿入される。データリンクビ
ット挿入位置は送信同期ビット発生回路１から供給され
るパルスによって決められる。したがって多重化データ
の先頭ビットは、ＰＣＭ １次群フレームのデータリン
クビットの決まった位置に挿入される。すなわち第２図
の例では多重化データの先頭ビットＡ１は、ＰＣＭ１次
群フレームのフレーム番号１のデータリンクビットに挿
入される。
受信側においては、１次群フレーム同期回路７において
ＰＣＭ１次群のフレーム同期がとられ、データリンクビ
ット分離回路４において、受信同期ビット発生回路６か
ら供給されるパルスに、より、ＰＣＭＩ次群信号中から
多重化データが分離される。多重化データは低速データ
分離回路５において、各々の低速データ信号、データＡ
、デークＢ。
ＰＣＭ１次群のフレーム同期がとられ、データリンクビ
ット分離回路４において、受信同期ビット発生回路６か
ら供給されるパルスに、より、ＰＣＭＩ次群信号中から
多重化データが分離される。多重化データは低速データ
分離回路５において、各々の低速データ信号、データＡ
、デークＢ。
データＮに分離される。このとき、低速データ分離回路
５に加えられる多重化データの先頭ビットＡＩはＰＣＭ
１次群フレームのフレーム番号１と同期がとれているた
め、受信同期ビット発生回路６から供給されるパルスに
よって低速データの分離を行なうことができる。
５に加えられる多重化データの先頭ビットＡＩはＰＣＭ
１次群フレームのフレーム番号１と同期がとれているた
め、受信同期ビット発生回路６から供給されるパルスに
よって低速データの分離を行なうことができる。
以上のように本発明によれば、低速データをＰＣＭＩ次
群フレームのデータリンクビットを用いて伝送する際、
低速データの多重分離のための同期ビットを付加する必
要がなく、そのためデータリンクビットの伝送容量４ｋ
ｂ／ｓを最大限に使用することができ、しかも低速デー
タ用同期ビット発生回路と低速データ同期回路を必要と
しないため簡易な回路構成を実現することができる。
群フレームのデータリンクビットを用いて伝送する際、
低速データの多重分離のための同期ビットを付加する必
要がなく、そのためデータリンクビットの伝送容量４ｋ
ｂ／ｓを最大限に使用することができ、しかも低速デー
タ用同期ビット発生回路と低速データ同期回路を必要と
しないため簡易な回路構成を実現することができる。
第１図は本発明の一実施例のブロック図、第２図は第１
図の実施例の動作を表すタイムチャート、 第３図はＰＣＭ１次群のフレーム構成図、第４図は従来
のデータリンクビット通信システムのブロック図、 第５図は第４図の従来の通信システムの動作を表すタイ
ムチャートである。 １ ・・・ 送信同期ビット発生回路 ２ ・・・ 低速データ多重回路 ３ ・・・ データリンクビット挿入回路４ ・・・
データリンクビット分離回路５ ・・・ 低速データ分
離回路 ６ ・・・ 受信同期ビット発生回路 ７ ・・・ １次群フレーム同期回路 ８ ・・・ 低速データ用同期ビット発生回路９ ・・
・ 低速データ用同期回路 代理人 弁理士 岩 佐 義 幸 送イを同梱ビット 魯生回路 第１図 デ゛−夕Ａ］ｍ 予−−５６ＢＩ ８２第２図 デー９８ Ｂ＋
８２Ｆ ！−，ｔトの７１−４１号 → １３５
７’ｌ １第５図 （ａ） フし一ム嵯広 （１）） Ｆ ヒ′ッ ト のネ」１片ぐ第３図
図の実施例の動作を表すタイムチャート、 第３図はＰＣＭ１次群のフレーム構成図、第４図は従来
のデータリンクビット通信システムのブロック図、 第５図は第４図の従来の通信システムの動作を表すタイ
ムチャートである。 １ ・・・ 送信同期ビット発生回路 ２ ・・・ 低速データ多重回路 ３ ・・・ データリンクビット挿入回路４ ・・・
データリンクビット分離回路５ ・・・ 低速データ分
離回路 ６ ・・・ 受信同期ビット発生回路 ７ ・・・ １次群フレーム同期回路 ８ ・・・ 低速データ用同期ビット発生回路９ ・・
・ 低速データ用同期回路 代理人 弁理士 岩 佐 義 幸 送イを同梱ビット 魯生回路 第１図 デ゛−夕Ａ］ｍ 予−−５６ＢＩ ８２第２図 デー９８ Ｂ＋
８２Ｆ ！−，ｔトの７１−４１号 → １３５
７’ｌ １第５図 （ａ） フし一ム嵯広 （１）） Ｆ ヒ′ッ ト のネ」１片ぐ第３図
Claims (1)
- （１）ＰＣＭ１次群フレーム中のデータリンクビットを
使用して通信を行なうデータリンクビット通信システム
において、低速データ信号を多重化する低速データ多重
回路と、この多重回路の出力信号をＰＣＭ１次群フレー
ムのデータリンクビットに挿入するデータリンクビット
挿入回路と、前記低速データ多重回路及び前記データリ
ンクビット挿入回路にパルスを供給する送信同期ビット
発生回路と、ＰＣＭ１次群フレーム中からデータリンク
ビットを分離するデータリンク分離回路と、分離された
データリンクビットを前記各低速データに分離する低速
データ分離回路と、前記データリンクビット分離回路及
び前記低速データ分離回路にパルスを供給する受信同期
ビット発生回路とを備えることを特徴とするデータリン
クビット通信システム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19093485A JPS6251851A (ja) | 1985-08-31 | 1985-08-31 | デ−タリンクビツト通信システム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19093485A JPS6251851A (ja) | 1985-08-31 | 1985-08-31 | デ−タリンクビツト通信システム |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6251851A true JPS6251851A (ja) | 1987-03-06 |
Family
ID=16266114
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19093485A Pending JPS6251851A (ja) | 1985-08-31 | 1985-08-31 | デ−タリンクビツト通信システム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6251851A (ja) |
-
1985
- 1985-08-31 JP JP19093485A patent/JPS6251851A/ja active Pending
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