JPS6251507B2 - - Google Patents
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- JPS6251507B2 JPS6251507B2 JP11975782A JP11975782A JPS6251507B2 JP S6251507 B2 JPS6251507 B2 JP S6251507B2 JP 11975782 A JP11975782 A JP 11975782A JP 11975782 A JP11975782 A JP 11975782A JP S6251507 B2 JPS6251507 B2 JP S6251507B2
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
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Description
【発明の詳細な説明】
本発明は、電荷転送装置（以下、CCDと略称
する）に関する。DETAILED DESCRIPTION OF THE INVENTION The present invention relates to a charge transfer device (hereinafter abbreviated as CCD).
CCDは、アナログ量の遅延線として、信号処
理の分野で、多くの用途が見出されている。周知
のように、CCDの遅延原理は、電荷を転送し、
この転送時間を利用したものである。また、
CCDの出力信号は、一般に、電荷ではなく、電
圧もしくは電流として取り出される。以下、信号
電荷を出力信号電圧に変換する従来のCCDを、
図面を用いて説明する。 CCDs have found many uses in the field of signal processing as delay lines for analog quantities. As is well known, the delay principle of CCD is to transfer charge,
This transfer time is used. Also,
The output signal of a CCD is generally extracted as a voltage or current rather than an electric charge. The conventional CCD that converts signal charge into output signal voltage is explained below.
This will be explained using drawings.
第１図は、従来のCCDを説明するためのCCD
の出力部の一例を示す一部断面図である。同図に
おいて、１はＰ型の半導体基板、２はＮ型の埋込
チヤネル、３はＰ型イオン打込層、４は転送ゲー
ト電極、５は蓄積ゲート電極、６は出力用Ｎ型拡
散層（以下、単に出力拡散層という）であり、か
つリセツトMOSFET（以下、単にFETという）
のソース電極、７は前記リセツトFETのドレイ
ン電極、８は前記リセツトFETのゲート電極、
９は絶縁物を示す。 Figure 1 shows a CCD to explain a conventional CCD.
FIG. 3 is a partial cross-sectional view showing an example of an output section of FIG. In the figure, 1 is a P-type semiconductor substrate, 2 is an N-type buried channel, 3 is a P-type ion implantation layer, 4 is a transfer gate electrode, 5 is a storage gate electrode, and 6 is an output N-type diffusion layer. (hereinafter simply referred to as an output diffusion layer) and a reset MOSFET (hereinafter simply referred to as an FET)
7 is the drain electrode of the reset FET, 8 is the gate electrode of the reset FET,
9 indicates an insulator.
また、１０は半導体基板１の外部に設けられて
いるリセツト電圧源、１１は同じく、半導体基板
１の外部に設けられている出力バツフア用の増幅
器、２１，２２は駆動信号φ１，φ２の入力端
子、２３はリセツト信号φ1′の入力端子、を示
す。なお前記２〜５，２１および２２は、電荷転
送部を構成している。 Further, 10 is a reset voltage source provided outside the semiconductor substrate 1, 11 is an output buffer amplifier also provided outside the semiconductor substrate 1, and 21 and 22 are drive signals φ 1 and φ 2 . An input terminal 23 indicates an input terminal for the reset signal φ 1 '. Note that 2 to 5, 21 and 22 constitute a charge transfer section.
この第１図のCCDは、一般によく用いられる
Ｎチヤネル２相駆動方式であり、また、この動作
原理は次のようである。すなわち、CCDの入力
ゲート（図示せず）で注入された信号電荷（電
子）がゲート電極４，５下の電位井戸を経由し
て、出力拡散層６へ転送され、その結果、この出
力拡散層６の容量により、前記信号電荷が、出力
電圧として取り出されるのである。 The CCD shown in FIG. 1 is of a commonly used N-channel two-phase drive system, and its operating principle is as follows. That is, signal charges (electrons) injected at the input gate (not shown) of the CCD are transferred to the output diffusion layer 6 via the potential wells below the gate electrodes 4 and 5, and as a result, this output diffusion layer The signal charge is taken out as an output voltage by the capacitor 6.
また、CCDは、次々と転送されてくる信号電
荷を、正常に出力電圧として取り出すために、そ
の電荷を、出力拡散層６へ転送した後、リセツト
FETのゲート電極８へ、リセツト信号φ1′を印加
し、リセツト電圧源１０のリセツト電圧ＶRで、
出力拡散層６の電位井戸をリセツトしている。す
なわち、このようにすることにより、出力拡散層
６の出力電圧は、例えば第２図に示すような波形
となる。なお、CCDの動作原理の詳しい説明
は、近代科学社発行「電荷転送デバイス」などに
紹介されているので、ここでは省略する。 In addition, in order to correctly extract the signal charges transferred one after another as an output voltage, the CCD resets the charges after transferring them to the output diffusion layer 6.
A reset signal φ 1 ' is applied to the gate electrode 8 of the FET, and the reset voltage V R of the reset voltage source 10 is applied.
The potential well of the output diffusion layer 6 is reset. That is, by doing so, the output voltage of the output diffusion layer 6 has a waveform as shown in FIG. 2, for example. A detailed explanation of the operating principle of a CCD can be found in ``Charge Transfer Devices'' published by Kindai Kagakusha, so it will be omitted here.
また、前記リセツト動作を完全にするために
は、前記リセツト電圧ＶRを、駆動信号φ１，φ
２の駆動電圧より大きくし、リセツトされた出力
拡散層６の電位井戸が、リセツト時に最も深くな
るようにする必要がある。そこで、通常は、φ
１，φ２の駆動電圧を9V、ＶRを16Vに設定して
いる。なお、第１図では、出力バツフア用の増幅
器１１の電源も、リセツト電圧源１０を使用して
いる。 Further, in order to complete the reset operation, the reset voltage V R is changed to the drive signals φ 1 , φ
It is necessary to make the potential well of the reset output diffusion layer 6 the deepest at the time of reset. Therefore, usually φ
1 and φ2 are set to 9V, and V R is set to 16V. In FIG. 1, the reset voltage source 10 is also used as the power source for the output buffer amplifier 11.
以上の説明から明らかなように、従来のCCD
では、これを動作させるために、半導体基板外部
に、φ１，φ２の駆動電圧源と、これよりも高い
電圧を有するリセツト電圧源との２種類を設けな
ければならなかつた。そのために、従来のCCD
では、半導体基板外部の回路構成が複雑となり、
その結果、CCD全体も大形化し、かつコスト的
にも高価になるという欠点があつた。 As is clear from the above explanation, conventional CCD
In order to operate this, it was necessary to provide two types of driving voltage sources φ 1 and φ 2 and a reset voltage source having a higher voltage outside the semiconductor substrate. For this purpose, conventional CCD
In this case, the circuit configuration outside the semiconductor substrate becomes complicated.
As a result, the CCD as a whole had the disadvantage of becoming larger and more expensive.
本発明の目的は、上記した従来技術の欠点を除
去し、単一電源で動作するCCDを提供するにあ
る。 An object of the present invention is to eliminate the above-mentioned drawbacks of the prior art and provide a CCD that operates with a single power supply.
前記目的を達成するために、本発明では、電荷
転送部と、前記電荷転送部から信号電荷が転送さ
れる出力拡散層を有するFETと、駆動信号用電
源を所望値に昇圧する昇圧回路と、前記昇圧回路
の出力電圧を前記出力拡散層のリセツト電源とす
る手段と、そのしきい値電圧がほぼ前記リセツト
電源の電圧および前記駆動信号用電源の電圧の差
よりも小さくない値だけデプレツシヨンの方向へ
大きくされ、かつ前記出力拡散層およびそのゲー
ト電極が接続されたFETを有する出力バツフア
増幅器とを設けることとした。 In order to achieve the above object, the present invention includes a charge transfer section, an FET having an output diffusion layer to which signal charges are transferred from the charge transfer section, and a booster circuit that boosts a drive signal power source to a desired value; means for using the output voltage of the booster circuit as a reset power source for the output diffusion layer; and a means for using the output voltage of the booster circuit as a reset power source for the output diffusion layer; and an output buffer amplifier having an FET which is enlarged to a size 1 and has a FET connected to the output diffusion layer and its gate electrode.
以下、本発明の一実施例を第３図に示し、これ
について説明する。 An embodiment of the present invention is shown in FIG. 3 and will be described below.
同図において、１２は電圧ＶBを有する駆動信
号φ１，φ２用電源（以下、単に電源という）、
１３は駆動信号φ１，φ２の発生部（駆動信号発
生部）、１４は電源１２の電圧ＶBを昇圧し、リセ
ツト電圧ＶRを発生する昇圧回路、１６，１７は
CCDの出力バツフア増幅器（以下、単にバツフ
ア増幅器という）１５を構成するＰチヤネル
FET（以下、単にFETという）のソースおよび
ドレイン拡散層、１８は前記FETのゲート電
極、１９は前記FETのしきい値電圧制御用のイ
オン打込層、２０は前記バツフア増幅器１５を構
成する抵抗、２４は前記FETをＰチヤネルで構
成するためのＮ型ウエルを示す。なお、第１図と
同一個所および同等部分には同一符号を付してあ
る。 In the figure, 12 is a power source for drive signals φ 1 and φ 2 having a voltage V B (hereinafter simply referred to as a power source);
13 is a generator for driving signals φ 1 and φ 2 (drive signal generator); 14 is a booster circuit that boosts the voltage V B of the power supply 12 and generates a reset voltage VR ; 16 and 17 are booster circuits that generate a reset voltage VR;
P channel constituting the CCD output buffer amplifier (hereinafter simply referred to as buffer amplifier) 15
Source and drain diffusion layers of the FET (hereinafter simply referred to as FET); 18, the gate electrode of the FET; 19, an ion implantation layer for controlling the threshold voltage of the FET; 20, a resistor constituting the buffer amplifier 15; , 24 indicate an N-type well for configuring the FET with a P channel. Note that the same parts and parts as in FIG. 1 are given the same reference numerals.
本実施例では、電源１２の電圧ＶBを、駆動信
号発生部１３へ供給し、振幅がほぼＶBに等しい
駆動信号φ１，φ２を発生させている。また、本
実施例では、前記電源１２の電圧ＶBを、昇圧回
路１４へ供給し、そこで、リセツトに必要な電圧
ＶRまで昇圧し、この昇圧された電圧ＶRをリセツ
ト電源としてドレイン電極（ドレイン拡散層）７
へ供給している。その結果、出力拡散層６は、前
記リセツト電源によりリセツトされることとな
る。なお、この出力拡散層６は、その出力信号電
圧を、バツフア増幅器１５へ供給するために、ゲ
ート電極１８と接続されている。ここで、昇圧回
路１４を図面を用いて説明する。 In this embodiment, the voltage V B of the power supply 12 is supplied to the drive signal generating section 13 to generate drive signals φ 1 and φ 2 whose amplitudes are approximately equal to V B. Further, in this embodiment, the voltage V B of the power supply 12 is supplied to the booster circuit 14, where it is boosted up to the voltage VR required for reset, and this boosted voltage VR is used as the reset power source to connect the drain electrode ( drain diffusion layer)7
is supplied to. As a result, the output diffusion layer 6 is reset by the reset power supply. Note that this output diffusion layer 6 is connected to a gate electrode 18 in order to supply the output signal voltage to the buffer amplifier 15. Here, the booster circuit 14 will be explained using the drawings.
第４図は昇圧回路１４の一例を示す回路図であ
る。第４図において、１４１は昇圧用コンデン
サ、１４２，１４３は半導体で形成される第１お
よび第２の切り換えスイツチ（以下、単にスイツ
チという）、１４４は平滑用コンデンサを示す。
なお、１２は第３図と同様に、電圧ＶBの電源で
ある。 FIG. 4 is a circuit diagram showing an example of the booster circuit 14. In FIG. 4, 141 is a boosting capacitor, 142 and 143 are first and second changeover switches (hereinafter simply referred to as switches) formed of semiconductors, and 144 is a smoothing capacitor.
Note that 12 is a power source of voltage V B as in FIG. 3.
この回路における昇圧は、次のようにして行な
われる。まず、第１のスイツチ１４２を電源１２
側へ、また第２のスイツチ１４３をアース側にす
ると、昇圧用コンデンサ１４１へは、電圧ＶBの
電荷が蓄積される。次のタイミングで、第１のス
イツチ１４２を平滑用コンデンサ１４４側へ、ま
た第２のスイツチ１４３を電源１２側へ切り換え
ると、こんどは、前記昇圧用コンデンサ１４１の
電荷と、電源１２の電圧ＶBとが平滑用コンデン
サ１４４へ蓄積されることとなる。すなわち、こ
の回路では、上記動作を繰返すことによつて、平
滑用コンデンサ１４４へ、電源１２の電圧ＶBの
ほぼ２倍の電圧を蓄積し、これをリセツト電圧Ｖ
Rとして取り出しているのである。なお、第４図
の昇圧回路は、半導体基板１上に形成できること
は勿論である。 Boosting in this circuit is performed as follows. First, turn the first switch 142 on to the power supply 12.
When the second switch 143 is turned to the ground side and the second switch 143 is set to the ground side, charge of voltage V B is accumulated in the boosting capacitor 141. At the next timing, when the first switch 142 is switched to the smoothing capacitor 144 side and the second switch 143 is switched to the power supply 12 side, the electric charge of the step-up capacitor 141 and the voltage V B of the power supply 12 are changed. will be accumulated in the smoothing capacitor 144. That is, in this circuit, by repeating the above operation, a voltage approximately twice the voltage V B of the power supply 12 is accumulated in the smoothing capacitor 144, and this is applied to the reset voltage V
It is extracted as R. It goes without saying that the booster circuit shown in FIG. 4 can be formed on the semiconductor substrate 1.
また、第４図は、コンデンサ２個、スイツチ２
個による倍電圧昇圧回路であるが、さらにスイツ
チおよびコンデンサを組み合わせて、３倍圧、４
倍圧回路とするもでき、この場合にも、半導体基
板１上に形成できることは勿論である。さらにま
た、昇圧された電圧ＶRを、ＶBの２倍、３倍の値
からずらす（減少させる）必要がある場合には、
平滑コンデンサ１４４の電荷を、抵抗、トランジ
スタなどで漏洩させれば達成することができる。 In addition, Figure 4 shows two capacitors and two switches.
Although this is a voltage doubler booster circuit based on individual units, it is also possible to combine switches and capacitors to triple and quadruple voltage.
It is also possible to use a voltage doubler circuit, and in this case as well, it goes without saying that it can be formed on the semiconductor substrate 1. Furthermore, if it is necessary to shift (reduce) the boosted voltage VR from a value that is twice or three times VB ,
This can be achieved by leaking the charge of the smoothing capacitor 144 using a resistor, a transistor, or the like.
また、昇圧回路１４の他の例としては、第５図
に示すようなインダクタンス１４５、半導体スイ
ツチ１４６、ダイオード１４７および平滑用コン
デンサ１４４からなる回路が考えられる。この回
路では、半導体スイツチ１４６を、繰返しオン−
オフ動作させれば、電源１２の電圧ＶBの倍電圧
を得られることは明白である。ただし、この回路
では、インダクタンス１４５が、半導体基板１へ
の集積化が困難なために、第４図の回路例に比べ
やや外部の回路が増加する不都合がある。 Further, as another example of the booster circuit 14, a circuit including an inductance 145, a semiconductor switch 146, a diode 147, and a smoothing capacitor 144 as shown in FIG. 5 can be considered. In this circuit, semiconductor switch 146 is repeatedly turned on and off.
It is clear that by turning off the voltage VB of the power supply 12, the voltage can be doubled. However, in this circuit, since it is difficult to integrate the inductance 145 onto the semiconductor substrate 1, there is a disadvantage that the number of external circuits is slightly increased compared to the circuit example shown in FIG.
次に、バツフア増幅器の入出力電圧特性を、第
６図に示し、バツフア増幅器１５について説明す
る。 Next, the input/output voltage characteristics of the buffer amplifier are shown in FIG. 6, and the buffer amplifier 15 will be explained.
従来のバツフア増幅器では、FETのソース拡
散層（ソース電極）１６の電圧、つまり、電源電
圧を電源１２の電圧ＶBとすると、入力電圧がこ
の電圧ＶB付近以上では出力は飽和する。ところ
で、昇圧回路１４で昇圧された電圧ＶRをリセツ
ト電源としてドレイン拡散層７に供給すると、出
力拡散層６は電圧ＶRによりリセツトされること
となる。したがつて、出力拡散層６の電圧、すな
わち、バツフア増幅器の入力電圧は第６図から明
らかな様に電圧（ＶR−e0）となり、電圧ＶB以上
となるから、正常な出力電圧は得られないことと
なる。 In a conventional buffer amplifier, when the voltage of the source diffusion layer (source electrode) 16 of the FET, that is, the power supply voltage, is the voltage V B of the power supply 12, the output is saturated when the input voltage is around this voltage V B or higher. By the way, when the voltage VR boosted by the booster circuit 14 is supplied to the drain diffusion layer 7 as a reset power supply, the output diffusion layer 6 is reset by the voltage VR . Therefore, as is clear from FIG. 6, the voltage of the output diffusion layer 6, that is, the input voltage of the buffer amplifier becomes the voltage (V R −e 0 ), which is higher than the voltage V B , so the normal output voltage is You will not be able to obtain it.
そこで、正常な出力電圧を得るには、例えば、
前記電源電圧を、リセツト電圧ＶRまで大きくす
ることが考えられ、前記電源として、昇圧回路１
４で昇圧された電圧ＶRを使用することが考えら
れる。しかし、バツフア増幅器は、一般に、数10
〜数100μＡの電流を必要とするので、前記のよ
うな場合では、昇圧回路１４のスイツチおよびコ
ンデンサなどが大形化し半導体基板１上に集積化
するのが困難となる不都合がある。 Therefore, in order to obtain a normal output voltage, for example,
It is conceivable to increase the power supply voltage to the reset voltage VR , and the booster circuit 1 is used as the power supply.
It is conceivable to use the voltage V R boosted by Step 4. However, buffer amplifiers generally have a number of
Since a current of up to several hundred microamperes is required, in the above case, the switch and capacitor of the booster circuit 14 become large, making it difficult to integrate them on the semiconductor substrate 1.
そこで、本実施例では、電源電圧より大きい入
力電圧でも正常にバツフア増幅器１５を動作させ
るため、前記バツフア増幅器１５を構成する
FETのしきい値電圧ＶTHを、デプレツシヨンの
方向へ大きくするように、第３図に示す通り、前
記Ｐ型FETに、イオン打込層１９を設けること
とした。なお、前記デプレツシヨンの大きさは、
昇圧回路１４で昇圧されたリセツト用電圧ＶR
と、電源１２の電圧ＶBとの差より小さくない値
でなければならない。なぜなら、Ｐ型FETにお
いては、ソース電圧よりも大きなゲート電圧がゲ
ートに印加された状態でドレイン電流を流すため
には、前記ソース・ゲート間電圧よりも大きな値
のデプレツシヨン方向のしきい値電圧を有するこ
とが必要であるからである。 Therefore, in this embodiment, in order to operate the buffer amplifier 15 normally even with an input voltage higher than the power supply voltage, the buffer amplifier 15 is configured.
In order to increase the threshold voltage V TH of the FET in the direction of depletion, an ion implantation layer 19 was provided in the P-type FET as shown in FIG. 3. Note that the magnitude of the depression is
Reset voltage V R boosted by booster circuit 14
and the voltage V B of the power supply 12. This is because in a P-type FET, in order to cause drain current to flow when a gate voltage greater than the source voltage is applied to the gate, the threshold voltage in the depletion direction must be greater than the source-gate voltage. This is because it is necessary to have it.
以上のように、イオン打込層１９を設けたこと
により、本実施例のバツフア増幅器１５の入出力
電圧特性は、第６図の曲線ｂに示すようになる。
すなわち、電源１２の電圧ＶBより大きな入力電
圧でも、正常に出力電圧を出せることとなる。そ
のために、バツフア増幅器１５は電源１２から供
給を受けることができ、昇圧回路１４から電源を
取る必要がなくなる。その結果、昇圧回路１４
は、リセツト電源のみに使用すればよいので、半
導体基板１上に集積することが可能となる。 As described above, by providing the ion implantation layer 19, the input/output voltage characteristics of the buffer amplifier 15 of this embodiment become as shown by the curve b in FIG. 6.
That is, even if the input voltage is higher than the voltage V B of the power supply 12, the output voltage can be output normally. Therefore, the buffer amplifier 15 can receive power from the power supply 12, and there is no need to take power from the booster circuit 14. As a result, the booster circuit 14
need only be used as a reset power supply, so it can be integrated on the semiconductor substrate 1.
なお、しきい値電圧ＶTHをデプレツシヨンの方
向へ大きくするイオン打込層１９は、前述した転
送井戸を設けるためのＰ型イオン打込層３と同じ
工程で形成するようにすれば、容易に形成するこ
とができる。また、本実施例では、バツフア増幅
器１５を、FETおよび抵抗を、それぞれ１個用
いた構成としたが、差動増幅器の構成にても差し
支えない。 Note that the ion implantation layer 19 for increasing the threshold voltage V TH in the depletion direction can be easily formed by forming it in the same process as the P-type ion implantation layer 3 for providing the transfer well described above. can be formed. Further, in this embodiment, the buffer amplifier 15 is configured to use one FET and one resistor, but it may also be configured as a differential amplifier.
以上の説明から明らかなように、本発明によれ
ば、単一の電源でCCDを動作させることができ
るとともに、同一の半導体基板上に、リセツト電
圧発生用の昇圧回路およびバツフア増幅器を形成
することができ、その結果、半導体基板外部の回
路構成が簡単となり、CCD全体を小形化できる
効果がある。 As is clear from the above description, according to the present invention, a CCD can be operated with a single power supply, and a booster circuit for generating a reset voltage and a buffer amplifier can be formed on the same semiconductor substrate. As a result, the circuit configuration outside the semiconductor substrate is simplified, and the entire CCD can be made smaller.
また、コスト的にも、単一電源にしたことなど
により、安価となつた。 In addition, the cost is also lower due to the use of a single power source.
第１図は従来のCCDを説明するためのCCDの
出力部の一例を示す一部断面図、第２図は第１図
の出力拡散層６の出力電圧の一例を示す波形図、
第３図は本発明のCCDを説明するためのCCDの
出力部の一実施例を示す一部断面図、第４図は第
３図の昇圧回路１４の一例を示す回路図、第５図
は昇圧回路１４の他の例を示す回路図、第６図は
バツフア増幅器の入出力電圧特性の一例を示す特
性図である。
６……出力拡散層、１２……電源、１４……昇
圧回路、１５……バツフア増幅器、１６……ソー
ス拡散層、１７……ドレイン拡散層、１８……ゲ
ート電極、１９……イオン打込層。
FIG. 1 is a partial cross-sectional view showing an example of the output section of a CCD for explaining a conventional CCD, and FIG. 2 is a waveform diagram showing an example of the output voltage of the output diffusion layer 6 of FIG. 1.
FIG. 3 is a partial sectional view showing an example of the output section of the CCD for explaining the CCD of the present invention, FIG. 4 is a circuit diagram showing an example of the booster circuit 14 of FIG. 3, and FIG. FIG. 6 is a circuit diagram showing another example of the booster circuit 14, and a characteristic diagram showing an example of the input/output voltage characteristics of the buffer amplifier. 6... Output diffusion layer, 12... Power supply, 14... Boost circuit, 15... Buffer amplifier, 16... Source diffusion layer, 17... Drain diffusion layer, 18... Gate electrode, 19... Ion implantation layer.
Claims (1)
が転送される出力拡散層を有するリセツト用
FETと、前記電荷転送部と同一半導体基板上に
集積化され、駆動信号用電源を所望値に昇圧する
昇圧回路と、前記昇圧回路の出力電圧を前記出力
拡散層のリセツト電源とする手段と、そのしきい
値電圧が前記リセツト電源の電圧と前記駆動信号
用電源の電圧の差よりも小さくない値だけデプレ
ツシヨンの方向へ大きくされ、かつ前記出力拡散
層にそのゲート電極が接続されたFETとを有す
るバツフア増幅器とから構成されたことを特徴と
する電荷転送装置。1 A reset circuit having a charge transfer section and an output diffusion layer to which signal charges are transferred from the charge transfer section.
an FET, a booster circuit that is integrated on the same semiconductor substrate as the charge transfer section and boosts the drive signal power source to a desired value, and means for using the output voltage of the booster circuit as a reset power source for the output diffusion layer; an FET whose threshold voltage is increased in the depletion direction by a value not smaller than the difference between the voltage of the reset power supply and the voltage of the drive signal power supply, and whose gate electrode is connected to the output diffusion layer; 1. A charge transfer device comprising: a buffer amplifier having a buffer amplifier;
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11975782A JPS5911679A (en) | 1982-07-12 | 1982-07-12 | Charge transfer device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11975782A JPS5911679A (en) | 1982-07-12 | 1982-07-12 | Charge transfer device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5911679A JPS5911679A (en) | 1984-01-21 |
| JPS6251507B2 true JPS6251507B2 (en) | 1987-10-30 |
Family
ID=14769409
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11975782A Granted JPS5911679A (en) | 1982-07-12 | 1982-07-12 | Charge transfer device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5911679A (en) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59132668A (en) * | 1983-01-19 | 1984-07-30 | Toshiba Corp | Output device of charge transfer element |
| JP2844589B2 (en) * | 1984-12-21 | 1999-01-06 | 日本電気株式会社 | Audio signal encoding method and apparatus |
-
1982
- 1982-07-12 JP JP11975782A patent/JPS5911679A/en active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5911679A (en) | 1984-01-21 |
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