JPS6251007A - 複合ゲ−トジエネレ−タ - Google Patents

複合ゲ−トジエネレ−タ

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JPS6251007A
JPS6251007A JP61134719A JP13471986A JPS6251007A JP S6251007 A JPS6251007 A JP S6251007A JP 61134719 A JP61134719 A JP 61134719A JP 13471986 A JP13471986 A JP 13471986A JP S6251007 A JPS6251007 A JP S6251007A
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JP
Japan
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signal
gate generator
generator circuit
circuit
differentiating
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JP61134719A
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English (en)
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ロバート　エル　クローク
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Priam Corp
Original Assignee
Priam Corp
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Publication date
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    • B65—CONVEYING; PACKING; STORING; HANDLING THIN OR FILAMENTARY MATERIAL
    • B65B—MACHINES, APPARATUS OR DEVICES FOR, OR METHODS OF, PACKAGING ARTICLES OR MATERIALS; UNPACKING
    • B65B13/00—Bundling articles
    • B65B13/18—Details of, or auxiliary devices used in, bundling machines or bundling tools
    • B65B13/22—Means for controlling tension of binding means
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K5/153—Arrangements in which a pulse is delivered at the instant when a predetermined characteristic of an input signal is present or at a fixed time interval after this instant
    • H03K5/1532—Peak detectors
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R29/00—Arrangements for measuring or indicating electric quantities not covered by groups G01R19/00 - G01R27/00
    • G01R29/02—Measuring characteristics of individual pulses, e.g. deviation from pulse flatness, rise time or duration

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  • Nonlinear Science (AREA)
  • General Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Mechanical Engineering (AREA)
  • Digital Magnetic Recording (AREA)
  • Manipulation Of Pulses (AREA)
  • Package Closures (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は、ゲートジェネレータ回路に係り。
特に、有効なデータ信号を検出するための読み出し回路
に係る。
従来の技術 例えば、ディスク駆動装置に使用されるようなデータ読
み出しシステムにおいては、高密度の記憶を得るために
記録中にデータビットが記憶媒体に好ましくは密接に詰
め込まれている。記録されたデータ信号を検出するため
の従来の解決策では、割り当てられた時間セル即ち位置
内に現われるデータビットのピークが感知される。然し
乍ら、記録された信号の読み出し検出中には、とりわけ
ノイズや干渉や欠落等によってエラーが発生する。
特に、記録ビットが密接に詰め込まれている時や有効信
号を確認するための時間セルが比較的狭い時にはこのよ
うになる。
この形式の実質上全てのピーク位置検出システムでは、
ピークをゼロ交差に変換するために読み出し信号が微分
される。この微分された信号は、ゼロ交差検出器として
働く電圧比較器へ送られ、その入力信号がゼロを通る時
に鋭い遷移がその出力に形成される。
発明が解決しようとする問題点 この種のゼロ交差検出器に伴う１つの問題点は、入力信
号がピークとピークとの間の基線に復帰した場合に、微
分された信号がゼロに復帰することである。然し乍ら、
入力信号は微分されているから、その基線には著しいノ
イズが存在する。
このノイズにより、入力信号の有効ピークから得られた
ものではない多数の余計なゼロ交差が生じる。
例えば、磁気媒体に記憶されたデータビットを感知する
読み出しシステムでは、ゼロ交差データ信号を有効化す
るために入力信号の振幅スレッシュホールド検出がしば
しば使用されている。この振幅スレッシュホールド検出
は、微分した入力信号を処理するか又はスレッシュホー
ルド検出器の入力に微分しない信号を使用することによ
って行われている。微分しない信号にスレッシュホール
ドを適用する場合、ピークとピークとの間隔が広い信号
であれば充分に機能し、記号間の干渉は非常に僅かであ
る。然し乍ら、データビットの間隔が狭く、且つ記号間
の干渉が大きい場合には。
微分しない信号の密接間隔のピークの振幅によりスレッ
シュホールド検出器が信号振幅の僅かな変化も感じとっ
てしまう。
これに対し、微分された信号に記号間干渉が生じた場合
には、干渉点の振幅が増大し、従って、微分された信号
をスレッシュホールド検出器に加えると、間隔の狭いデ
ータビットに対する性能が改善される。然し、特に、パ
ルスの形状が先鋭でなく１例えば、磁気記録媒体の欠陥
によって幾つかのパルスに不所望な肩部がみられる場合
には、分離したデータビットを定質化する上で問題が生
じる。
問題点を解決するための手段 本発明の目的は、高密度の記録データビットを検出する
改良された回路及び方法を堤供することである。
本発明によれば、ゲートジェネレータ回路は、別々のチ
ャンネルに並列に接続された複数のスレッシュホールド
比較器を用いている。入力データ信号は、フィルタ及び
遅延回路網に通される。フィルタされた信号は、微分さ
れずに第１のスレッシュホールド比較器に送られると共
に、微分された後に第２のスレッシュホールド比較器に
送られる。これらスレッシュホールド比較器の出力は。
微分された信号から導出された検出されたゼロ交差と共
に、出力読み取り信号を有効化する論理回路へ供給され
る。
実施例 以下、添付図面を参照して、本発明の詳細な説明する。
第１図を参照すれば、アナログ読み取りデータ信号は自
動利得制御制御（ＡＧＣ）増幅器１０の入力に送られ、
この増幅器１０は、入力信号を固定基準振幅まで増幅す
る。増幅された信号は、高周波ノイズを除去するローパ
スフィルタ１２に送られる。フィルタされた信号は、ロ
ーパスフィルタ及び遅延回路を含む回路網１４と、微分
回路１８とに送られる。微分されず且つ遅延された信号
（第３図Ｃ）は、第２の微分回路１６に供給され、微分
され且つ遅延された出力（第３図ａ）は、ゼロ交差検出
器２２へ送られる。この検出器２２は、遅延され且つ微
分された信号がゼロに交差するたびに遷移（第３図ｂ）
を形成する。微分回路１６及びゼロ交差検出器２２は、
タイミングチャンネルの一部である。
微分されず且つ遅延された信号（第３図Ｃ）は、スレッ
シュホールド比較器２０にも送られる。
この比較器２０は、正及び負の両方の入力を所定のスレ
ッシュホールド電圧と比較し、微分されず且つ遅延され
た信号の正及び負のピークを各々表わす２つの別々の出
力Ｃ１及びＣ２（第３図ｄ）を発生する。
微分回路１８からの微分され且つ遅延されていない出力
信号（第３図ｅ）は、スレッシュホールド比較器２４に
送られる。この比較器２４は、正及び負の両方の入力を
第２の所定スレッシュホールド電圧と比較し、微分され
且つ遅延されていない信号の正及び負のピークを各々表
わす２つの別の出力信号Ｃ３及びＣ４（第３図ｆ）を発
生する。
スレッシホールド比較器２０．微分回路１８及びスレッ
シュホールド比較器２４は、ゲートジェネレータチャン
ネルを形成する。
ゼロ交差検出器２２、スレッシュホールド比較器２０及
びスレッシュホールド比較器２４からの出力信号は、有
効なデータ信号のみを出力利用回路に通す有効化論理回
路２６に供給される。
第２図は第１図のブロック回路の部品を詳細に示した回
路図であり、ＡＧＣ増幅器１０は、正及び負のアナログ
信号を受け取り、これらは増幅器２８の入力に送り込ま
れる。この増幅器２８はローパスフィルタ１２及びＡＧ
Ｃ制御回路１１を含むフィードバックループによって制
御される。
増幅器２８からの増幅された信号は、ＲＣ回路３８によ
って接続されたトランジスタ３４及び３６に送られる。
トランジスタ３４及び３６は、梯回路網を形成するＬＣ
部分４４及び４６に各々接続されている。梯回路網を通
過する増幅された信号は、差動接続されたエミッタフォ
ロアトランジスタ５２及び５４によって受け取られ、次
いで、典型的なＡＧＣ制御回路１１に送られる。このＡ
ＧＣ制御回路１１には、正のピーク保持回路として機能
するようにＮＰＮ）−ランジスタ５３及び５５によって
接続されたピーク保持キャパシタ８６と、増幅器５９と
が含まれている。この増幅器５９の出力は、電界効果ト
ランジスタ３０とダイオード５７とに接続されている。
該ダイオードの目的は、増幅器５９の出力が負に揺動し
て電界効果トランジスタ３０のゲートを不所望に順方向
にバイアスするのを防止することである。
フィルタ１２からのフィルタされた信号は。
ローパスフィルタ／遅延回路網１４と、微分回路１８と
に送られる。ローパスフィルタ／遅延回路網１４は、Ｌ
Ｃ部分５６及び５８を有する槌目路網と、スレッシュホ
ールド検出器の負荷とゼロ交差検出器の負荷を分離する
ためのエミッタフォロアトランジスタ６１及び６３とを
含んでいる。微分回路１８は、４個の抵抗６７に各々接
続された４個のキャパシタ６５を含んでおり、比較回路
７０及び７２によって形成されたスレッシュホールド比
較器２４と共にゲート信号発生器の一部分として働く。
遅延されず且つ微分された信号は、論理回路２６によっ
て信号の有効性を定質化するために比較回路７０及び７
２によって比較される。
トランジスタ６１及び６３の出力に現われるフィルタさ
れた遅延信号は、キャパシタ７４及び７６によって形成
された微分回路１６に供給される。これらのキャパシタ
は、抵抗７８及び８ｏを含む接地抵抗回路網に接続され
たている。微分され且つ遅延された信号は、ゼロ交差検
出器２２によって処理され、このゼロ交差検出器は、信
号をデジタル形式に変換し、変換された信号は、論理回
路２６に送られる。ゼロ交差信号の有効な遷移（第３図
ｂ）は、スレッシュホールド比較器２０からの正パルス
Ｃ１（負の遷移のための）か又はＣ２（正の遷移のため
の）の中心とはゾ時間的に一致すると共に、微分されず
且つ遅延された信号の経路と微分され且つ遅延された信
号の経路にフィルタ／遅延回路網１４によって遅延が生
じるために、スレッシュホールド比較器２４からの正の
パルスＣ４又はＣ３の中心とも各々はゾ時間的に一致す
る。
フィルタされ且つ遅延された信号は、比較器９０及び９
２で構成されたスレッシュホールド比較器２ｏに送られ
る。この比較器２０は、正及び負に向かう微分されてい
ないピークを固定のスレッシュホールドと比較する。微
分されていないピークは、ＡＧＣ回路によって処理され
た後の標準振幅のものである。比較器７０及び７２は、
正と負のピークから得られた微分された信号を第２の固
定スレッシュホールドと比較する。比較器９０及び比較
器７２からの出力はＯＲゲート９４に送られ、比較器７
０及び９２からの出力はＯＲゲート９６に供給される。
その結果、スレッシュホールドの交差が正しい極性を有
しているとすれば、微分されていない信号又は微分され
た信号或いはその両方がそのスレッシュホールドと交差
することによってゼロ交差信号が定質化される。ＯＲゲ
ート９４及び９６の存在により、スレッシュホールドレ
ベルを単一スレッシュホールドシステムに使用される値
よりも大きくすることができ、これにより、基線におけ
るノイズ裕度が得られる。
有効化論理回路２６は、フリップ−フロップ９８を含ん
でおり、これは、定質化されたゼロ交差は互いに逆の極
性でなければならないとするものである。これは、有効
なゼロ交差に近づきつつある微分された信号の第１０−
ブにより、無効ゼロ交差の定質化を排除できるようにす
る。微分された信号の第１０−ブは、その前のゼロ交差
の第２０−ブと同じ極性である。又、フリップフロップ
９８は、単一の定質化ゲートに応答した多数のゼロ交差
の有効化も排除する。
フリップ−フロップ９８は、その状態に基づいてＡＮＤ
ゲート１００又は１０２へ信号を供給する。ＡＮＤゲー
ト１００及び１０２は、ＯＲゲート９６又は９４からの
各々の信号によって作動可能とされる。ＡＮＤゲート１
００からの出力は、正のゼロ交差定質化信号であり、こ
れはフリップ−フロップ１０４に送られる。ＡＮＤゲー
ト１０２は、負のゼロ交差定質化信号をフリップ−フロ
ップ１０６へ送る。
ゼロ交差検出器２２の電圧比較器１１２からの出力信号
と、フリップ−フロップへ送られる定質化された正又は
負の信号とが同期された時に、フリップ−フロップ１０
４又は１０６からＯＲ論理ゲート１０８へ出力信号が送
られる。ＲＣタイミング回路である遅延線１１０は、出
力パルスを両フリップーフロップ１０４及び１０６のリ
セット端子へ返送し、出力パルスを標準長さに切断する
と共に、フリップ−フロップをそれらの初期状態にリセ
ットし、別の有効なゼロ交差に対して準備を整える。Ｏ
Ｒゲート９４．９６及び１０８は、部品数を節約すると
共にタイミングを改善するようにワイヤード・オアで実
施するのが好ましい。
効果 本発明の新規な回路により、各パルスの先縁の位相又は
位置及び時間が入力アナログ波形の有効ピークの発生時
間を表わすような一連のデジタル出力パルスが発生され
る。処理されている読み取り信号のピークを有効化する
ことにより、ノイズ及び欠落の除去を著しく改善する。
微分されない信号に加えて微分された信号をスレッシュ
ホールド検出器に送ることにより１間隔の狭いデータ信
号及び間隔の広いデータ信号に対する性能が改善される
。スレッシュホールド検出器を含む２つのチャンネルの
感度は互いに相補的なものであるから、間隔の狭い信号
ピークに対しても間隔の広い信号ピークに対しても低振
幅の信号に不当に敏感となることなく基線ノイズに対す
る付加的な余裕度を与えるように雨スレッシュホールド
の値を高くすることができる。
本発明は、ディスク駆動システムや磁気記録に限定され
るものではなく、アナログ波形を処理する他のシステム
にも適用できることに注意されたい。
【図面の簡単な説明】
第１図は、本発明による新規な回路のブロッ回路の詳細
な回路図、 第３図ａ−ｇは、第１図及び第２図の回路を通して処理
される信号に関連した一連の波形を爪形を示す図である
。 １０・・・自動利得制御増幅器 １２・・・ローパスフィルタ １４・・・フィルタ／遅延回路網 １６．１８・・・微分回路 ２０．２４・・・スレッシュホールド比較器２２・・・
ゼロ交差検出器 ２６・・・有効化論理回路 ｃ３　　　鳴　　　ｂ　　　　　Ｓｑｓ　　　　覧　　
　−１ミ２ミで輩−で） 手続補正書（方式） ％式％ ２発明のｇ　ｆｏｐ　　　　　？ｉｊ合ゲートジェ不レ
ーク３、卜ｉ１ｉ正をする者 事件との関係　　出哩人 名＋ｊｐ　　　　プライアｌ−コーポレーション４、代
理人

Claims (7)

    【特許請求の範囲】
  1. （１）読み出し信号の有効性を確認し、有効な読み出し
    信号を出力利用回路へ通すためのゲートジェネレータ回
    路において、 入力読み取り信号のソースと、 このソースに接続されていて、上記入力信号をフィルタ
    するための手段と、 第１チャンネルとを具備し、この第１チャンネルは、上
    記フィルタ手段に接続されていてフィルタされた信号を
    微分する第１の微分手段、及びこの微分手段に接続され
    ていて微分された信号を固定基準電圧と比較するための
    第１スレッシュホールド比較器を備えており、 更に、第２チャンネルを具備し、この第２チャンネルは
    、上記フィルタ手段に接続されていて微分されない信号
    を選択された固定基準電圧と比較するための第２スレッ
    シュホールド比較器を備えており、 更に、第３チャンネルを具備し、このチャンネルは、上
    記フィルタ手段に接続されていてフィルタされた信号を
    微分する第２の微分手段を備えており、 更に、上記第２の微分手段に接続されたゼロ交差検出器
    と、 上記３つのチャンネルの出力回路に接続されていて有効
    な読み出し信号のみを通すための論理回路とを具備した
    ことを特徴とするゲートジェネレータ回路。
  2. （２）読み取り信号の上記ソースに接続されていて上記
    読み取り入力信号を表示する手段を具備し、この表示手
    段は、上記第２及び第３のチャンネルに接続される特許
    請求の範囲第１項に記載のゲートジェネレータ回路。
  3. （３）上記第１のスレッシュホールド検出器は、遅延さ
    れず且つ微分された信号を第１の基準電圧と比較し、上
    記第２のスレッシュホールド比較器は、遅延され且つ微
    分されない信号を第２の基準電圧と比較する特許請求の
    範囲第２項に記載のゲートジェネレータ回路。
  4. （４）上記入力信号ソースと上記フィルタ手段との間に
    接続された利得制御増幅器を更に備えた特許請求の範囲
    第１項に記載のゲートジェネレータ回路。
  5. （５）上記利得制御増幅器の出力と入力に閉じたフィー
    ドバックループで接続された制御回路を備えた特許請求
    の範囲第４項に記載のゲートジェネレータ回路。
  6. （６）上記論理回路は、互いに逆極性の定質化されたゼ
    ロ交差信号を処理するためのフリップ−フロップ回路を
    備えている特許請求の範囲第１項に記載のゲートジェネ
    レータ回路。
  7. （７）上記論理回路は第１及び第２のフリップ−フロッ
    プを備え、第１のフリップ−フロップは正のゼロ交差信
    号を受け取りそして第２のフリップ−フロップは負のゼ
    ロ交差信号を受け取り、上記スレッシュホールド比較器
    から各々受け取った定質化された正及び負の信号を通す
    ように構成された特許請求の範囲第６項に記載のゲート
    ジェネレータ回路。
JP61134719A 1985-06-10 1986-06-10 複合ゲ−トジエネレ−タ Pending JPS6251007A (ja)

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KR870009394A KR880003811A (ko) 1985-06-10 1987-08-27 자동충전 포장기용 고주파 용착장치

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Application Number Priority Date Filing Date Title
US743037 1985-06-10
US06/743,037 US4697098A (en) 1985-06-10 1985-06-10 Composite gate generator circuit for detecting valid data signals

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JP (1) JPS6251007A (ja)
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