JPS6250999B2 - - Google Patents
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- JPS6250999B2 JPS6250999B2 JP54107201A JP10720179A JPS6250999B2 JP S6250999 B2 JPS6250999 B2 JP S6250999B2 JP 54107201 A JP54107201 A JP 54107201A JP 10720179 A JP10720179 A JP 10720179A JP S6250999 B2 JPS6250999 B2 JP S6250999B2
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- power supply
- input
- auxiliary power
- electronic circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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- 238000003780 insertion Methods 0.000 claims description 8
- 230000037431 insertion Effects 0.000 claims description 8
- 238000000034 method Methods 0.000 claims description 7
- 239000003990 capacitor Substances 0.000 description 10
- 230000002159 abnormal effect Effects 0.000 description 5
- 238000010586 diagram Methods 0.000 description 4
- 230000007257 malfunction Effects 0.000 description 4
- 230000000694 effects Effects 0.000 description 3
- 238000007796 conventional method Methods 0.000 description 2
- 230000005856 abnormality Effects 0.000 description 1
- 230000001052 transient effect Effects 0.000 description 1
Landscapes
- Printing Elements For Providing Electric Connections Between Printed Circuits (AREA)
- Direct Current Feeding And Distribution (AREA)
- Power Sources (AREA)
Description
【発明の詳細な説明】
本発明は、パツケージ異常時に操作電源を切ら
ずに異常パツケージを正常品と交換する電子回路
活栓挿抜方法に関する。
ずに異常パツケージを正常品と交換する電子回路
活栓挿抜方法に関する。
近年μ―cpuを適用した電子装置が各種の分野
へ広く応用されている。その中で工業計器部門に
おいても急速なμ―cpu化が進行しているが、一
部の回路の故障で一担μ―cpuの電源をオフしな
ければ故障回路の除去修復ができないという問題
があつた。この問題解決のため種々考案され、第
１図に示す如き方法が従来とられている。図にお
いて、電子回路をブロツク化し、それをプリント
パツケージ化した単位のもので、L1は論理回路
L2はL1の信号を共通のcpuBUSであるBUS1へ導
出するための入出力回路で端子T1を介してBUS1
に接続されている。S1は活栓挿抜時のスイツチで
活栓挿抜時にBUS1への影響をなくすためのも
の、１は電源コンデンサC1への突入電流防止
用リアクターである。V0V1端子は操作電源電圧
を印加する端子である。
へ広く応用されている。その中で工業計器部門に
おいても急速なμ―cpu化が進行しているが、一
部の回路の故障で一担μ―cpuの電源をオフしな
ければ故障回路の除去修復ができないという問題
があつた。この問題解決のため種々考案され、第
１図に示す如き方法が従来とられている。図にお
いて、電子回路をブロツク化し、それをプリント
パツケージ化した単位のもので、L1は論理回路
L2はL1の信号を共通のcpuBUSであるBUS1へ導
出するための入出力回路で端子T1を介してBUS1
に接続されている。S1は活栓挿抜時のスイツチで
活栓挿抜時にBUS1への影響をなくすためのも
の、１は電源コンデンサC1への突入電流防止
用リアクターである。V0V1端子は操作電源電圧
を印加する端子である。
いま、この回路が異常であることが判明する
と、まず、cpu側に本回路が異常であるから切離
す情報をオペレータがインプツトし、その後、ス
イツチS1をオフし、共通BUS1への影響をなく
し、本回路を活栓状態で抜き去る。次に正常で本
回路と同じパツケージを挿入するが、その場合
は、スイツチS1をオフして活栓状態で挿入する。
その場合、コンデンサC1への充電突入電流によ
り操作電圧全体を乱し、他の正常回路をも誤動作
させる危険を有している。そこでリアクター１
をもつて突入電流を防止している。
と、まず、cpu側に本回路が異常であるから切離
す情報をオペレータがインプツトし、その後、ス
イツチS1をオフし、共通BUS1への影響をなく
し、本回路を活栓状態で抜き去る。次に正常で本
回路と同じパツケージを挿入するが、その場合
は、スイツチS1をオフして活栓状態で挿入する。
その場合、コンデンサC1への充電突入電流によ
り操作電圧全体を乱し、他の正常回路をも誤動作
させる危険を有している。そこでリアクター１
をもつて突入電流を防止している。
したがつて、従来の方法によつたのでは、
回路によつてコンデンサC1の値がそれぞれ
異るため、各種のリアクター１を各種のパツ
ケージ毎に実験的に決定しなければならない。
異るため、各種のリアクター１を各種のパツ
ケージ毎に実験的に決定しなければならない。
コンデンサC1と、コンデンサC1への充電突
入電流を防止するために挿入するリアクター
１と共振を起す可能性があり、活栓挿抜時の過
渡的状態を充分検討してコンデンサC1とリア
クター１とによる共振を防止しなければなら
ない。
入電流を防止するために挿入するリアクター
１と共振を起す可能性があり、活栓挿抜時の過
渡的状態を充分検討してコンデンサC1とリア
クター１とによる共振を防止しなければなら
ない。
スイツチS1のオン・オフをオペレータが忘れ
る場合が多い。
る場合が多い。
といつた欠点を有していた。
本発明の目的は、パツケージ異常時にパツケー
ジ交換のための挿抜に際し操作電源を切らずに、
パツケージの正常回路を誤動作することのない電
子回路活栓挿抜方法を提供することにある。
ジ交換のための挿抜に際し操作電源を切らずに、
パツケージの正常回路を誤動作することのない電
子回路活栓挿抜方法を提供することにある。
本発明は、
論理回路L1、入出力回路L2の挿抜時の誤動
作をさけるには、挿抜時にも論理回路L1、入
出力回路L2へ操作電圧が印加されていればよ
い。
作をさけるには、挿抜時にも論理回路L1、入
出力回路L2へ操作電圧が印加されていればよ
い。
挿抜時に操作電圧を供給する補助電源が接続
されている間は、入出力回路L2は、スイツチ
回路S2により共通BUS1から自動的に切離され
ていなければならない。
されている間は、入出力回路L2は、スイツチ
回路S2により共通BUS1から自動的に切離され
ていなければならない。
挿抜時の補助電源は、正規の操作電源が印加
されている間は、スイツチ回路S2をオフする作
用だけで論理回路L1へは導入されないこと
（これは他のプリントパツケージPIへ導入され
るのを防止する）。
されている間は、スイツチ回路S2をオフする作
用だけで論理回路L1へは導入されないこと
（これは他のプリントパツケージPIへ導入され
るのを防止する）。
という点から、補助電源によりあらかじめ操作電
源を供給し、挿抜時のトランジエントをなくすと
同時に補助電源接続によつて入出力信号部を自動
的に切離すことにより他へ影響を及ぼさないよう
にしようというものである。
源を供給し、挿抜時のトランジエントをなくすと
同時に補助電源接続によつて入出力信号部を自動
的に切離すことにより他へ影響を及ぼさないよう
にしようというものである。
以下、本発明の実施例について説明する。
第２図には、本発明の一実施例が示されてい
る。
る。
図において、操作電圧導入端子V1には、コン
デンサC1、論理回路L1、入出力回路L2、が接続
されており、コンデンサC1の他端、論理回路L1
の他端は、それぞれ0V導入端子V0に接続されて
いる。また、入出力回路L2の他端は、スイツチ
回路S2を介して0V導入端子V0に接続されてい
る。前記操作電圧導入端子は、順方向に接続され
るダイオードD1を介して補助電源接続端子VB1に
接続されている。この補助電源接続端子VB1か
ら、スイツチ回路S2にオフ指令が入力されるよう
に構成されている。また、0V導入端子V0には、
補助電源接続端子VB0が接続されている。この補
助電源接続端子VB1，VB0に補助電源B1が接続さ
れており、この補助電源B1は着脱自在に接続さ
れている。
デンサC1、論理回路L1、入出力回路L2、が接続
されており、コンデンサC1の他端、論理回路L1
の他端は、それぞれ0V導入端子V0に接続されて
いる。また、入出力回路L2の他端は、スイツチ
回路S2を介して0V導入端子V0に接続されてい
る。前記操作電圧導入端子は、順方向に接続され
るダイオードD1を介して補助電源接続端子VB1に
接続されている。この補助電源接続端子VB1か
ら、スイツチ回路S2にオフ指令が入力されるよう
に構成されている。また、0V導入端子V0には、
補助電源接続端子VB0が接続されている。この補
助電源接続端子VB1，VB0に補助電源B1が接続さ
れており、この補助電源B1は着脱自在に接続さ
れている。
また、入出力回路L2は、入出力端子Tiに接続
されており、この入出力端子T1から図示しない
cpuの共通BUSであるBUS1に接続されている。
されており、この入出力端子T1から図示しない
cpuの共通BUSであるBUS1に接続されている。
第３図には、前記スイツチ回路S2の詳細回路図
が示されている。
が示されている。
図において、入出力回路L2には、トランジス
タQ1のコレクタが接続されており、このトラン
ジスタQ1のエミツタは、補助電源接続端子VB0に
接続されており、ベースはトランジスタQ2のコ
レクタに接続されている。また、トランジスタ
Q2のコレクタには、抵抗R1を介してダイオード
D1のカソードが接続されている。このトランジ
スタQ2のエミツタは補助電源接続端子VB0に接続
されており、ベースは、抵抗R2を介して補助電
源接続端子VB1に接続されている。
タQ1のコレクタが接続されており、このトラン
ジスタQ1のエミツタは、補助電源接続端子VB0に
接続されており、ベースはトランジスタQ2のコ
レクタに接続されている。また、トランジスタ
Q2のコレクタには、抵抗R1を介してダイオード
D1のカソードが接続されている。このトランジ
スタQ2のエミツタは補助電源接続端子VB0に接続
されており、ベースは、抵抗R2を介して補助電
源接続端子VB1に接続されている。
このような構成において、まず、補助電源B1
の値vb1は、操作電源v1に対して v1≧vb1≧4.5〔Ｖ〕 ……(1) なる関係を満足することを条件とすると、補助電
源電圧vb1と操作電源電圧v1の最悪条件は v1＝vb1 ……(2) であり、 v1＝vb1−vd1 ……(3) 但し：vd1…ダイオードD1の両端の電圧 となり、操作電源電圧v1が印加されている間は補
助電源電圧vb1からダイオードD1を介して操作電
源として論理回路L1に作用することはない。
の値vb1は、操作電源v1に対して v1≧vb1≧4.5〔Ｖ〕 ……(1) なる関係を満足することを条件とすると、補助電
源電圧vb1と操作電源電圧v1の最悪条件は v1＝vb1 ……(2) であり、 v1＝vb1−vd1 ……(3) 但し：vd1…ダイオードD1の両端の電圧 となり、操作電源電圧v1が印加されている間は補
助電源電圧vb1からダイオードD1を介して操作電
源として論理回路L1に作用することはない。
この状態においては抵抗R2を介してトランジ
スタQ2のベースへ補助電源B1の電圧vb1が印加さ
れるためトランジスタQ2はオンし、トランジス
タQ1はオフとなり、入出力回路L2の電源を切つ
て、活栓挿抜時の入出力回路L2を介しての共通
BUSであるBUS1への影響をなくす作用をする。
一担、プリントパツケージPI1の抜き作業に入る
と、一般にプリントパツケージPI1はコネクタで
接続されるため操作電圧v1はオン・オフを繰返し
ながらオフ状態となり、補助電源電圧vb1はそれ
に対応して論理回路L1、入出力回路L2の操作電
源として作用する。
スタQ2のベースへ補助電源B1の電圧vb1が印加さ
れるためトランジスタQ2はオンし、トランジス
タQ1はオフとなり、入出力回路L2の電源を切つ
て、活栓挿抜時の入出力回路L2を介しての共通
BUSであるBUS1への影響をなくす作用をする。
一担、プリントパツケージPI1の抜き作業に入る
と、一般にプリントパツケージPI1はコネクタで
接続されるため操作電圧v1はオン・オフを繰返し
ながらオフ状態となり、補助電源電圧vb1はそれ
に対応して論理回路L1、入出力回路L2の操作電
源として作用する。
これに対し、プリントパツケージPI1を挿入す
る場合は、操作電圧v1と補助電圧vb1との最悪条
件として、論理回路L1、入出力回路L2への補助
電圧vb1からの印加値は、ダイオードD1の両端電
圧vb1≒0.5〔Ｖ〕から 4.5〔Ｖ〕−vd1≒４〔Ｖ〕 ……(4) となり、一般のICの回路の操作電圧５〔Ｖ〕に
対し１〔Ｖ〕の差となるが、この状態で論理回路
L1、入出力回路L2が誤動作することはない。更
に、コンデンサC1は４〔Ｖ〕に充電されている
ため、従来の方法の如く、操作電圧V1印加時の
突入電流はほとんど無視され、他の回路への影響
は全くない。
る場合は、操作電圧v1と補助電圧vb1との最悪条
件として、論理回路L1、入出力回路L2への補助
電圧vb1からの印加値は、ダイオードD1の両端電
圧vb1≒0.5〔Ｖ〕から 4.5〔Ｖ〕−vd1≒４〔Ｖ〕 ……(4) となり、一般のICの回路の操作電圧５〔Ｖ〕に
対し１〔Ｖ〕の差となるが、この状態で論理回路
L1、入出力回路L2が誤動作することはない。更
に、コンデンサC1は４〔Ｖ〕に充電されている
ため、従来の方法の如く、操作電圧V1印加時の
突入電流はほとんど無視され、他の回路への影響
は全くない。
したがつて、本実施例によれば、プリントパツ
ケージを抜く場合に突入電流を防止することがで
き、挿入するときには、他の回路へ影響を与える
ことが全くない。
ケージを抜く場合に突入電流を防止することがで
き、挿入するときには、他の回路へ影響を与える
ことが全くない。
以上説明したように本発明によれば、パツケー
ジ異常時にパツケージ交換のための挿抜に際し、
操作電源を切らずに行なうことができ、パツケー
ジの正常回路が誤動作することがない。
ジ異常時にパツケージ交換のための挿抜に際し、
操作電源を切らずに行なうことができ、パツケー
ジの正常回路が誤動作することがない。
第１図は従来の電子回路活栓挿抜方法を示す回
路構成図、第２図は、本発明の一実施例を示す回
路図、第３図は第２図図示実施例のスイツチ回路
の具体的回路図である。 D1……ダイオード、S2……スイツチ回路、
R1，R2……抵抗、Q1，Q2……トランジスタ、B1
……補助電源、VB1，VB0……補助電源接続端
子。
路構成図、第２図は、本発明の一実施例を示す回
路図、第３図は第２図図示実施例のスイツチ回路
の具体的回路図である。 D1……ダイオード、S2……スイツチ回路、
R1，R2……抵抗、Q1，Q2……トランジスタ、B1
……補助電源、VB1，VB0……補助電源接続端
子。
Claims (1)
- 【特許請求の範囲】 １ 操作電源に接続され操作電圧が印加される端
子を有し、該端子からの操作電圧により作動する
CPUとの入出力回路および該入出回路に接続さ
れる論理回路とをプリントパツケージ化した電子
回路に、前記操作電源電圧に略等しいかより低い
電圧を有する補助電源をダイオードを介して接続
した状態において前記操作電源より前記電子回路
を抜きとり、改めて前記電子回路を前記操作電源
に挿入する際、前記補助電源を前記ダイオードを
介して前記電子回路に接続した状態において前記
電子回路を挿入することを特徴とする電子回路活
栓挿抜方法。 ２ 特許請求の範囲第１項記載の電子回路活栓挿
抜方法において、前記補助電源を前記電子回路に
接続することにより、前記入出力回路を前記操作
電源よりオフ状態にすることを特徴とする電子回
路活栓挿抜方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10720179A JPS5632786A (en) | 1979-08-24 | 1979-08-24 | Method of detaching and attaching active plug for electronic circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10720179A JPS5632786A (en) | 1979-08-24 | 1979-08-24 | Method of detaching and attaching active plug for electronic circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5632786A JPS5632786A (en) | 1981-04-02 |
| JPS6250999B2 true JPS6250999B2 (ja) | 1987-10-28 |
Family
ID=14453038
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10720179A Granted JPS5632786A (en) | 1979-08-24 | 1979-08-24 | Method of detaching and attaching active plug for electronic circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5632786A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS644272U (ja) * | 1987-06-29 | 1989-01-11 | ||
| JPH03127565U (ja) * | 1990-04-09 | 1991-12-24 | ||
| JPH0541006Y2 (ja) * | 1987-12-03 | 1993-10-18 |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61168048A (ja) * | 1985-01-21 | 1986-07-29 | Mitsubishi Electric Corp | 活線接続回路 |
| JPH0620182Y2 (ja) * | 1989-05-11 | 1994-05-25 | 株式会社ピーエフユー | 電源状態保持回路 |
| JPH0644208B2 (ja) * | 1990-11-20 | 1994-06-08 | 株式会社ピーエフユー | 活性挿抜制御方式 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5212460A (en) * | 1975-07-21 | 1977-01-31 | Nippon System Kogyo Kk | Electronic circuit substrate disposable removably in onnline state |
-
1979
- 1979-08-24 JP JP10720179A patent/JPS5632786A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5212460A (en) * | 1975-07-21 | 1977-01-31 | Nippon System Kogyo Kk | Electronic circuit substrate disposable removably in onnline state |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS644272U (ja) * | 1987-06-29 | 1989-01-11 | ||
| JPH0541006Y2 (ja) * | 1987-12-03 | 1993-10-18 | ||
| JPH03127565U (ja) * | 1990-04-09 | 1991-12-24 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5632786A (en) | 1981-04-02 |
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