JPS6250313B2 - - Google Patents
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- JPS6250313B2 JPS6250313B2 JP8262780A JP8262780A JPS6250313B2 JP S6250313 B2 JPS6250313 B2 JP S6250313B2 JP 8262780 A JP8262780 A JP 8262780A JP 8262780 A JP8262780 A JP 8262780A JP S6250313 B2 JPS6250313 B2 JP S6250313B2
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Description
【発明の詳細な説明】
本発明は複数個の発熱素子を一直線上に配列し
たヘツド上に、前記発熱素子の駆動回路とシフト
レジスタとを有するシリコンチツプを実装するサ
ーマルヘツドに関するものである。DETAILED DESCRIPTION OF THE INVENTION The present invention relates to a thermal head in which a silicon chip having a driving circuit for the heating elements and a shift register is mounted on the head in which a plurality of heating elements are arranged in a straight line.
従来のサーマルヘツドは、例えば32ドツトを1
ブロツクとして複数個のブロツクに分け、ブロツ
ク単位で順次駆動しているため、記録速度が遅い
という欠点があつた。 Conventional thermal heads, for example, have 32 dots in one
Since the blocks are divided into a plurality of blocks and each block is sequentially driven, the recording speed is slow.
そこで、高速記録の可能なサーマルヘツドの1
つとして、最近シフトレジスタと発熱素子の駆動
回路とを内蔵したシリコンチツプを発熱素子と同
一ヘツド上にフイルムキヤリアを利用して実装す
ることが行われているが、フイルムキヤリアに実
装したシリコンチツプは、放熱が悪いため、5m
sec/line等の高速駆動では温度上昇が問題とな
つていた。さらに、全ドツト一括駆動を行うと、
接地線に大電流が流れるため、配線処理が困難と
なつていた。 Therefore, one of the thermal heads capable of high-speed recording
Recently, a silicon chip containing a shift register and a drive circuit for a heat generating element has been mounted on the same head as the heat generating element using a film carrier. , 5m due to poor heat dissipation
Temperature rise has been a problem with high-speed drive such as sec/line. Furthermore, if all dots are driven at once,
Wiring has become difficult because a large current flows through the ground wire.
本発明はフイルムキヤリアの欠点である放熱の
問題およびシフトレジスタ内蔵のシリコンチツプ
の欠点である接地線の問題を解決するものであ
り、以下本発明によるサーマルヘツドについて、
第1図〜第5図の図面を用いて説明する。 The present invention solves the problem of heat dissipation, which is a disadvantage of film carriers, and the problem of grounding lines, which is a disadvantage of silicon chips with built-in shift registers.
This will be explained using the drawings of FIGS. 1 to 5.
第1図は本発明に関するサーマルヘツドのシリ
コンチツプの実装状態を示すもので、図におい
て、1は一直線上に配列された複数個の発熱素
子、2はこの発熱素子1の一端が接続され電源に
接続するための共通リード、3は32組のシリアル
イン・パラレルアウトシフトレジスタおよび発熱
素子の駆動回路を内蔵したMN個のシリコンチツ
プで、一端が32個の発熱素子1に接続されてい
る。4はN本のゲート線で、このゲート線4の第
1番目は、第1〜第M個目のシリコンチツプ3
に、第2番目は第(M+1)個〜第2M個目のシ
リコンチツプ3にというように1本のゲート線4
にM個のシリコンチツプ3が接続されている。第
1図はM=2の場合である。5は信号線で、第
1、第(M+1)、第(2M+1)………のシリコ
ンチツプ3の信号入力端子D.INに接続されてい
る。 FIG. 1 shows the mounting state of a silicon chip of a thermal head according to the present invention. In the figure, 1 indicates a plurality of heating elements arranged in a straight line, and 2 indicates one end of this heating element 1 connected to a power source. Common leads 3 for connection are MN silicon chips containing 32 sets of serial-in/parallel-out shift registers and heating element drive circuits, and one end is connected to the 32 heating elements 1. 4 is N gate lines, and the first gate line 4 is connected to the first to Mth silicon chips 3.
In the second case, one gate line 4 is connected to the (M+1)th to 2Mth silicon chips 3, and so on.
M silicon chips 3 are connected to. FIG. 1 shows the case where M=2. A signal line 5 is connected to the signal input terminal D.IN of the first, (M+1), (2M+1), . . . silicon chips 3.
5′は信号線で、第i個目(ただし、i=M、
2M………)のシリコンチツプ3の信号出力端子
D.OUTと第(i+1)個目のシリコンチツプ3
の信号入力端子D.INとを接続するものである。
6,6′は2本のクロツク線で、クロツク線6は
第1〜第M個目、第(2M+1)個〜第3M個目の
シリコンチツプ3のクロツク端子CLKに接続さ
れ、またクロツク線6′は第(M+1)個〜第2M
個、第(3M+1)個〜第4M個…………のシリコ
ンチツプ3のクロツク端子CLKに接続されてい
る。7は論理回路の電源線、8は接地線であり、
これらは全シリコンチツプ3の電源端子Vcc、接
地端子GNDにそれぞれ接続されている。 5' is the i-th signal line (where i=M,
2M......) silicon chip 3 signal output terminal
D.OUT and (i+1)th silicon chip 3
This is to connect to the signal input terminal D.IN of the.
6 and 6' are two clock lines, and the clock line 6 is connected to the clock terminals CLK of the first to Mth and (2M+1)th to 3Mth silicon chips 3, and the clock line 6 is ' is the (M+1)th to 2Mth
It is connected to the clock terminal CLK of the silicon chips 3, (3M+1)th to 4Mth silicon chips 3. 7 is the power supply line of the logic circuit, 8 is the ground line,
These are connected to the power supply terminal Vcc and the ground terminal GND of the entire silicon chip 3, respectively.
この第1図の回路では、信号線5より画信号が
入力され、クロツク線6から入力されるクロツク
信号によりM個のシリコンチツプ3の32Mビツト
のシフトレジスタに入力される。次に、ゲート線
4の第1番目に信号を加えると、その期間だけそ
のゲート線4に接続されているシリコンチツプ3
の32Mビツト発熱素子の駆動回路が駆動され、発
熱素子2に電圧が印加される。 In the circuit shown in FIG. 1, an image signal is inputted from a signal line 5, and is inputted to a 32 Mbit shift register of M silicon chips 3 by a clock signal inputted from a clock line 6. Next, when a signal is applied to the first gate line 4, the silicon chip 3 connected to that gate line 4 is activated for that period.
The drive circuit for the 32M-bit heating element is driven, and a voltage is applied to the heating element 2.
これと同時に、クロツク線6′からのクロツク
信号によりM個のシリコンチツプ3の32Mビツト
のシフトレジスタには、次の画信号が入力され
る。そして、次の第2番目のゲート線4に信号を
加えると、その期間だけそのゲート線4に接続し
たシリコンチツプ3の駆動回路が駆動し、発熱素
子2に電圧が印加される。 At the same time, the next image signal is input to the 32 Mbit shift registers of the M silicon chips 3 by the clock signal from the clock line 6'. Then, when a signal is applied to the next second gate line 4, the drive circuit of the silicon chip 3 connected to that gate line 4 is driven for that period, and a voltage is applied to the heating element 2.
このようにして、M個のシリコンチツプ3に接
続した発熱素子2を1単位として順次電圧を印加
して発熱させることができるのである。なお、M
=1の場合には、ゲート線4、クロツク線6,
6′はそれぞれ1本でよく、全ドツト一括印字の
場合に相当する。 In this way, the heating elements 2 connected to the M silicon chips 3 can be sequentially applied with voltage to generate heat as one unit. In addition, M
=1, gate line 4, clock line 6,
6' need only one line each, which corresponds to the case of printing all dots at once.
この第1図から明らかなように、このようなサ
ーマルヘツドでは、発熱素子1を配列した同一ヘ
ツド上にシリコンチツプ3を実装する場合、シリ
コンチツプ3とヘツド上の各種配線との間で多層
配線を必要とするのである。 As is clear from FIG. 1, in such a thermal head, when the silicon chip 3 is mounted on the same head on which the heating elements 1 are arranged, multilayer wiring is required between the silicon chip 3 and various wirings on the head. It requires.
本発明はこのような欠点も解決するものであ
り、まず、本発明によるサーマルヘツドの構成を
第2図および第3図を用いて説明する。 The present invention solves these drawbacks, and first, the structure of a thermal head according to the present invention will be explained with reference to FIGS. 2 and 3.
第2図はシリコンチツプ5個分における発熱素
子と各種配線を示すものであり、第1図と同一箇
所については同一番号を付している。 FIG. 2 shows the heat generating elements and various wirings in five silicon chips, and the same parts as in FIG. 1 are given the same numbers.
すなわち、本発明のサーマルヘツドでは、一直
線上に配列された複数個の発熱素子1に最も離れ
た位置に複数本のゲート線4を、最も近い位置に
接地線8をそれぞれ発熱素子1に平行に形成し、
そしてその複数本のゲート線4と接地線8との間
の領域に少なくとも信号線5,5′、2本のクロ
ツク線6,6′および論理回路の電源線7を配置
している。 That is, in the thermal head of the present invention, a plurality of gate lines 4 are provided at the farthest positions from a plurality of heat generating elements 1 arranged in a straight line, and a ground line 8 is provided at the closest position parallel to the heat generating elements 1. form,
In the region between the plurality of gate lines 4 and the ground line 8, at least signal lines 5, 5', two clock lines 6, 6', and a power supply line 7 for the logic circuit are arranged.
ここで、ゲート線4のうち第1番目のものは、
発熱素子1から最も近い位置に配置され、かつ長
さは第1個〜第M個目のシリコンチツプ3のゲー
ト端子Gateに接続できる長さであればよく、ま
た第2番目のものは、第(M+1)個〜第2M個
目のシリコンチツプ3のゲート端子Gateに接続
できる長さがあればよく、さらに第N番目のもの
は、発熱素子1の最も離れた配置され、長さは発
熱素子1の配列長さとほぼ等しい。また、接地線
8の長さも発熱素子1の配列長さとほぼ等しい。 Here, the first one of the gate lines 4 is
The second silicon chip may be placed at the closest position to the heating element 1 and has a length that can be connected to the gate terminal Gate of the first to Mth silicon chips 3. It is sufficient that it has a length that can be connected to the gate terminal Gate of the (M+1) to 2Mth silicon chips 3, and the Nth silicon chip is placed farthest from the heating element 1, and the length is the same as that of the heating element 1. Almost equal to the array length of 1. Further, the length of the grounding wire 8 is also approximately equal to the array length of the heating elements 1.
さらに、信号線5は、第1個目、第(M+1)
個目、第(2M+1)個………のシリコンチツプ
3の信号入力端子D.INと接続するように配置さ
れ、信号線5′は第i個目のシリコンチツプ3の
信号出力端子D.OUTと第(i+1)個目のシリ
コンチツプ3の信号入力端子D.INとを接続する
ように配置される。また、クロツク線6は第1個
〜第M個目、第(2M+1)個〜第3M個目、……
…のシリコンチツプ3のクロツク端子CLKに接
続するように配置され、クロツク線6′は第(M
+1)個〜第2M個目、第(3M+1)個〜第4M
目、………のシリコンチツプ3のクロツク端子
CLKに接続するように配置される。また、電源
線7、接地線8は全てのシリコンチツプ3の電源
端子Vcc、接地端子GNDにそれぞれ接続するよう
に配置される。 Furthermore, the signal line 5 is the first one, the (M+1)th one
The signal line 5' is connected to the signal input terminal D.IN of the i-th silicon chip 3, and the signal line 5' is connected to the signal output terminal D.OUT of the i-th silicon chip 3. and the signal input terminal D.IN of the (i+1)th silicon chip 3. Further, the clock lines 6 are the 1st to Mth, the (2M+1)th to 3Mth, . . .
..., and the clock line 6' is connected to the clock terminal CLK of the silicon chip 3 of...
+1) pieces to 2Mth pieces, (3M+1) pieces to 4Mth pieces
Eye, clock terminal of silicon chip 3
Placed to connect to CLK. Further, the power line 7 and the ground line 8 are arranged so as to be connected to the power terminal Vcc and the ground terminal GND of all the silicon chips 3, respectively.
第3図はフイルムキヤリアに実装した状態の5
個のシリコンチツプを第2図に対応するように示
したものであり、シリコンチツプ3は少なくとも
シリアルイン・パラレルアウトのシフトレジスタ
と発熱素子2の駆動回路とを有し、少なくともゲ
ート端子Gate、信号入力端子D.IN、信号出力端
子D.OUT、クロツク端子CLK、論理回路の電源
端子Vccを有し、さらに裏面において接地可能で
ある。そして、これらの各種端子はシリコンチツ
プ3の一端に一列に配列されたL字形の導体群か
らなる銅フインガー9に接続され、シリコンチツ
プ3の他端には32個の発熱素子1の駆動端子が接
続される銅フインガー10が配列されている。ま
た、第3図の銅フインガー9,10の太線部分
は、第2図の各種の配線との接続箇所を示し、シ
リコンチツプ3の両側の接続個所は直交してい
る。ゲート端子Gateはゲート線4と、信号入力
端子D.INは信号線5と、信号出力端子D.OUTは
信号線5′と、クロツク端子CLKはクロツク線6
と、電源端子Vccは電源線7と、チツプ裏面は接
地線8とそれぞれ接続される。 Figure 3 shows 5 mounted on a film carrier.
A silicon chip 3 is shown corresponding to FIG. 2, and the silicon chip 3 has at least a serial-in/parallel-out shift register and a drive circuit for the heating element 2, and at least a gate terminal and a signal It has an input terminal D.IN, a signal output terminal D.OUT, a clock terminal CLK, and a logic circuit power supply terminal Vcc, and can be grounded on the back side. These various terminals are connected to a copper finger 9 consisting of a group of L-shaped conductors arranged in a row at one end of the silicon chip 3, and drive terminals for the 32 heating elements 1 are connected to the other end of the silicon chip 3. Copper fingers 10 to be connected are arranged. Further, the bold line portions of the copper fingers 9 and 10 in FIG. 3 indicate the connection points with various wirings in FIG. 2, and the connection points on both sides of the silicon chip 3 are orthogonal. Gate terminal Gate is connected to gate line 4, signal input terminal D.IN is connected to signal line 5, signal output terminal D.OUT is connected to signal line 5', and clock terminal CLK is connected to clock line 6.
The power supply terminal Vcc is connected to the power supply line 7, and the back surface of the chip is connected to the ground line 8.
すなわち、第3図に示すシリコンチツプを第2
図の各種配線と接続すれば、第1図の等価回路を
満足させることができる。従つて、多層配線を特
に形成しなくても、各種配線とシリコンチツプと
が立体的に配置されることを利用して等価的に多
層配線を形成したことになり、第1図の接続を実
現することができる。 That is, the silicon chip shown in FIG.
By connecting with the various wirings shown in the figure, the equivalent circuit shown in FIG. 1 can be satisfied. Therefore, even if multilayer wiring is not specifically formed, multilayer wiring can be equivalently formed by utilizing the three-dimensional arrangement of various wirings and silicon chips, and the connection shown in Figure 1 can be achieved. can do.
第4図に本発明の一実施例によるサーマルヘツ
ドの具体構造を示しており、図において銅フイン
ガー9,10は、ポリイミドの絶縁性フイルム1
1上に保持されている。L字形の導体群からなる
銅フインガー9は、各種配線と接続部12におい
て接続され、銅フインガー10は発熱素子1の電
極1′と接続部13において接続されている。こ
こでゲート線4は広い領域に配置されるため、本
数に制約を受けなく、また接地線8はシリコンチ
ツプ3の下の広い領域に配置されるので、導体抵
抗を低くすることができる。 FIG. 4 shows a specific structure of a thermal head according to an embodiment of the present invention. In the figure, copper fingers 9 and 10 are made of polyimide insulating film 1.
1 is held above. Copper fingers 9 made of an L-shaped conductor group are connected to various wirings at connection parts 12, and copper fingers 10 are connected to electrodes 1' of heating element 1 at connection parts 13. Here, since the gate lines 4 are arranged in a wide area, there are no restrictions on the number of lines, and since the ground lines 8 are arranged in a wide area under the silicon chip 3, the conductor resistance can be lowered.
また、発熱素子1の電極1′と接続部13とは
発熱素子1と同一基板上に存在するが、第4図の
A−A′を境として各種配線は発熱素子1と同一
基板上に位置する必要はなく、プリント基板、セ
ラミツク基板等の別基板に各種配線を形成しても
よい。 Further, the electrode 1' and the connection part 13 of the heating element 1 are on the same substrate as the heating element 1, but the various wirings are located on the same substrate as the heating element 1, with the line A-A' in FIG. It is not necessary to do so, and various wirings may be formed on a separate substrate such as a printed circuit board or a ceramic substrate.
第5図は第4図におけるシリコンチツプ3部分
の実装状態の一例を示すものであり、図において
14はセラミツク基板、15はこのセラミツク基
板14とは異なる別のセラミツク基板またはプリ
ント基板等の基板であり、前記セラミツク基板1
4と同一基板であつてもよい。 FIG. 5 shows an example of the mounting state of the silicon chip 3 part in FIG. Yes, the ceramic substrate 1
It may be the same substrate as 4.
シリコンチツプ3の裏面は、ニツケル膜を介し
て半田メツキされており、前記基板15上の銅箔
または厚膜導体または薄膜導体からなる接地線8
に半田リフローにより接続固定されている。 The back side of the silicon chip 3 is soldered through a nickel film, and a ground wire 8 made of copper foil, thick film conductor, or thin film conductor is connected to the substrate 15.
The connection is fixed by solder reflow.
ここで、フイルムキヤリアの導体にインナーリ
ードボンデイングしたシリコンチツプ3をダイボ
ンドする場合の方法を説明すると、まず銅フイン
ガー10をアウターリードボンデイングして接続
部13において接続する。 Here, the method for die-bonding the inner lead bonded silicon chip 3 to the conductor of the film carrier will be described. First, the copper fingers 10 are connected at the connecting portion 13 by outer lead bonding.
次に、シリコンチツプ3の表面中央部を加熱し
たツールで加熱し、数秒間放置すると、半田が溶
けて接地線8とシリコンチツプ3とが接続され
る。そして、次にツールを冷却し、半田の融点以
下になつてから数秒後にツールを持上げれば、ダ
イボンドは終了する。その後、L字形の導体群か
らなる銅フインガー9の先端をアウターリードボ
ンデイングすればない。その銅フインガー9の先
端の配列密度は、2本/mmというように粗である
ため、ダイボンド中の位置ずれは全く問題になら
ない。なお、ダイボンドは導電性樹脂方法であつ
てもよい。 Next, the center of the surface of the silicon chip 3 is heated with a heated tool and left for a few seconds to melt the solder and connect the ground wire 8 and the silicon chip 3. Then, the tool is cooled and lifted several seconds after the temperature drops below the melting point of the solder, completing the die bonding. Thereafter, outer lead bonding is performed on the tip of the copper finger 9 consisting of an L-shaped conductor group. Since the arrangement density of the tips of the copper fingers 9 is as low as 2 fingers/mm, misalignment during die bonding poses no problem at all. Note that the die bonding may be performed using a conductive resin method.
このような本発明のサーマルヘツドによれば、
次のような効果を得ることができる。 According to such a thermal head of the present invention,
The following effects can be obtained.
(1) ダイボンドすることにより放熱特性が改善さ
れ、またフイルムキヤリアを用いてシリコンチ
ツプを実装することにより5msec/lineの駆
動が可能となる。(1) Die-bonding improves heat dissipation characteristics, and mounting a silicon chip using a film carrier enables drive at 5 msec/line.
(2) ダイボンドによつて、接地線の配線処理が簡
単になり、フイルムキヤリアの接地用のフイン
ガーが不要となる。(2) Die-bonding simplifies the process of wiring the ground wire, eliminating the need for a grounding finger on the film carrier.
(3) シリコンチツプの裏面全面から接地すること
ができるため、接地抵抗が減少する。(3) Grounding resistance can be reduced because the entire back surface of the silicon chip can be grounded.
(4) シリコンチツプの接地線が不要となり、配線
面積が大幅に低下する。(4) There is no need for a grounding wire for the silicon chip, and the wiring area is significantly reduced.
(5) シリコンチツプの裏面を接地のために有効に
利用することができ、高密度実装が可能とな
る。(5) The back side of the silicon chip can be effectively used for grounding, enabling high-density packaging.
(6) 多層配線を特に形成しなくても、等価的に多
層配線が実現できる。(6) Multilayer wiring can be equivalently realized without specifically forming multilayer wiring.
(7) 信号線、ゲート線等の各種配線が全て平行で
あるため、配線の短絡や断線がなく、歩留りを
高くすることができる。(7) Since various wiring lines such as signal lines and gate lines are all parallel, there are no short circuits or disconnections in the wiring, and the yield can be increased.
なお、本発明の実施例では、全ての発熱素子
が、1本の共通リード2に接続される場合につい
て説明したが、勿論その共通リード2を複数群に
分けてもよい。 In the embodiment of the present invention, a case has been described in which all the heating elements are connected to one common lead 2, but of course the common lead 2 may be divided into a plurality of groups.
第1図は本発明に関するサーマルヘツドにおけ
るシリコンチツプの実装状態を示す回路図、第2
図は本発明のサーマルヘツドにおける配線を示す
回路図、第3図は第2図の回路に組込まれるシリ
コンチツプを示す概略図、第4図は本発明の一実
施例によるサーマルヘツドの具体的構造を示す平
面図、第5図は本発明のサーマルヘツドにおいて
シリコンチツプをフイルムキヤリアにダイボンド
した状態の一例を示す断面図である。
1……発熱素子、3……シリコンチツプ、4…
…ゲート線、5,5′……信号線、6……クロツ
ク線、7……電源線、8……接地線、9,10…
…銅フインガー。
FIG. 1 is a circuit diagram showing the mounting state of a silicon chip in a thermal head related to the present invention, and FIG.
3 is a schematic diagram showing a silicon chip incorporated in the circuit of FIG. 2, and FIG. 4 is a specific structure of a thermal head according to an embodiment of the present invention. FIG. 5 is a cross-sectional view showing an example of a silicon chip die-bonded to a film carrier in the thermal head of the present invention. 1... Heat generating element, 3... Silicon chip, 4...
...gate line, 5,5'...signal line, 6...clock line, 7...power supply line, 8...ground line, 9,10...
...copper fingers.
Claims (1)
この発熱素子の駆動回路とシフトレジスタとを内
蔵しかつ論理回路の電源端子、ゲート端子、信号
端子およびクロツク端子にインナーリードボンド
したL字形の導体群を備えたシリコンチツプとを
有し、前記シリコンチツプの接地端子およびゲー
ト端子と接続される接地線およびゲート線を前記
発熱素子の配列方向と平行にその発熱素子に近い
位置に接地線を、離れた位置にゲート線をそれぞ
れ配置して形成するとともに、その接地線とゲー
ト線の間に前記シリコンチツプの電源端子、信号
端子およびクロツク端子それぞれと接続される電
源線、信号線およびクロツク線を形成し、前記シ
リコンチツプの電源端子、ゲート端子、信号端子
およびクロツク端子を接続した導体群と前記電源
線、ゲート線、信号線およびクロツク線とをそれ
ぞれ接続するとともに、前記シリコンチツプ裏面
を接地線にダイボンドしたことを特徴とするサー
マルヘツド。 2 電源線、接地線、ゲート線、信号線およびク
ロツク線を発熱素子を形成した基板とは異なる別
の基板上に形成したことを特徴とする特許請求の
範囲第1項に記載のサーマルヘツド。[Claims] 1. A plurality of heating elements arranged in a straight line;
The silicon chip has a built-in drive circuit and a shift register for the heat generating element, and has a group of L-shaped conductors that are inner lead-bonded to the power supply terminal, gate terminal, signal terminal, and clock terminal of the logic circuit. A ground line and a gate line connected to the ground terminal and gate terminal of the chip are formed by arranging the ground line at a position close to the heating element and the gate line at a distant position parallel to the arrangement direction of the heating element. At the same time, a power line, a signal line, and a clock line are formed between the ground line and the gate line to be connected to the power terminal, signal terminal, and clock terminal of the silicon chip, respectively. A thermal head characterized in that a group of conductors connected to a signal terminal and a clock terminal are connected to the power supply line, the gate line, the signal line and the clock line, respectively, and the back surface of the silicon chip is die-bonded to a ground line. 2. The thermal head according to claim 1, wherein the power line, ground line, gate line, signal line, and clock line are formed on a substrate different from the substrate on which the heating element is formed.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP8262780A JPS578177A (en) | 1980-06-17 | 1980-06-17 | Thermal head |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP8262780A JPS578177A (en) | 1980-06-17 | 1980-06-17 | Thermal head |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS578177A JPS578177A (en) | 1982-01-16 |
JPS6250313B2 true JPS6250313B2 (en) | 1987-10-23 |
Family
ID=13779677
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP8262780A Granted JPS578177A (en) | 1980-06-17 | 1980-06-17 | Thermal head |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS578177A (en) |
Families Citing this family (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS58153672A (en) * | 1982-03-10 | 1983-09-12 | Nippon Telegr & Teleph Corp <Ntt> | Recording head with built-in thin film transistor circuit |
JPS58138633U (en) * | 1982-03-15 | 1983-09-17 | 京セラ株式会社 | thermal head |
JPS58160165A (en) * | 1982-03-18 | 1983-09-22 | Mitsubishi Electric Corp | Thermal head |
JPS58166072A (en) * | 1982-03-29 | 1983-10-01 | Toshiba Corp | Thermal head |
JPS58179666A (en) * | 1982-04-15 | 1983-10-20 | Nippon Telegr & Teleph Corp <Ntt> | Thermal head with plural heating element arrays |
JPS58205780A (en) * | 1982-05-26 | 1983-11-30 | Toshiba Corp | Heat sensitive printing head |
JPS59146139U (en) * | 1983-03-22 | 1984-09-29 | セイコーインスツルメンツ株式会社 | Driver-IC mounted recording/display element |
US4516136A (en) * | 1983-06-27 | 1985-05-07 | At&T Teletype Corporation | Thermal print head |
JPS60110471A (en) * | 1983-11-21 | 1985-06-15 | Konishiroku Photo Ind Co Ltd | Thermal recording head |
-
1980
- 1980-06-17 JP JP8262780A patent/JPS578177A/en active Granted
Also Published As
Publication number | Publication date |
---|---|
JPS578177A (en) | 1982-01-16 |
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