JPS62501883A - 集積光検出器−増幅器装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるため要約のデータは記録されません。

Description

【発明の詳細な説明】 集積光検出器−増幅器装置 この発明は集積光検出器−増幅器半導体装置である。

発明の背景 光学技術、特に光通信技術の急速な発展により各種の光学装置の重要さが増加し ている。特にこれらの装置で重要なのは光検出器である。高感度及び高速度は光 通信システムに使用される光検出器にとって重要な特性に入る。又、高信号利得 及び高信頼性、並びに、一般的商業的動作条件の下で光検出器装置を容易に保全 し得ることは重要なことである。

多数の参考文献はこの技術領域における背景として有用である。特に啓蒙的なの は１９８２年１０月のｒＩＥＥＥ　マイクロウェーブ理論及び技術Ｊ　（ＩＥＥ ＥＴｒａｎｓａｃｔｉｏｎ　ｏｎ　Ｍｉｃｒｏｗａｖｅ　Ｔｈｅｏｒｙ　ａｎｄ 　Ｔｅｅｈｎｉｑｕｅｓ　）、ＭＴＴ−３０（１０）、１６４１〜１６４９頁に おけるＵ、コレン（Ｕ、　Ｋｏｒｅｎ　）　他によるｒ　ＩｎＧａＡｓＰ　／　 ＩｎＰ光電素子における最近の発展Ｊ　（Ｒｅｃｅｎｔ　Ｄｅｖｅｌｏｐｍｅｎ ｔｓｔｎ　Ｍｏｎｏｌｉｔｈｉｃ　Ｉｎｔｅｇｒａｔｉｏｎ　ｏｆ　ＩｎＧａＡ ｓｐ　／　ＩｎＰＯｐｔｏｅｌｅｃｔｒｏｎｉｃ　Ｄｅｖｉｃｅｓ　）　という 題名の論文である。

本発明を理解するに有用な他の論文は１９８４年７月のｒＩＥＥＥ　電子デバイ スレターズＪ　（ＩＥＥＥＥｌｅｃｔｒｏｎ　Ｄｅｖｉｃｅ　Ｌｅｔｔｅｒｓ　 ）、Ｅ　Ｄ　Ｌ　−５（７１におけるり、ウェイタ（Ｄ、　Ｗａｋｅ　）　他に よる「分子ビームエピタキシによる自己整合型Ｉｎ　６．．５ｃａｏ、４７　Ａ ｓ接合型ＦＥＴＪ（Ａ　５ｅｌｆ　−Ａｌｔｇｎｅｄ　Ｉｎ　ｏ、ａｓ　Ｇａｏ 、４丁　Ａｓ　Ｊｕｎｃｔｉｏｎ　Ｆｉｅｌｄ　−Ｅｆｆｅｃｔ　Ｔｒａｎｓｉ ｓｔｏｒ　Ｇｒｏｗｎ　ｂｙ　Ｍｏ１ｅｃｕｌａｒ　Ｂｅａｍ　Ｅｐｉｔａｘｙ ）という題名のものである。

発明の要約 この発明は同一集積回路に組み込まれたｐ領域、真性領域、ｎ領域光検出器（Ｐ ＩＮ光検出器）及び自己整列接合電界効果トランジスタ（ＪＦＥＴ）を特徴とす る集積光検出器−増幅器構造体である。この光検出器は、背面照明型で、表面漏 洩を避けるような埋設ｐ　−ｎ接合、部分的な再成長が必要とされないようにす る垂直集積、ＪＥＦＴ構造体からＰＩＮ電極（ＰＩＮ構造体上のｐ接触部）の容 量を隔離するための空気ブリッジを特徴とする。この集積光検出器装置は、高感 度、高応答周波数及び構成の容易さを含む独特の性質を有している。本発明は多 数の要素、即ち、１個以上のＰＩＮ及び（又は）１個以上のＪＦＥＴ素子を備え た集積構造体よりなる。実際、本発明の好適な実施例はｎ接触部からの寄生容量 を最小にするための双対ゲートを特徴とする集積。

ＰＩＮＦＥＴ構造体である。他の実施例の特徴は増幅付加段を提供すると共に入 力段に負帰還を提供するためのトランスインピーダンス増幅器を持つ集積された ＰＩＮＦＥＴである。

図面の簡単な説明 第１図Ｕ集積ＰＩＮＦｇＴ構造体の側面図を示し、第２図は第１図に示したと同 じ構造体の斜視図を示し、第３図はＰＩＮＦＥＴ構造体の構成に有用なエピタキ シャル層半導体構造体の側面図を示し、第４図は第１図゛と第２図で示したＰＩ ＮＦＥＴ構遺体・の構形体示し、 第５図は本発明の実施に有用な回路図を示し、そして第６図は本発面の実施に有 用な回路図を示す。

本発明は垂直集積の光検出器−増幅器がエピタキシャル成長技術及び半導体処理 技術を使用して製作することができるという発見に基づく。この光検出器−増幅 器構造体は非常に好都合な幾つかの特徴を有している。まず、それは、どんなメ ルトバック又は再成長段階も無しにエピタキシャル層を配置することにより製作 される。接合部は表面漏洩が問題にならないようにエピタキシャル層の下に埋設 される。ＰＩＮ光検出器のｐ接触部と接合電界効果トランジスタ（ＪＦＥＴ　） のゲート電極との間には空気ブリッジがある。この構造体は自己整列型で細線ゲ ート構造体の構成を容易にする。この構造体は従来の構成技術を利用して集積検 出器−増幅器装置を製作できるようにほぼ平面型であり（突然の急な段部又は隆 起部を有していない）。

本発明は本発明の１実施例、即ち、１．６５μｍよシ短い波長での放射検出のた めに作られたＰＩＮＦｇＴと普通呼ばれる検出器−増幅器結合の詳細な説明にょ シ最もよ〈説明される。尚、このＰＩＮＦＥＴは本発明の基本単位であるが更に 精巧な回路（通常よシ多くのＪＦＥＴ構造体を含む）を本発明の実施に使用して もよい。又、本発明のこの基本原理を使用するこの実施例の適正な変形例も本発 明に含まれる。この構造体は本発明の詳細な説明するに有用ではあるが実際更に 精巧な構造体がしばしば使用される。

先ず、エピタキシャル層構造体、ｐ拡散領域、及び、ｐ接触部からＪ　ＦＥＴ構 造体のゲート電極に対するＰＩＮ光検出器構造体までの空気ブリッジを示すため のＰＩＮＦＥＴの側面図を説明する。第１図はこの電界効果トランジスタのゲー ト幅とＰＩＮ検出器部を通して切断されたＰＩＮＦＥＴの側面図を示す。ＰＩＮ ＦＥＴｌｏはスズ又は硫黄で１〜５　Ｘ　１０１８原子／ｄの範囲で大体ドープ されたＮ”　−ＩｎＰの基板１１で始まる■−ｖ族半導体化合物の層（複数）か ら作られている。この基板層はほぼ約１５０１１ｍの厚さである。この層の上に はＩｎＰに格子整合したＩｎＧａＡｓ　（近似組成ｒｎ０．５３　ｃａｏ、４？ 　Ａｓ）の非ドープＣ真性）層１２があ仝。この層の厚さは約５１　μｍである 。この層のバンドギャップ（０，７５ｅＶ　）はこの層内へ入射する放射（０， ７５ｅＶより大きいエネルギー又は１．６５μｍよシ短い波長を持つ放射）Ｃ吸 収を確実にするようなもので、ドーピング層はこの層を通る電界勾配の延長を確 保するように低い。一般的に、不純物５は約５　Ｘ　１０１４原子／　ｃｃ　の 濃度を持つドーピングｎ型を作る。

この層１２の上には半絶縁性材料（しばしばチャネル閉じ込め層と呼ぶ）、一般 的に半絶縁性ＩｎＰ　（１，３５ｅＶのバンドギャップ）又は非ドープＩｎＡｔ Ａｓ　（１，４ｅＶのバンドギャップＪの薄層１３がある。この厚さは一般的に は約１μｍである。この層は回路の残りの部分がら電気的にＪＦＥＴを隔離して 、チャネル層をピンチオフすることができる絶縁層を提供する役目をする。Ｉｎ Ｐに対して格子整合するためのＩ　ｎ　ＡＩ　Ａｓ　の組成は約Ｉｎ０．５２／ ＋ｌｏ、４ｇＡ３である。半絶縁性ＩｎＰは通常イオン注入にょシＦｅをドープ されるが又はＭＯ−ＣＶＤメタロ有機物の化学蒸着により成長される。

その絶縁層の上には、ＪＦＥＴのｎ層及びｐ層を形成するために使用されるもう ２つの■−ｖ族半導体層がある。これらの層Ｖｉｎ型ＩｎＧａＡｓ　１４　（Ｉ ｎＰに格子整合している）とｐ型ＩｎＧａＡｓ　１５　（ＩｎＰに格子整合して いる）である。他の材料（主にＩｎＰ又はＩｎＧａＡｓＰ　）もこれらの層とし て使用することができる。代表的な厚さはｎ−ＩｎＧａＡｓ　については０．４ μｍで、ｐ　−１ｎＧａＡｓについては０．６μｍである。これらの層は略して ｎ型ＪＦＥＴ層（又はチャネル層）及びｐ型ＪＦＥＴ層と呼ぶことにする。

これらの層は更に詳しく以下説明する。

種々の金層化部分もＰＩＮＦＥＴ構造体の一部である。

例えば、Ｎ”　−ＩｎＰ層１１には放射を受けるための開口を備えたｎ型接触部 １６（一般的にはＡｕ　−Ｓｎ　）が取り付けられている。このｎ型接触部１６ の開口によって露出されたＮ　ＩｎＰ層１１の表面はこの表面における反射を減 少するために非反射（ＡＲ）コーティング１７で覆われている。

又、Ｃｒ　−Ａｕ合金で大体作られた幾つかのｐ接触部が示されている。例えば 、このような合金はこの構造体のＰＩＮ部としてのｐ接触部１８とＪＦＥＴゲー ト電極としてｐ接触部１９を形成している。同じ金属化部分はＪＰＥＴのゲート １９に対し回路のＰＩＮ部を接続する空気ブリッジ２０を形成している。ｐ接触 部層１８はこの構造体のＰＩＮ部分の上にあシ、ｐ接触部１９の層はＪＦＥＴ構 造体の上にあり、更に詳しく述べると、層１８は層１５の領域１５Ｂの上にあシ 、層１９は層１５の領域１５Ａの上にある。ソース電極２４とドレイン電極２５ は第１図には示してない（しかし第２図を参照）。

又、ＰＩＮ構造体のｐ領域を形成するｐ十型領域２１が示されている。これはＰ ＩＮ構遺体のｐ接触部１８を配置する前に頂部の三層（１３，１４，１５）を通 して亜鉛を拡散することによって大体導入される。ドーピングの濃度は通常は１ ０′８〜１０１９原子／ｄの範囲にある。

種々の不働態化層（例えば、ＳｉＮ　）も使用できるが図示してない。図示の断 面はゲート電極の中心を通る゛ので、ソース及びドレイン電極はこの図面には示 してない。

本発明の２つの重要な特徴は強調する価値がある。即ちそれらはＪＦＥＴのゲー ト電極からＰＩＮ電極を隔離する空気ブリッジ２０の下のギャップ２２と、ＰＩ Ｎ構遺体を囲み、且つ、ゴＦＥＴ構造体からとのＰＩＮ構造体を隔離するメサ隔 離溝２３である。

この構造体の顕著な特徴は次の通りである。

１、ＰＩＮ構造体のＰ−Ｎ接合部は優れた不働態化作用を与えると共に表面漏洩 を回避する構造体内に埋設されている。

２、　これは再成長が必要でない垂直集積構造体である。

更に、それは自己整列構造体であって、ｐ　−ＩｎＧａＡｓ　層の厚さが以下に 示すよ−うにゲート電極のアンダカットの程度を決定する。

３、空気ブリッジＶｉＪＦＥＴからＰＩＮ構造体の電気特性（例えば容量）を隔 離して、より高い周波数応答及びより迅速な応答時間を可能にする。

第２図は同じ構造体の斜視図であってＰＩＮ光検出器上のｐ接触部１８、空気ブ リッジの２ＣとＪＦＥＴ構造体のゲート電極１９を示している。又、（領域１５ Ｂと１４Ｂとしてそれぞれ）構造体のＰＩＮ部と、（領域１５Ａと１４Ａとして それぞれ）構造体のＪＦＥＴ部との両方に存在するｐ型ＩｎＧａＡｓ　１５とｎ 型１１ＧａＡｓ層１４が示しである。これらの層は、この構造体の光検出器部と 増幅器部との間を電気絶縁するように（空気ブリッジ２０の下で）この構造体の ＰＩＮ部とＪＦＥＴ部の間で除去されている。絶縁層（又はチャネル閉じ込め層 ）１３はこれらの層の下に見られ、又、この構造体のＪ　ＦＥＴ部から構造体の Ｐ、　Ｉ　Ｎ部を電気的に隔離し、そして、ＪＦＥＴ構造体内に閉じ込め層とし て作用する。

次に、吸収層１２は一般的にはＩｎＰ基板１１とＩｎＰに格子整合したＩｎＧａ Ａｓ　とから作られている。ｎ型接触部層１６ＨＰＩＮ構造体の電気接触部の１ つとして機能する。

又、ＪＦＥＴ層１４．１５を通り絶縁層１３を通って一部は吸収層１２内へ伸び るｐ型領域２１が目立つように示しである。これは光検出器のｐ−ｎ接合部を形 成してＰＩＮ元検量検出器接触部１８に対する導通作用を行う。かくして、光検 出構造体のｐ−ｎ接合部は表面よりもむしろこの構造体の内部に埋設されている 。又、第２図にはこの構造体の回路図が示しである。

本発明の構造体の特定の利点は最適な動作を得るような仕方で容易にこの構造体 を構成し得ることである。構成手順の説明を開始する便利な点は第３図に示した 層状の構造体にある。この構造体はＮ部−ＩｎＰ基板で始まる種々のエピタキシ ャル層成長技術により形成される。

この層状構造体Ｆｉ１〜５　Ｘ　１０　”原子／ｄの濃度範囲内の硫黄又はスズ でドープしたＮ　−ＩｎＰ基板１１からなる。この層は結局はこの製作段階中の 大体後の部分で１５０μｍの厚さまで薄くされる。基板の上には約５μｍの厚さ を持つＩｎＧａＡｓ　の非ドープ層１２がある。この層はＩｎＰに大体格子整合 されるように大体の組成Ｉｎ０．５！Ｇａｏ、４７Ａｌを有している。不純物は 一般的にこの層を１〜３０　Ｘ　１０　”原子／ｄの範囲内のドーピング濃度を 持つｎ型にする。次に半絶縁性の鉄をドープしたＩｎＰ又は非ドープの格子整合 Ｉ　ｎＧｔＡｓ　から通常作られた真性層１３が見られる。この層はしばしばチ ャネル閉じ込め層と呼ばれる。この層の厚さは約１μｍである。次に上記２つの ＪＦＥＴ層がある。先ず、ｎ型ＩａＧａＡｓ　層１４は大体、４〜８　Ｘ　１０ 　”原子／ｄの濃度範囲内のシリコンをドープされている。しばしばチャネル層 と呼ばれるこの層の厚さは大体０．３と０．５μｍの間にある。

他のＪＦＥＴ層はｐ　−１ｎＧａＡｓ　層１５であって一般的にはＢｅをドープ されている。しばしば、このドーピング濃度はｐ　−ＩｎＧａＡｓ　層の種々の 部分では異なっている。

ｎ　−ＩｎＧａＡｓ　層との界面における場合を含むｐ　−ＩｎＧａＡｓ層の厚 さの大部分（一般的には０．５〜０．６μｍ）については、ドーピング濃度は約 １〜５Ｘ１０ｓｓ原子／ｄであり、ｐ層の頂部の薄層（一般的には５０　ｎｍ　 ）についてはドーピング濃度は約１〜２Ｘ１０１１１原子／ｄである。

この構造体を構成するための例示的な方法は次の通シである。即ち、どの処理段 階を実行する前にも、第３歯に示した構造体は（１００）ウェーハの＜１１０＞ の方向に沿ってゲートの長い寸法（ゲート幅）が存在するように方向づけられる 。

まず、ｐ拡散方法をＰＩＮ構造体のｐ−ｎ接合部を形成するために実行する。Ｓ ｉＮ層はｐ　−１ｎＧａＡｓ　上に付着される。これは第２図に活動ＰＩＮ領域 ２１に定義するための拡散マスクとして役立つようにパターン化される。

亜鉛蒸気の拡散が次に行われてその拡散深さが丁度真性ＩｎＧａＡｓ　層１２の 上部に入るようにされる。この拡散後、ＳｉＮマスクは取シ除かれる。又は代替 的に、ＳｉＮマスクを使用して、その拡散領域におけるｐとｎのＩｎＧａＡｓ層 をエツチングにより除去して後に半絶縁層のみを通る亜鉛拡散を行ってもよい。

次に、（種々のＦＥＴ５のＰＩＮ接触部とゲート接触部を含む）ｐ接触部金属パ ターンをＣｒ　−Ａｕ又は他の適当なｐ接触部金属を用いてホトリソグラフィ技 術で形成する。

これらの金属接触部はＪ　ＦＥＴのソース及びドレインを形成する時にシャドウ ・マスクとして作用することができるように形成される。

用語についての注釈をこの時点ですることが有益と思われる。即ち、ソース電極 及びドレイン電極の方へ向くチャネル層の平面内におけるゲート電極の寸法はゲ ート電極の長さと呼ばれるが、これは通常ゲート電極の短い寸法であり、通常、 ソース電極とゲート電極の間を伸びるゲート電極の長さに直角な方向はゲートの 幅と呼ばれるが嘔これはしばしばゲート電極の長い寸法である。

構成手順の重要な部分はｎ層又は基板に実質的な、影響を与えずに（ゲート電極 の何らかのアンダカットを含む］ｐ層の除去である。一般的には、その正確な方 法はｎ層とｐ層内の■−Ｖ族の性質に依存する。

本発明の実施に特に重要なのは、ゲート電極が蒸着されたソースのための有効な シャドウ・マスクとして働くように、アンダカット後のｐ型材料のための適当な 形状を得ることである。ｐ　−ＩｎＧａＡｓ　層は、水溶性過酸化水素を加えた クエン酸の５０容量係の溶液を用いるエツチングで除去し、このエツチング段階 の進行は電気監視装置で測定する。２つの隣接するゲート電極の電流−電圧特性 は測定され、そして、その抵抗特性が消えて背中合わせダイオード特性のみが残 る時にそのエツチングは停止される。このことは、隣接のゲート電極間のｐ層が 除去されて、各ゲート電極下のｐ−ｎ接合部のみが残るということを示す。ｐ層 の除去により、又、ｐ層の元の厚さにほぼ等しい距離だけゲート電極の下でアン ダヵットが行われる。ｐ層の場所の上方へのゲート電極の張り出しにより後で付 着されるソース電極及びゲート電極の自己整列が保証される。

ＪＦＥＴのソース及びドレインのｎ接触部金属化部は一般にはＧｅ　−Ａｕを用 いる標準的なホトリソグラフィ技術により配置される。これはアンダカットされ たゲートへの張り出しのために自己整列段階となる。これによりｐ層との接触の 危険無しにドレインとソース接触部間の異常に狭い間隙（一般的には２μｍ）が 生じる。

次に、メサ隔離がＪＦＥＴ構造体を覆い、そして、ブリッジ領域２２を含むｎ　 −ＩｎＧａＡｓ　をエツチングにょシ除去することにより実施される。代表的な エツチング剤は水溶性過酸化水素を加えた５ｏ容量壬のクエン酸である。この時 点で、基板（Ｎ　−ＩｎＰ　）ｉｄｌ　５０μｍまで薄くすることができる。

基板（Ｎ−ＩｎＰ）の後側には、ｎ接触部が入射光の進入を許すように活性ＰＩ Ｎ頌域のすぐ下の開口を除いて配置される。

多くの変形例が本発明の実施に使用することができる。

例えば、他の■〜Ｖ族半導体材料が、ＩｎＰ基板に格子整合していれば（又は他 の材料でもＩｎＰ基板に格子整合していれば）上記の２つのＪ　Ｆ　Ｅ−ｉ一層 の代わシに使用することができる。上記及び第１図、第２図、及び第３図に記載 の装置は格子整合のＩｎＧａＡｓ　（大体の組成はＩｎｏ、５ｓＧａｐ、４７　 Ａ３　）を使用している。ｎ層又はｐ層のいずれかでＩ　ｎ　Ｇａ　Ａｓ　の代 わりになり得る他の材料は次の通りである。

即ち、ＩｎＰに格子整合したＩｎＧａＡｓＰ　ｓ　ＩｎＰに格子整合できる他の ３元又は第４級■〜Ｖ族化合物。

その代表的な組み合わせ及びエツチング系は次の通シである。

１、ｐ層とｎ層は両方共ＩｎＰである。代表的なエツチング剤はＣ濃塩酸を使用 する一般的には１対４の容積比の）塩酸−リン酸であシ、時には、これに少量の 過酸化水素を加えたものであシ、又は代替的に臭素−メタノ・−ル（通常は希釈 溶液）である。同じ監視技術は上記のように使用することができる。代表的なエ ツチング速度は３００〜６００ｎｍ／分である。

２、ＩｎＰに格子整合された２層ＩｎＧａＡｓ　（又はＩｎＧａＡｓＰ）及びｎ 層ＩｎＰ　、代表的なエツチング剤はクエン酸−ｍ−に上記の水溶性の過酸化水 素を加えたものである。このエツチングはｐ層を除去してｎ型ＩｎＰで停止する 。このエツチング速度は約８．０〜１２０ｎｍ／分である。上記と同じ監視方法 はエツチング段階の進行を観察するために使用することができる。しかしながら 、エツチング速度はＩｎＰに達するとおおいに減少するので、この技術はおおい に自己停止型であシ、したがって、電気的監視は重要ではない。

３−　ｐＮＶｉＩｎＰで、ｎ層はＩｎＰに格子整合したＩｎＧａＡｓ又はＩ　ｎ ＧａＡｓ　である。代表的なエツチング剤はＨＣＬ：ＩｎＰをエツチングするが ＩｎＧａＡｓ又はＩｎＣａＡｓＰ　はエツチングしないリン酸（上記の組成）で ある。又、エツチング工程は上記のように監視することができるが、これも処理 の成功には重要ではない。

第４図は上記のＰＩＮＦＥＴ構造体４ｏの変形例を示し、この中で、２重のゲー ト電極はこの装置の長寸法を減少するために使用されている。更に、２重ゲート 構造によシ、必要とされるドレイン・パッドの面積が減少され、したがって、ト レイン電極の容量が減少される。この装置は、二重のゲート電極と２つの外側の ソース電極を除いて上記の装置に非常に似ている。この装置はＮ＋　−ＩｎＰか ら作られた基板４１、真性ＩｎＧａＡｓ　がら作られた吸収層４２、非ドープの 、４／ＩｎＡｓ又は鉄ドープの半絶縁ＩｎＰから作られた緩衝層又は絶縁層４３ （通常チャネル閉じ込め層と呼ばれる）ｂｔｌ型ＩｎＧａＡ３　のチャネル層４ ４、及び、ＪＦＥＴ上の接合部としての１１ＧａＡｓ　のｐ＋層４５（ゲート９ 層）から構成されている。又、ＰＩＮ電極４７の下のｐ拡散領域４６、ＩｎＰ基 板へのｎ接触部４８、及び、ＰＩＮ構造体の下の非反射コーティング４９を持つ 開口がある。との回路図は第１図及び第２図に示した簡単なゲート構造体のもの と大いに類似している。

基本的なＰＩＮＦＥＴ構造体は通常は種々の種類の構造体の中に組み込まれて光 検出器、増幅器及び種々の他の回路要素を１つの半導体チップに集積するように している。第５図は本発明をしばしば使用する代表的な基礎回路を示す。ここで 、ＲＢＨバイアス抵抗であシ、Ｒ１：を回路の負荷抵抗である。

回路の大部分の用途では、抵抗（ＲＢとＲＬ）は、通常、所望の特性を発生する ために半導体構造体の中に於いて適切なバイアスをされ且つ配置されたＦＥＴ５ の形状で製造される。一般的に、負荷抵抗は上記のＪＦＥＴ構造体にかなシ似た 又は同一なＪＦＥＴ構造体により製造されてドーピングの状態が最適ではなくて も容量を最小にして良好な電気特性を生ずるようにしである。しばしば、このよ うなＦＥＴはソース電極に接続したゲート電極を有している。バイアス抵抗は又 通常はＦＥＴ構遺体にょシ供給されるが必ずしも上記の構造体にょシ供給される ものではなく、上記のＪＦＥＴＳに比較して大きなゲート長を有している。

更に複雑な回路も本発明の実施に有用である。第６図ハ本発明の実施に有用なカ スコード段階を有する代表的なトランスインピーダンス増幅回路を示す。

Ｆ／に、　／ ＦＩＧ、　２ ＦＩＧ、　４ ７ｃ／Ｇ、５ ’８Ｂ 国際調量報告 １＋１ｊ−ｐＨ１６＋ｌｌ　ＡＳＯ１＋１ｌｌｌ　Ｎａ、ｐｃτ／ＵＳ　ａ６１ ００２３４にへＥＸ　Ｔｏ　’１．．６　工ＮＴＥＲＮＡτｌ０ＮＡＥ、ＳＥ、 ム、ＲＣ：（Ｒ三？ＯＦｔτＯＮ

Claims (11)

【特許請求の範囲】
1. １．少なくとも１個のＰＩＮＦＥＴ構造体を有し、このＰＩＮＦＥＴ構造体が、 （ａ）ｎ型ＩＩＩ−Ｖ族半導体化合物を含む第１の領域〔例えば１１〕、 （ｂ）真性ＩＩＩ−Ｖ族半導体化合物を有していて前記第１の領域の少なくとも １部に接触する第２のエピタキシヤル領域（例えば１２）、 （ｃ）半絶縁性ＩＩＩ−Ｖ族半導体化合物を有していて、前記第２エピタキシヤ ル領域の少なくとも１部に接触する第３のエピタキシヤル領域（例えば１３）、 （ｄ）ｎ型導電率を持つＩＩＩ−Ｖ族半導体化合物を有していて前記第３エピタ キシヤル領域の少なくとも１部に接触する第４のエピタキシヤル領域（例えば１ ４Ａ）を含むＰＩＮＦＥＴ構造体のＪＦＥＴ部分、 （ｅ）ｐ型導電率を有するＩＩＩ−Ｖ族半導体化合物を有して、前記第４エピタ キシヤル領域の少なくとも１部に接触し、そして、ある長さを有する第５のエピ タキシヤル領域（例えば１５Ａ）、 （ｆ）前記第４エピタキシヤル領域に接触するソース電極（例えば２４）とドレ イン電極（例えば２５）、（ｇ）前記第５エピタキシヤル領域に接触し、そして 、ある長さを持つゲート電極（例えば１４）、（ｈ）ｎ型導電率を持つＩＩＩ− Ｖ族半導体化合物を有する第６のエピタキシヤル領域（例えば１４Ｂ）を備えた 前記ＰＩＮＦＥＴ構造体のＰＩＮ部分、 （ｉ）前記第６エピタキシヤル領域の少なくとも１部に接触するが前記第４又は 第５エピタキシヤル領域には接触しないｐ型導電率を持つＩＩＩ−Ｖ族半導体化 合物を有する；第７のエピタキシヤル領域（例えば１５Ｂ）、（ｊ）前記第７エ ピタキシヤル領域の少なくとも１部に接触する導電材料を含むｐ接触部（例えば １８）を有する半導体装置に於いて、 （ｋ）前記第６エピタキシヤル領域（例えば１４Ｂ）は前記第３エピタキシヤル 領域（例えば１３）の少なくとも１部に接触するが前記第４又は第５エピタキシ ヤル領域（例えば１４Ａと１５Ａそれぞれ）には接触せず、（ｌ）前記ＰＩＮ構 造体のｐ接触部（例えば１８）は前記第３エピタキシヤル領域（例えば１３）に 接触しない導電性の空気ブリツジ（例えば２０）によつて前記ゲート電極（例え ば１９〕に電気接続されており、そして、（ｍ）ｐ型導電率領域（例えば２１） が前記第７エピタキシヤル領域、第６エピタキシヤル領域、第３エピタキシヤル 領域を介して前記ＰＩＮ構造体のｐ接触部（例えば１８）の下から伸びて前記第 ２エピタキシヤル領域に少なくとも接触していることを特徴とする半導体装置。
2. ２．請求の範囲第１項による半導体装置であつて、前記ゲート電極（例えば１９ ）は前記第４エピタキシヤル領域の上に張り出るように前記第５エピタキシヤル 領域（例えば１５Ａ）に位置決めされていることを特徴とする半導体装置。
3. ３．請求の範囲第１項による半導体装置であつて、前記第４エピタキシヤル領域 と前記第５エピタキシヤル領域の界面に沿つて測定された前記第５エピタキシヤ ル領域の長さは前記ゲート電極の長さより短いことを特徴とする半導体装置。
4. ４．請求の範囲第３項による半導体装置であつて、前記第１領域はｎ型ＩｎＰの 基板であり、そして、前記第２、第３、第４、第５、第６及び第７エピタキシヤ ル領域はＩｎＰに格子整合された組成のＩＩＩ−Ｖ族半導体化合物であることを 特徴とする半導体装置。
5. ５．請求の範囲第４項による半導体装置であつて、前記第２エピタキシヤル領域 のＩＩＩ−Ｖ族半導体化合物は前記ＩｎＧａＡｓがほぼＩｎＰに格子整合される ような組成を持つ真性ＩｎＧａＡｓであることを特徴とする半導体装置。
6. ６．請求の範囲第５項の半導体装置であつて、前記第３エピタキシヤル領域はメ タロー有機物の化学蒸着により付着されたＦｅドープの半導体ＩｎＰであること を特徴とする半導体装置。
7. ７．請求の範囲第１項による半導体装置であつて、前記第４と第６エピタキシヤ ル領域はｎ型ＩｎＰを有し、前記第５と第７エピタキシヤル領域はｐ型ＩｎＰを 有していることを特徴とする半導体装置。
8. ８．請求の範囲第１項による半導体装置であつて、前記第４と第６エピタキシヤ ル領域はｎ型ＩｎＧａＡｓで、前記第５と第７エピタキシヤル領域はｐ型ＩｎＰ であることを特徴とする半導体装置。
9. ９．請求の範囲第１項による半導体装置であつて、前記第４と第６エピタキシヤ ル領域はｎ型ＩｎＰで、前記第５と第７エピタキシヤル領域はｐ型ＩｎＧａＡｓ であることを特徴とする半導体装置。
10. １０．請求の範囲第１項による半導体装置であつて、前記第４と第６エピタキシ ヤル領域はｎ型ＩｎＧａＡｓで前記第５と第７エピタキシヤル領域はｐ型ＩｎＰ であることを特徴とする半導体装置。
11. １１．請求の範囲第１項による半導体装置であつて、前記ｐ型接触部と前記ゲー ト電極との電気接続は前記第６と第７エピタキシヤル領域が前記第４と第５エピ タキシヤル領域に電気接触しないように空気ブリツジを有していることを特徴と する半導体装置。