JPS6247098A - Display unit - Google Patents

Display unit

Info

Publication number
JPS6247098A
JPS6247098A JP60185787A JP18578785A JPS6247098A JP S6247098 A JPS6247098 A JP S6247098A JP 60185787 A JP60185787 A JP 60185787A JP 18578785 A JP18578785 A JP 18578785A JP S6247098 A JPS6247098 A JP S6247098A
Authority
JP
Japan
Prior art keywords
display
data
memory
control
contents
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP60185787A
Other languages
Japanese (ja)
Inventor
稔 野尻
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Canon Inc
Original Assignee
Canon Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Canon Inc filed Critical Canon Inc
Priority to JP60185787A priority Critical patent/JPS6247098A/en
Publication of JPS6247098A publication Critical patent/JPS6247098A/en
Pending legal-status Critical Current

Links

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
(57) [Summary] This bulletin contains application data before electronic filing, so abstract data is not recorded.

Description

【発明の詳細な説明】 〔技術分野〕 本発明はビットマツプよりなるドツト毎の表示データに
より原稿画像を表示する表示装置に関し、特に、簡単な
回路構成によって種々の表示モードを簡易に実現し得る
ようにしたものである。
[Detailed Description of the Invention] [Technical Field] The present invention relates to a display device that displays an original image using dot-by-dot display data consisting of a bitmap, and in particular, to a display device that can easily realize various display modes with a simple circuit configuration. This is what I did.

〔従来技術〕[Prior art]

従来のこの種の表示装置において反転処理表示、さらに
は、その反転処理した表示内容を復元して再表示したり
するには、表示装置に前置して表示データの総括処理を
行なう中央処理装置側でそれぞれ反転処理、および復元
再表示処理を行なった複雑な構成の表示データを表示装
置に出力して表示していた。
In conventional display devices of this type, in order to perform inversion processing and display, and furthermore, to restore and redisplay the inverted display contents, a central processing unit is installed in front of the display device and performs comprehensive processing of display data. Display data of a complicated configuration, which has been subjected to inversion processing and restoration and redisplay processing, respectively, is output to a display device and displayed.

したがって、中央処理装置側でビット毎の表示データ処
理を行なう必要があるために、中央処理装置によって処
理すべき負荷が著しく増大するので、表示速度が低下す
るという欠点があった。また、上述の表示データ処理を
行なうためには、複雑なデータ処理プログラムを作成し
なければならないという問題もあった。
Therefore, since it is necessary to process display data bit by bit on the central processing unit side, the load to be processed by the central processing unit increases significantly, resulting in a disadvantage that the display speed decreases. Another problem is that a complicated data processing program must be created in order to perform the above-mentioned display data processing.

〔目  的〕〔the purpose〕

本発明の目的は、上述した従来の欠点を除去し、表示デ
ータの反転処理および復元再表示の各表示モードを簡単
な回路構成により簡易に処理して実現し得るようにし、
中央処理装置の処理負荷を軽減するとともに、複雑なビ
ット毎の表示データ処理を行なうプログラムを作成する
必要をなくした表示装置を提供することにある。
An object of the present invention is to eliminate the above-mentioned conventional drawbacks, and to enable each display mode of inversion processing and restored redisplay of display data to be easily processed and realized using a simple circuit configuration.
It is an object of the present invention to provide a display device that reduces the processing load on a central processing unit and eliminates the need to create a program that performs complicated bit-by-bit display data processing.

〔発明の要点〕[Key points of the invention]

本発明表示装置は1.従来慣用のビットマツプよりなる
画像ドツト毎の表示データに所望の表示モードを表わす
簡単な構成のビットマツプよりなる表示制御データを組
合わせ、さらに、それらのデータを識別分離するための
制御コマンドコードを付して入力画像信号を構成し、か
かる入力画像信号を表示するに当っては、表示データと
表示制御データとの極めて簡単な論理演算のみにより簡
易に処理して所望の表示モードの画像表示を実現し得る
ようにしたものである。
The display device of the present invention includes 1. Display data for each image dot made up of a conventional bitmap is combined with display control data made up of a bitmap of a simple configuration representing a desired display mode, and a control command code is added to identify and separate the data. When displaying such an input image signal, the input image signal can be easily processed using extremely simple logical operations on display data and display control data to realize image display in a desired display mode. This is what I did to get it.

〔実 施 例〕〔Example〕

以下に図面を参照して実施例につき本発明の詳細な説明
する。
In the following, the invention will be described in detail by way of example embodiments with reference to the drawings.

まず、本発明表示装置の構成の一実施例を第1図に示す
First, an embodiment of the configuration of the display device of the present invention is shown in FIG.

図中、1は表示装置のインタフェース制御回路であり、
中央処理装置との間の信号授受作業を制御する。2Aは
入力データレジスタであり、入力信号をいったん記憶す
る。 2Bは制御コマンドレジスタであり、入力信号中
の制御コマンドコードに応じて入力信号の各成分の分離
抽出を制御する。3Aはデータレジスタであり、入力信
号中の表示データをいったん記憶する。 3Bはアドレ
スレジスタであり、入力信号中の表示制御データをいっ
たん記憶する。
In the figure, 1 is an interface control circuit of the display device,
Controls signal exchange work with the central processing unit. 2A is an input data register that temporarily stores input signals. 2B is a control command register, which controls separation and extraction of each component of the input signal according to a control command code in the input signal. 3A is a data register, which temporarily stores display data in an input signal. 3B is an address register that temporarily stores display control data in an input signal.

、なお、本実施例においては、各レジスタ2A、3A。, Incidentally, in this embodiment, each register 2A, 3A.

3Bの容量を1ドツト分の表示データおよび表示制御デ
ータの構成に対応して16ビツト幅とし、制御コマンド
レジスタ2Bの容量を後述する制御コマンドコードの構
成に対応して2ビット幅とする。
The capacity of 3B is 16 bits wide, corresponding to the structure of display data and display control data for one dot, and the capacity of control command register 2B is 2 bits wide, corresponding to the structure of a control command code to be described later.

4はメモリ制御回路であり、表示データを記憶する表示
データメモリ5Aおよび表示制御データを記憶する表示
制御、メリ5Bに対するデータの書込みおよび読出しを
制御する。 t3Aは表示データレジスタであり1表示
に当って表示データを一時蓄える。 6Bは制御データ
レジスタであり、表示に当って表示制御データを一時蓄
える。7は排他的論理和(XOR)回路であり、ドツト
毎に表示データと表示制御データとの論理積を形成する
。9は表示制御回路であり、本実施例においてはCRT
を用いた表示器9における表示データと表示制御データ
との論理積の出力表示を制御する。
Reference numeral 4 denotes a memory control circuit, which controls the display data memory 5A for storing display data, the display control for storing display control data, and the writing and reading of data to and from the memory 5B. t3A is a display data register that temporarily stores display data for one display. 6B is a control data register that temporarily stores display control data during display. 7 is an exclusive OR (XOR) circuit which forms a logical product of display data and display control data for each dot. 9 is a display control circuit, which in this embodiment is a CRT.
The output display of the logical product of the display data and the display control data on the display 9 using the display unit 9 is controlled.

つぎに、かかる構成の本発明表示装置における表示動作
を詳細に説明する。この種表示装置を用いた画像読取・
記録・表示系に慣用の中央処理装置から供給する前述し
た構成の入力画像信号のうち、表示データおよび表示制
御データと制御コマンドコードとは、入力データレジス
タ2Aと制御コマンドレジスタ2Bとに分けていったん
保存する。
Next, the display operation in the display device of the present invention having such a configuration will be explained in detail. Image reading and
Among the input image signals having the above-mentioned configuration supplied from a conventional central processing unit to a recording/display system, display data, display control data, and control command codes are divided into an input data register 2A and a control command register 2B. save.

また、中央処理装置からは、各レジスタ2A、2Bに入
力データが書込まれたことを信号としてインターフェー
ス制御回路1に知らせる。
Further, the central processing unit notifies the interface control circuit 1 as a signal that input data has been written to each register 2A, 2B.

制御コマンドレジスタ2Bに書込む2ビツトの制御コマ
ンドコードはつぎのような意味を有している。
The 2-bit control command code written to the control command register 2B has the following meaning.

上位ビット ド・・入力データレジスタ2Aの内容が表示制御メモリ
5Bに関する情報である。
Upper bits: The contents of the input data register 2A are information regarding the display control memory 5B.

O・・・入力データレジスタ2Aの内容が表示データメ
モリ5Aに関する情報である。
O: The contents of the input data register 2A are information regarding the display data memory 5A.

下位ビット ド・・入力データレジスタ2Aの内容がメモリに入れる
べきデータである。
Lower bits: The contents of the input data register 2A are the data to be stored in the memory.

0・・・入力データレジスタ2Aの内容がメモリアドレ
スである。
0: The contents of the input data register 2A are memory addresses.

したがって、制御コマンドコードの内容はっぎの4とお
りとなる。
Therefore, there are four types of control command code contents.

00・・・入力データレジスタ2Aの内容は表示データ
メモリ5Aのメモリアドレスである。
00...The contents of the input data register 2A are the memory addresses of the display data memory 5A.

01・・・入力データレジスタ2Aの内容は表示データ
メモリ5Aに入れるべきデータである。
01...The contents of the input data register 2A are data to be input into the display data memory 5A.

IO・・・入力データレジスタ2Aの内容は表示制御メ
モリ5Bのアドレスである。
IO: The contents of the input data register 2A are the addresses of the display control memory 5B.

11・・・入力データレジスタ2Aの内容は表示制御メ
モリ5Bに入れるべきデータである。
11... The contents of the input data register 2A are data to be input into the display control memory 5B.

インターフェース制御回路lは、上述した制御コマンド
コードの下位ビットがOのときには入力データレジスタ
2Aの内容をアドレスレジスタ2Bに転送し、制御コマ
ンドニードの下位ビットが1のときには入力データレジ
スタ2Aの内容をデータレジスタ3Aに転送する。
The interface control circuit 1 transfers the contents of the input data register 2A to the address register 2B when the lower bit of the control command code mentioned above is 0, and transfers the contents of the input data register 2A to the address register 2B when the lower bit of the control command need is 1. Transfer to register 3A.

さらに、インタフェース制御回路lは各レジスタ3A、
3Bにそれぞれのデータをセットし終えると、メモリ制
御回路4にその旨の信号を送出する。メモリ制御回路4
は、表示制御回路8からのデータ出力要求とインタフェ
ース制御回路lからの指示との調整をとりながら、表示
データメモリ5Aおよび表示制御メモリ5Bのデータ書
込み、読出しを管理する。
Furthermore, the interface control circuit l has each register 3A,
When each data is set in 3B, a signal to that effect is sent to the memory control circuit 4. Memory control circuit 4
manages data writing and reading into and from display data memory 5A and display control memory 5B while coordinating data output requests from display control circuit 8 and instructions from interface control circuit l.

すなわち、インタフェース制御回路1から各レジスタ3
A、3Bにデータがセットされた旨の信号を受けると、
メモリ制御回路は、表示制御回路8からのデータ出力要
求の合い間に制御コマンドコードの上位ビットの内容と
アドレスレジスタ3Bの内容とに応じて表示データメモ
リ5Aおよび表示制御メモリ5Bのいずれかにデータレ
ジスタ3Aの内容のデータを書込む。
That is, from the interface control circuit 1 to each register 3
When receiving a signal indicating that data has been set in A and 3B,
The memory control circuit stores data in either the display data memory 5A or the display control memory 5B according to the contents of the upper bits of the control command code and the contents of the address register 3B between data output requests from the display control circuit 8. Write the data of the contents of register 3A.

一方、表示制御回路8はCR7表示器9に表示すべき表
示データをメモリ制御回路4に要求する。
On the other hand, the display control circuit 8 requests the memory control circuit 4 for display data to be displayed on the CR7 display 9.

メモリ制御回路4は、表示制御回路からのその要求に応
じて表示データメモリ5Aの内容の表示データを表示デ
ータレジスタ6Aに、また、表示制御メモリ5Bの内容
の表示制御データを表示制御レジスタ6Bに、それぞれ
16ビツト毎に出力する。
The memory control circuit 4 transfers the display data of the contents of the display data memory 5A to the display data register 6A and the display control data of the contents of the display control memory 5B to the display control register 6B in response to the request from the display control circuit. , are output every 16 bits.

ついで、各レジスタ8A 、 8Bの内容を表示制御口
1′       路8からの要求に応じて1ビツト毎
にXOR回路7」      に出力する。 XOR回
路7は表示データレジスタ6Aおよび表示制御レジスタ
6Bからのデータの1ビツト毎の論理積を形成して表示
制御回路8に出力する0表示制御回路8はその論理積デ
ータをCR7表示器9に出力して、つぎに述べるような
表示を行なう。
Then, the contents of the registers 8A and 8B are output bit by bit to the XOR circuit 7 in response to a request from the display control port 1'. The XOR circuit 7 forms a bit-by-bit logical product of the data from the display data register 6A and the display control register 6B and outputs it to the display control circuit 8.The 0 display control circuit 8 outputs the logical product data to the CR7 display 9. Output and display as described below.

本発明表示装置の上述のような表示動作における表示デ
ータメモリ5Aの内容の表示データおよび表示制御メモ
リ5Bの内容の表示制御データとCR7表示器9におけ
る表示モードとの関係の例を簡略化して第2図(A)〜
(I)に示す。
An example of the relationship between the display data of the contents of the display data memory 5A, the display control data of the contents of the display control memory 5B, and the display mode of the CR7 display 9 in the above-described display operation of the display device of the present invention will be simplified below. Figure 2 (A) ~
Shown in (I).

第2図(A)〜(I)のうち、同図(H)は、CR7表
示器9の表示面の左上隅に文字「A」を同図(G)に示
すように反転表示するとともに、数字「3」を同図(I
)に示すように全濃度白黒表示した場合の例を示したも
のである。
Among FIGS. 2(A) to (I), FIG. 2(H) displays the letter "A" inverted in the upper left corner of the display surface of the CR7 display 9 as shown in FIG. 2(G), and The number “3” is shown in the same figure (I
) shows an example of full density black and white display.

一方、第2図(B)は、同図(H)に示したCR7表示
器9の表示内容に対応した表示制御メモリ5Bの内容を
表わし、上半部は反転モードの表示領域であり、下半部
は全濃度白黒モードの表示領域であることを示している
。さらに、同図(A)は同図(B)の上半部の内容の反
転モード表示制御データをビット対応で示し、また、同
図CG)は同図(B)の下半部の内容の全濃度白黒モー
ド表示制御データをビット対応で示したものである。
On the other hand, FIG. 2 (B) shows the contents of the display control memory 5B corresponding to the display contents of the CR7 display 9 shown in FIG. The half part is a display area in full-density black-and-white mode. Furthermore, (A) of the same figure shows the inversion mode display control data of the contents of the upper half of the same figure (B) in bit correspondence, and CG) of the same figure shows the contents of the lower half of the same figure (B). Full-density monochrome mode display control data is shown in bit correspondence.

また、第2図(E)は、同図(H)に示したCR7表示
器9の表示内容に対応した表示データメモリ5Aの内容
を表わし、上下両半部に文字rAJと数字「3」との文
字パターンをそれぞれ示している。
In addition, FIG. 2(E) shows the contents of the display data memory 5A corresponding to the display contents of the CR7 display 9 shown in FIG. Each character pattern is shown below.

さらに、同図CD)は同図(E)の上半部の文字rA」
をビット対応で示し、同図(F)は同図(E)の下半部
の数字「3」をビット対応で示している。
Furthermore, the letter rA in the upper half of the same figure (E) is shown in the same figure (CD).
(F) shows the number "3" in the lower half of (E) in bit correspondence.

したがって、第2図(G)は、同図(A)に示した表示
制御メモリ5Bの内容のデータと同図(D)に示したデ
ータメモリ5Aの内容のデータとをビット毎に排他的論
理和処理した結果の中間調表示の文字rAJのビットマ
ツプを示し、同図(H)の上半部の表示内容をビット対
応で示したものとなる。また、同図(I)は、同図(C
)に示した表示制御メモリ5Bの内容のデータと同図C
F)に示した表示データメモリ5Aの内容のデータとを
ビー2ト毎に排他的論理和処理した結果の全濃度白黒表
示の数字「3」のビットマツプを示し、第2図(H)の
下半部の表示内容をビット対応で示したものとなる。
Therefore, in FIG. 2(G), the data of the contents of the display control memory 5B shown in FIG. 2(A) and the data of the contents of the data memory 5A shown in FIG. The bit map of the character rAJ in halftone display as a result of the sum processing is shown, and the display contents in the upper half of FIG. In addition, the same figure (I) is the same figure (C
) and the data of the contents of the display control memory 5B shown in C.
The bitmap of the number "3" in full-density black-and-white display is shown as a result of exclusive ORing every two beats with the data of the contents of the display data memory 5A shown in FIG. 2(H). The display contents of the half part are shown in bit correspondence.

すなわち、本発明表示装置においては、表示制御データ
のビットマツプを第2図(A)に示したようにすべて“
l“とすることにより、簡易に反転モードの表示を行な
うことができ、さらに、表示制御データのビットマツプ
を同図CG)に示したようにすべて“O”とすることに
より、反転表示した文字・数字等を復元再表示すること
ができる。
That is, in the display device of the present invention, the bitmap of the display control data is all "
By setting "l", it is possible to easily display the inverted mode.Furthermore, by setting the display control data bitmap to all "O" as shown in CG), the inverted characters and Numbers etc. can be restored and redisplayed.

したがって、例えば、第2図(B)の上半部を下半部と
同じ全濃度白黒モードの表示領域にすれば、第2図(H
)に示した文字「A」の反転表示を簡単に全濃度白黒モ
ードに復元して表示し得ることになる。
Therefore, for example, if the upper half of FIG.
) can be easily restored and displayed in the full-density monochrome mode.

なお、以上の説明においては1表示器9としてCR7表
示器を用いるようにしたが、その代わりにLCD表示器
など他の表示器を使用し得ること勿論である。
In the above description, a CR7 display is used as the 1 display 9, but it goes without saying that other displays such as an LCD display may be used instead.

〔効  果〕〔effect〕

以上の説明から明らかなように、本発明によれば、この
種表示装置に慣用の表示データメモリとは独立に表示制
御メモリを備えて表示モードを表わす表示制御データを
蓄え、その表示制御データと文字・数字等を表わす表示
データとの論理積を表示することにより、各種モードの
表示を行なうのであるから、中央処理装置からの単純な
処理命令によって表示制御メモリの内容を書変えるだけ
で反転表示、復元再表示等の複雑な表示処理を極めて簡
易に行なうことができる、という格別の効果が得られる
As is clear from the above description, according to the present invention, this type of display device is provided with a display control memory independent of the conventional display data memory, and stores display control data representing a display mode. Display in various modes is performed by displaying logical products with display data representing characters, numbers, etc., so the display can be reversed simply by rewriting the contents of the display control memory with a simple processing command from the central processing unit. A special effect is obtained in that complex display processing such as restoration and redisplay can be performed extremely easily.

【図面の簡単な説明】[Brief explanation of the drawing]

第1図は本発明表示装置の構成の一実施例を示すブロッ
ク線図、 第2図(A)〜(I)は本発明表示装置における表示制
御データ、文字数字等の表示データおよびそl・・・イ
ンタフェース制御回路、 2A・・・λカデータレジスタ、 2B・・・制御コマンドレジスタ、 3A・・・データレジスタ、 3B・・・アドレスレジスタ、 4・・・メモリ制御回路、             
  :5A・・・表示データメモリ。 5B・・・表示制御メモリ、 6A・・・表示データレジスタ、 6B・・・表示制御レジスタ。 7・・・排他的論理和(XOR)回路、8・・・表示制
御回路、 9・・・CR7表示器。 1′ ■
FIG. 1 is a block diagram showing one embodiment of the configuration of the display device of the present invention, and FIGS. 2 (A) to (I) show display control data, display data such as letters and numbers, and the like in the display device of the present invention. ...Interface control circuit, 2A...λ data register, 2B...control command register, 3A...data register, 3B...address register, 4...memory control circuit,
:5A...Display data memory. 5B...Display control memory, 6A...Display data register, 6B...Display control register. 7... Exclusive OR (XOR) circuit, 8... Display control circuit, 9... CR7 display. 1′ ■

Claims (1)

【特許請求の範囲】 1)それぞれビットマップよりなるドット毎の表示デー
タ信号と表示モードを表わす表示制御信号とを組合わせ
て制御コマンドコードを付した入力画像信号を受入れて
前記制御コマンドコードの制御のもとにドット毎に分離
した前記表示データ信号と前記表示制御信号とをそれぞ
れドット毎にいったん記憶する入力レジスタ手段と、該
表示データ信号および表示制御信号を順次にそれぞれ記
憶する表示データメモリおよび表示制御メモリと、該表
示データメモリおよび表示制御メモリの入出力を制御す
るメモリ制御手段と、該メモリ制御手段の制御のもとに
前記表示データメモリと前記表示制御メモリとのメモリ
内容の1ドット単位の排他的論理和を形成する論理積形
成手段および該排他的論理和を出力表示する表示手段と
を備えたことを特徴とする表示装置。 2)特許請求の範囲第1項記載の表示装置において、前
記表示制御信号をなすビットマップをすべて“1”およ
びすべて“0”とすることにより、それぞれ、反転表示
および復元再表示の各表示モードとすることを特徴とす
る表示装置。
[Claims] 1) Accepting an input image signal to which a control command code is attached by combining a display data signal for each dot consisting of a bitmap and a display control signal representing a display mode, and controlling the control command code. input register means for temporarily storing the display data signal and the display control signal separated for each dot based on the dots; a display data memory for sequentially storing the display data signal and the display control signal, respectively; a display control memory; a memory control means for controlling input/output of the display data memory and the display control memory; and one dot of the memory contents of the display data memory and the display control memory under the control of the memory control means. A display device comprising a logical product forming means for forming an exclusive OR of units and a display means for outputting and displaying the exclusive OR. 2) In the display device according to claim 1, by setting the bitmap forming the display control signal to all "1" and all "0", each display mode of inverted display and restored redisplay can be set. A display device characterized by:
JP60185787A 1985-08-26 1985-08-26 Display unit Pending JPS6247098A (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP60185787A JPS6247098A (en) 1985-08-26 1985-08-26 Display unit

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP60185787A JPS6247098A (en) 1985-08-26 1985-08-26 Display unit

Publications (1)

Publication Number Publication Date
JPS6247098A true JPS6247098A (en) 1987-02-28

Family

ID=16176890

Family Applications (1)

Application Number Title Priority Date Filing Date
JP60185787A Pending JPS6247098A (en) 1985-08-26 1985-08-26 Display unit

Country Status (1)

Country Link
JP (1) JPS6247098A (en)

Similar Documents

Publication Publication Date Title
JPH0362090A (en) Control circuit for flat panel display
JPS61188582A (en) Multi-window writing controller
US5459833A (en) Display control system
JP3245229B2 (en) Display control device and display control method
US4988985A (en) Method and apparatus for a self-clearing copy mode in a frame-buffer memory
JPS6247098A (en) Display unit
JPS6247097A (en) Display unit
JP2993745B2 (en) Frame memory
JPS6138987A (en) Crt controller
JPS60251431A (en) Memory display device
JPH0550013B2 (en)
JPH0695272B2 (en) Image display device
JPS6298390A (en) Display unit
JPS5915287A (en) Display unit
JPH0683290A (en) Display control device
JPH02105264A (en) Memory device for processing graphic data
JPS63121889A (en) Bit map type display device
JPH06139136A (en) Display memory access system
JPS62269192A (en) Rule generator/eraser
JPS62293288A (en) Character pattern transfer system
JPS63136171A (en) Image data processor
JPS60173587A (en) Data processor
JPS63175885A (en) Display memory clearing system for crt display unit
JPH0683292A (en) Display control device
JPH05204352A (en) Color display device