JPS6244353B2 - - Google Patents
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- Publication number
- JPS6244353B2 JPS6244353B2 JP57169215A JP16921582A JPS6244353B2 JP S6244353 B2 JPS6244353 B2 JP S6244353B2 JP 57169215 A JP57169215 A JP 57169215A JP 16921582 A JP16921582 A JP 16921582A JP S6244353 B2 JPS6244353 B2 JP S6244353B2
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- Japan
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- data
- memory
- decoder
- selection circuit
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- Expired
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Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
Description
【発明の詳細な説明】
本発明はサンプリングデータ収集などリアルタ
イムで一群のデータの書込みと読出しをする記憶
装置に関する。DETAILED DESCRIPTION OF THE INVENTION The present invention relates to a storage device for writing and reading a group of data in real time, such as sampling data collection.
デイジタル保護継電器では一群のサンプリング
データをリアルタイムで収集して該データ群を保
護演算に使用する。このように、一群のデイジタ
ルデータをリアルタイムで収集、該収集データ群
の取出しのための記憶装置は、例えばコンピユー
タの内部メモリ（ランダムアクセスメモリ）の特
定エリアを記憶要素としてCPUによるアドレス
データの順次制御でデータの順次書込み又は読出
しするものでは、CPU側は第１図に示す制御を
必要としてソフトウエア処理が複雑になる。第１
図において、CPUはデータ収集際してメモリの
特定エリアの先頭番地をアドレスデータとして与
えるポインターセツトを施し、次いで該先頭番地
に第１番目のデータ格納をし、次いでアドレスデ
ータを＋１又は−１にするポインタ更新を施し、
該更新アドレスが特定エリアの最終番地又は予定
番地か否かのエリア終りの判定をし、エリア終り
でないときは更新されたアドレスに第２番目のデ
ータ格納に戻り、再びポインタ更新する繰り返し
処理を施し、エリア終りで次回のポインターセツ
ト又は他の処理に戻る。特定エリアからのデータ
読出しは第１図でデータ格納に代えてデータ読出
し処理になる。 A digital protection relay collects a group of sampling data in real time and uses the data group for protection calculations. In this way, a group of digital data is collected in real time, and the storage device for retrieving the collected data group is, for example, a specific area of the computer's internal memory (random access memory) as a storage element, and address data is sequentially controlled by the CPU. In the case where data is sequentially written or read, the CPU side requires the control shown in FIG. 1, which complicates the software processing. 1st
In the figure, when collecting data, the CPU sets a pointer to give the first address of a specific area of memory as address data, then stores the first data at the first address, and then changes the address data to +1 or -1. Update the pointer to
The end of the area is determined by determining whether the update address is the final address or the planned address of the specific area, and if it is not the end of the area, the process returns to the second data storage at the updated address and repeats the process of updating the pointer again. , returns to the next pointer set or other processing at the end of the area. Reading data from a specific area is a data read process instead of data storage in FIG.
従つて、CPU側では１つのデータ書込み、読
出しの都度、ポインタ更新を必要とし、CPU側
の処理が繁雑になる。 Therefore, on the CPU side, a pointer must be updated each time one data is written or read, making the processing on the CPU side complicated.
本発明は、メモリ内のアドレスを自動的に更新
する少しのハードウエアを設けることにより、
CPU側のアドレス指定を簡単にして一連のデー
タの書込み、読出しにメモリの仮想的なローテー
シヨンを可能にした記憶装置を提供することを目
的とする。 By providing a small amount of hardware to automatically update addresses in memory, the present invention
The purpose of the present invention is to provide a storage device that allows virtual rotation of memory for writing and reading a series of data by simplifying addressing on the CPU side.
第２図は本発明の一実施例を示す回路図であ
る。ランダムアクセスメモリ１はコンピユータの
メモリの一部に一群データのメモリエリアとして
確保される。メモリ１へのデータ書込み、読出し
は双方向性になるデータバス２でなされ、アドレ
ツシングはアドレス制御回路３によつてなされ
る。そのうち、デコーダ４はアドレスバス５のう
ちの基底アドレス（上位アドレス）データをデコ
ードし、該データがメモリ１のアドレス範囲にあ
るときは該アドレス範囲に相当する端子に論理
“１”出力を得る。下位アドレス選択回路６は、
カウンタ構成にされ、デコーダ４の論理“１”出
力を計数加算入力とする。加算器７はデコーダ４
の論理“１”出力を加算制御信号とし、アドレス
バス５のうちの基底アドレスデータと下位アドレ
ス選択回路６の計数内容とを加算してメモリ１の
アドレスデータを得る。下位アドレス選択回路６
はそのカウンタ桁数がメモリ１の想定する最大デ
ータ数ｎを計数できるように決められる。CPU
側とはアドレスバス５、データバス２との結合の
ほかにメモリ１への書込み、読出しのためのリー
ド／ライト信号P1や下位アドレス選択回路６の初
期リセツト信号P2が与えられる。 FIG. 2 is a circuit diagram showing one embodiment of the present invention. A random access memory 1 is secured as a memory area for a group of data in a part of the memory of a computer. Writing and reading data to and from the memory 1 is performed by a bidirectional data bus 2, and addressing is performed by an address control circuit 3. Among them, the decoder 4 decodes the base address (upper address) data of the address bus 5, and when the data is within the address range of the memory 1, a logic "1" output is obtained from the terminal corresponding to the address range. The lower address selection circuit 6 is
It has a counter configuration, and uses the logic "1" output of the decoder 4 as a counting addition input. Adder 7 is decoder 4
The logical "1" output of the address bus 5 is used as an addition control signal, and the base address data of the address bus 5 and the count contents of the lower address selection circuit 6 are added to obtain the address data of the memory 1. Lower address selection circuit 6
is determined so that the number of digits of the counter can count the maximum number of data n expected in the memory 1. CPU
In addition to connection with the address bus 5 and data bus 2, the read/write signal P1 for writing to and reading from the memory 1 and the initial reset signal P2 of the lower address selection circuit 6 are applied to the side.
こうした構成のアドレス制御回路３を付加した
メモリ１は、データ群の順次書込み、読出しに
は、まずCPU側から下位アドレス選択回路６の
リセツトP2及びCPUのREAD／WRITE信号とし
てのデータ書込み、読出しの信号P1が与えられ
る。この状態で一群のデータをメモリ１に書込む
には、CPUはアドレスバス５に基底アドレスデ
ータを乗せる。この基底アドレスデータはメモリ
１の特定エリアの先頭番地の上位アドレスに一致
する。この基底アドレスデータが与えられたデコ
ーダ４はまず加算器７を加算制御し、加算器７は
基底アドレスデータに下位アドレス選択回路６の
内容を加算してアドレスデータを得る。このと
き、選択回路６の内容は零（リセツト）であるか
らメモリ特定エリアの先頭番地に一致し、これは
第１図におけるポインターセツトと同じになる。
この先頭番地へのデータ書込み終了後、デコーダ
４の出力“０”への復帰で下位アドレス選択回路
６は内容の＋１加算動作をする。この状態で
CPU側が再度アドレスバス５に基底アドレスデ
ータを乗せると、加算器７からは先頭番地の次の
番地になるアドレスデータを得る。 In order to sequentially write and read a data group, the memory 1 with the address control circuit 3 having such a configuration first resets the lower address selection circuit 6 from the CPU side P2 and writes and reads the data as the CPU's READ/WRITE signal. A signal P 1 is given. To write a group of data to the memory 1 in this state, the CPU puts base address data on the address bus 5. This base address data corresponds to the upper address of the starting address of the specific area of the memory 1. The decoder 4 supplied with this base address data first controls addition of the adder 7, and the adder 7 adds the contents of the lower address selection circuit 6 to the base address data to obtain address data. At this time, since the content of the selection circuit 6 is zero (reset), it matches the starting address of the specific memory area, which is the same as the pointer set in FIG.
After data writing to the first address is completed, the output of the decoder 4 returns to "0", and the lower address selection circuit 6 performs an operation of adding +1 to the contents. in this state
When the CPU side puts the base address data on the address bus 5 again, the adder 7 obtains the address data for the address next to the first address.
こうした動作の繰返し、即ちCPU側から基底
アドレスデータをバス５上に乗せる都度、自動的
にポインタ更新をしながら１群のデータをメモリ
１に先頭番地から順次書込む。逆に、データ読出
しはCPUのコントロール信号P1が切換わつてな
される。 Each time such an operation is repeated, that is, each time base address data is placed on the bus 5 from the CPU side, a group of data is sequentially written into the memory 1 from the first address while automatically updating the pointer. Conversely, data reading is performed by switching the CPU control signal P1 .
次に、メモリ１の特定番地又は最終番地へのデ
ータ書込み、読出しが終了したとき、信号P2によ
り下位アドレス選択回路６の内容をリセツトすれ
ば、次回のデータの書込み又は読出しは基底アド
レスを与えることで再開される。従つて、CPU
側はポインターデータをデータ個数だけ繰返し与
えることで任意番地からのデータ書込みと読出し
ができ、ポインタ更新制御を必要としないでアド
レス指定番地のローテーシヨンを可能にする。 Next, when data writing or reading to a specific address or the final address of the memory 1 is completed, if the contents of the lower address selection circuit 6 are reset by the signal P2 , the next data writing or reading will be given the base address. It will be restarted. Therefore, the CPU
By repeatedly giving pointer data as many times as the number of data items, data can be written and read from any address, and rotation of designated addresses is possible without the need for pointer update control.
以上のとおり、本発明によれば、ランダムアク
セスメモリに少しのハードウエア構成のアドレス
制御回路を設けることにより、実時間で入力され
るデータ群をポインタ更新を必要とすることなく
書込みできるし、書込まれたデータ群の任意個数
読出しにもポインタ更新することなくでき、
CPU側のソフトウエア処理を大幅に軽減できる
効果がある。 As described above, according to the present invention, by providing an address control circuit with a small hardware configuration in a random access memory, data groups input in real time can be written without the need for updating pointers. Any number of stored data groups can be read without updating the pointer.
This has the effect of significantly reducing software processing on the CPU side.
第１図は従来の記憶装置における制御フローチ
ヤート、第２図は本発明の一実施例を示す回路図
である。
１……ランダムアクセスメモリ、２……データ
バス、３……アドレス制御回路、４……デコー
ダ、５……アドレスバス、６……下位アドレス選
択回路、７……加算器。
FIG. 1 is a control flowchart in a conventional storage device, and FIG. 2 is a circuit diagram showing an embodiment of the present invention. DESCRIPTION OF SYMBOLS 1... Random access memory, 2... Data bus, 3... Address control circuit, 4... Decoder, 5... Address bus, 6... Lower address selection circuit, 7... Adder.
Claims (1)
ドレスデータのうちの特定メモリエリアの先頭番
地のアドレスデータをデコードして特定メモリエ
リアを指定するアドレスであることを検出するデ
コーダと、初期リセツトされるカウンタの計数加
算入力を上記デコーダの検出出力とする下位アド
レス選択回路と、上記デコーダの検出毎に上記下
位アドレス選択回路の計数内容と上記先頭番地の
アドレスデータを加算して上記ランダムアクセス
メモリのアドレスデータとする加算器とを備えた
ことを特徴とする記憶装置。1 Random access memory, a decoder that decodes the address data of the first address of a specific memory area among the address data of this memory and detects that it is an address specifying a specific memory area, and a counter that is initially reset. a lower address selection circuit whose addition input is the detection output of the decoder; and each time the decoder detects, the count contents of the lower address selection circuit and the address data of the first address are added together to form address data of the random access memory. A storage device characterized by comprising an adder.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16921582A JPS5958680A (en) | 1982-09-27 | 1982-09-27 | Storage device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16921582A JPS5958680A (en) | 1982-09-27 | 1982-09-27 | Storage device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5958680A JPS5958680A (en) | 1984-04-04 |
| JPS6244353B2 true JPS6244353B2 (en) | 1987-09-19 |
Family
ID=15882338
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16921582A Granted JPS5958680A (en) | 1982-09-27 | 1982-09-27 | Storage device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5958680A (en) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08292917A (en) * | 1995-04-21 | 1996-11-05 | Nec Corp | Controller |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4911425A (en) * | 1972-04-13 | 1974-01-31 |
-
1982
- 1982-09-27 JP JP16921582A patent/JPS5958680A/en active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4911425A (en) * | 1972-04-13 | 1974-01-31 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5958680A (en) | 1984-04-04 |
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