JPS6243234A - 時分割多重通信装置 - Google Patents
時分割多重通信装置Info
- Publication number
- JPS6243234A JPS6243234A JP18442085A JP18442085A JPS6243234A JP S6243234 A JPS6243234 A JP S6243234A JP 18442085 A JP18442085 A JP 18442085A JP 18442085 A JP18442085 A JP 18442085A JP S6243234 A JPS6243234 A JP S6243234A
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- JP
- Japan
- Prior art keywords
- switching
- station
- circuit
- switching signal
- signal
- Prior art date
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- Pending
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- Time-Division Multiplex Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
[産業上の利用分野]
この発明は、電話、各種データ、または画像情報等をデ
ジタル化して時分割多重方式により伝送する通信装置に
関するものである・ [従来の技術] 従来、第3図に示すような時分割多重通信装置が知られ
ている(特願昭58−233084号参照)、同図にお
いて、(1)は’ilI話機のような端末機器と接続す
るための端末インタ−2エース回路で、複数の局のそれ
ぞれに多数設けられている。
ジタル化して時分割多重方式により伝送する通信装置に
関するものである・ [従来の技術] 従来、第3図に示すような時分割多重通信装置が知られ
ている(特願昭58−233084号参照)、同図にお
いて、(1)は’ilI話機のような端末機器と接続す
るための端末インタ−2エース回路で、複数の局のそれ
ぞれに多数設けられている。
(2)は伝送路インターフェース回路、(6)はフレー
ム同期発生回路、(8)はパターン発生回路である。
ム同期発生回路、(8)はパターン発生回路である。
つぎに動作について説明する。
受信したデータは固有の符号則(たとえばAMI 、C
MI符号)からNRZ符号に変換されたのち、受信デー
タのフレーム同期信号を抽出し、フレーム同期発生回路
(6)の装置フレーム同期に送受信のデータ位相を同期
させて、データの分雑、多重化を行なっている。
MI符号)からNRZ符号に変換されたのち、受信デー
タのフレーム同期信号を抽出し、フレーム同期発生回路
(6)の装置フレーム同期に送受信のデータ位相を同期
させて、データの分雑、多重化を行なっている。
一方、パターン発生回路(9)は複数の端末インターフ
ェース回路(1)からの送受信データを、それぞれの送
受信バスに入出力するタイムスロットを固定的に制御し
ている。
ェース回路(1)からの送受信データを、それぞれの送
受信バスに入出力するタイムスロットを固定的に制御し
ている。
[発明か解決しようとする問題点]
従来の時分割多重通信装置は以上のように構成されてい
るので、特定の端末インターフェースが未使用状7gで
あっても、この端末インターフェースか固定的にタイ1
、スロットを占有するから、伝送効−(λが悪い。
るので、特定の端末インターフェースが未使用状7gで
あっても、この端末インターフェースか固定的にタイ1
、スロットを占有するから、伝送効−(λが悪い。
この発明は上記のような問題点を解消するためになされ
たもので、タイ11スリツトを必要に応じて切り替える
ことにより、伝送効率のよい多重通信装着を得ることを
[1的とする。
たもので、タイ11スリツトを必要に応じて切り替える
ことにより、伝送効率のよい多重通信装着を得ることを
[1的とする。
[問題点を解決するための手段]
この発明に係る時分割多重通信装置は、親局と子局のそ
れぞれに、多重化パターンメモリ、制御回路および多重
化パターン切替回路を設けるとともに1親局にフレーム
回期信号に位相同期してタイムスロットの切(+信号を
出力する切替信号発生回路を、子局に親局からの切科信
−)を検出する切替信号検出回路をそれぞれ設け、上記
親局の切4J信号発生回路からの切替信号により、親局
および子局のそれぞれの制御回路を作動させて、それぞ
れの多重化パターンメモリを変更し、そのメモリの内容
にしたがって、それぞれの多重化パターン切替回路によ
りタイムスロットを切り替えるようにしている。
れぞれに、多重化パターンメモリ、制御回路および多重
化パターン切替回路を設けるとともに1親局にフレーム
回期信号に位相同期してタイムスロットの切(+信号を
出力する切替信号発生回路を、子局に親局からの切科信
−)を検出する切替信号検出回路をそれぞれ設け、上記
親局の切4J信号発生回路からの切替信号により、親局
および子局のそれぞれの制御回路を作動させて、それぞ
れの多重化パターンメモリを変更し、そのメモリの内容
にしたがって、それぞれの多重化パターン切替回路によ
りタイムスロットを切り替えるようにしている。
[作用]
この発明によれば、親局からの切替信号により、親局自
身および子局のタイムスロットを適宜切り替えることが
できる。したがって、たとえば、予めタイ11スツト数
(チャンネルSR)を多めに設定しておけば、未使用の
端末に対応したタイムスロットを適宜省略することがで
きる。
身および子局のタイムスロットを適宜切り替えることが
できる。したがって、たとえば、予めタイ11スツト数
(チャンネルSR)を多めに設定しておけば、未使用の
端末に対応したタイムスロットを適宜省略することがで
きる。
[実施例]
以下、この発明の実施例を図面にしたがって説明する。
第1図は、主として1は話回線に使用される通信装置を
示し、同図において、Aは親局、Bは子局で、端末間で
のデータの伝達は、上記親局Aおよび子局Bを通して行
なわれる。(1)は端末インターフェース回路、(2)
fi伝送路インターフェース回路、親局Aの(3)は
切替信号発生回路、(4)は切干)信号検出回路、子局
Bの(5)は切替信号転送回路、(6)はフレーム回期
発生回路、(7)は多重化パターン切苔回路、(8)は
RAMからなる多重化パターンメモリ、(10)は制御
回路、(11)は同一極間で直接分岐中継する場合の分
岐中継切替スイッチ、(12)は分岐中継功科スイッチ
を制御するためのRAMからなるアドレスパターンメモ
リである。親局Aには、」−記切(+信号転送回路(5
)を除く各回路(1)〜(8)、 (10)〜(12)
が設けられ、子局Bには、上記回持信号発生回路(3)
を除く各回路(1)〜(8) 、 (10)〜(12
)が設けられている。
示し、同図において、Aは親局、Bは子局で、端末間で
のデータの伝達は、上記親局Aおよび子局Bを通して行
なわれる。(1)は端末インターフェース回路、(2)
fi伝送路インターフェース回路、親局Aの(3)は
切替信号発生回路、(4)は切干)信号検出回路、子局
Bの(5)は切替信号転送回路、(6)はフレーム回期
発生回路、(7)は多重化パターン切苔回路、(8)は
RAMからなる多重化パターンメモリ、(10)は制御
回路、(11)は同一極間で直接分岐中継する場合の分
岐中継切替スイッチ、(12)は分岐中継功科スイッチ
を制御するためのRAMからなるアドレスパターンメモ
リである。親局Aには、」−記切(+信号転送回路(5
)を除く各回路(1)〜(8)、 (10)〜(12)
が設けられ、子局Bには、上記回持信号発生回路(3)
を除く各回路(1)〜(8) 、 (10)〜(12
)が設けられている。
つぎに動作について説明する。
端末インターフェース回路(1)の使用状態は制御回路
(10)により常に監視されており、端末データのタイ
ムスロットの変更が生じたときは、制御回路(10)か
らの指令により、親局および子局の多重化パターンメモ
リ(8)の内容を、伝送路インターフェース回路(2)
および伝送路(13)を経て相互に転送し、内容の確認
が終了すれば、親局の切替信号発生回路(3)から切替
レディ信号を子局に送出する。
(10)により常に監視されており、端末データのタイ
ムスロットの変更が生じたときは、制御回路(10)か
らの指令により、親局および子局の多重化パターンメモ
リ(8)の内容を、伝送路インターフェース回路(2)
および伝送路(13)を経て相互に転送し、内容の確認
が終了すれば、親局の切替信号発生回路(3)から切替
レディ信号を子局に送出する。
子局Bの切替信号検出回路(4)では、親局Aから送出
された切替レディ信号により切替タイミングを検出し、
功科動作?t@備に入ると同時に、切替信号転送回路(
5)を作動させ、切替準備完了を示す信号を、伝送路イ
ンターフェース回路(2)および伝送路(13)を経て
親局Aへ転送させる。
された切替レディ信号により切替タイミングを検出し、
功科動作?t@備に入ると同時に、切替信号転送回路(
5)を作動させ、切替準備完了を示す信号を、伝送路イ
ンターフェース回路(2)および伝送路(13)を経て
親局Aへ転送させる。
親局Aでは、その切替信号検出回路(4)が、子局Bか
ら転送されてきた信号を検出して、子局Bが正常な功科
準備に入ったことを確認したうえで、制御回路(10)
を作動させ、自局の多重化パターンメモリ(8)を切り
替える。これと同時に、上記切替信号検出回路(4)が
切替信号発生回路(3)を作動させ、フレーム同期発生
回路(8)からのフレーム同期信号に位相同期して、タ
イムスロットの切替信号を発生させる。タイt、スロッ
トノ切(季をフレームの中途で行なうと、フレート内の
情報が乱れるので、この切替をフレームの1了時点で行
なうために、フレーム回期信号に位相同期して切8(a
号を発生させているのである。
ら転送されてきた信号を検出して、子局Bが正常な功科
準備に入ったことを確認したうえで、制御回路(10)
を作動させ、自局の多重化パターンメモリ(8)を切り
替える。これと同時に、上記切替信号検出回路(4)が
切替信号発生回路(3)を作動させ、フレーム同期発生
回路(8)からのフレーム同期信号に位相同期して、タ
イムスロットの切替信号を発生させる。タイt、スロッ
トノ切(季をフレームの中途で行なうと、フレート内の
情報が乱れるので、この切替をフレームの1了時点で行
なうために、フレーム回期信号に位相同期して切8(a
号を発生させているのである。
十記切科信号は、多重化パターン切付回路(7)に入力
されて、上記多重化パターンメモリ(8)の内容にした
がってアドレスバスの内容を変更す己。つまり、タイム
スロットをすjり替える。一方、切替信号発生回路(3
)からのpj科倍信号、伝送路インターフェース回路(
2)および伝送路(13)を経て子局Bへ伝送される。
されて、上記多重化パターンメモリ(8)の内容にした
がってアドレスバスの内容を変更す己。つまり、タイム
スロットをすjり替える。一方、切替信号発生回路(3
)からのpj科倍信号、伝送路インターフェース回路(
2)および伝送路(13)を経て子局Bへ伝送される。
子局Bでは、親局Aの切替信号発生回路(3)からの切
替信号を、切替信号検出回路(4)で検出し、この切替
信号に従属同期して、制御回路(10)を作動させ、自
局の多重化パターンメモリ(8)をpJり替える。これ
とtfi1時に、切替信号検出回路(4)が切替信号転
送回路(5)を作動させ、切替信号転送回路(5)から
の信(3により、フレーム回期発生回路(8)からのフ
レーム同期信号に位相同期して、多重化パターン切付回
路(7)を作動させ、上記多重化パターンメモリ(8)
の内容にしたかつて、タイJ・スロットを切り+4える
。これにより、タイムスロット変更後の親局Aと子局8
間のデータ回線が確保される。
替信号を、切替信号検出回路(4)で検出し、この切替
信号に従属同期して、制御回路(10)を作動させ、自
局の多重化パターンメモリ(8)をpJり替える。これ
とtfi1時に、切替信号検出回路(4)が切替信号転
送回路(5)を作動させ、切替信号転送回路(5)から
の信(3により、フレーム回期発生回路(8)からのフ
レーム同期信号に位相同期して、多重化パターン切付回
路(7)を作動させ、上記多重化パターンメモリ(8)
の内容にしたかつて、タイJ・スロットを切り+4える
。これにより、タイムスロット変更後の親局Aと子局8
間のデータ回線が確保される。
こうして変更されたタイムスロットの一例を第2図に示
す、同図において、3つの子局N091〜N003の間
でタイムスロットが順次変更されている。
す、同図において、3つの子局N091〜N003の間
でタイムスロットが順次変更されている。
また、この実施例では、同一局において複数の端末間で
データの分岐挿入を行なう場合、同様な方法により、第
1図の制御回路(10)が、RAMからなる分岐中継ア
ドレスパターンメモリ(12)を変更し、変更した内容
にしたがって分岐中継切?+スイッチ(11)を作動さ
せることにより、4.¥定のタイムスロットのみを自由
に分岐中継する。
データの分岐挿入を行なう場合、同様な方法により、第
1図の制御回路(10)が、RAMからなる分岐中継ア
ドレスパターンメモリ(12)を変更し、変更した内容
にしたがって分岐中継切?+スイッチ(11)を作動さ
せることにより、4.¥定のタイムスロットのみを自由
に分岐中継する。
なお、上記実施例では、親局と子局を別々に構成したが
、実際の装ごでは親子両方の機11セを併せて構成し、
システムにより親と了を選択して用いることもできる。
、実際の装ごでは親子両方の機11セを併せて構成し、
システムにより親と了を選択して用いることもできる。
また、アドレスの構成により1同一データを多数の方路
に分岐中継するか、または、多数のデータの論理和をと
ることにより、1;Nのデータ回線を構成してもよい。
に分岐中継するか、または、多数のデータの論理和をと
ることにより、1;Nのデータ回線を構成してもよい。
[発1gJの効果]
以」二のように、この発明によれば、親局からの切替信
号により、親局自身および子局のタイムスロットを適宜
切り替えることができる。したがって、予めタイムスロ
ット数(チャンネル数)を多めに設定しておき、未使用
の端末に対応したタイムスロットを適宜省略するような
方法により、伝送効二(べを著しく向1;させることが
できる。また、システム変更にも容易に対応できる。
号により、親局自身および子局のタイムスロットを適宜
切り替えることができる。したがって、予めタイムスロ
ット数(チャンネル数)を多めに設定しておき、未使用
の端末に対応したタイムスロットを適宜省略するような
方法により、伝送効二(べを著しく向1;させることが
できる。また、システム変更にも容易に対応できる。
第1図はこの発明の一実施例による時分割多重通信装置
を示す系統図、第2図はタイムスロット変更の一例を示
すタイムチャート、第3図は従来の時分割多重通信装置
を示す系統図である。 (1)・・・端末インターフェース回路、(3)・・・
切替信号発生回路、(4)・・・切替信号検出回路、(
7)・・・多重化パターン切替回路、(8)・・・多重
化パターンメモリ、 (10)・・・制御回路。 なお、図中、同一符号は同一または相当部分を示す。
を示す系統図、第2図はタイムスロット変更の一例を示
すタイムチャート、第3図は従来の時分割多重通信装置
を示す系統図である。 (1)・・・端末インターフェース回路、(3)・・・
切替信号発生回路、(4)・・・切替信号検出回路、(
7)・・・多重化パターン切替回路、(8)・・・多重
化パターンメモリ、 (10)・・・制御回路。 なお、図中、同一符号は同一または相当部分を示す。
Claims (1)
- (1)親局および子局を介して、時分割多重方式により
端末間で情報を伝達する時分割多重通信装置において、
親局が、フレーム同期信号に位相同期してタイムスロッ
トの切替信号を出力する切替信号発生回路と、多重化パ
ターンメモリと、上記切替信号を受けて作動し、上記多
重化パターンメモリを変更する制御回路と、上記多重化
パターンメモリの内容にしたがつてタイムスロットを切
り替える多重化パターン切替回路とを有し、子局が、多
重化パターンメモリと、親局からの切替信号を検出する
切替信号検出回路と、検出された切替信号を受けて作動
し、子局の多重化パターンメモリを変更する制御回路と
、子局の多重化パターンメモリの内容にしたがつてタイ
ムスロットを切り替える多重化パターン切替回路とを有
することを特徴とする時分割多重通信装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP18442085A JPS6243234A (ja) | 1985-08-20 | 1985-08-20 | 時分割多重通信装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP18442085A JPS6243234A (ja) | 1985-08-20 | 1985-08-20 | 時分割多重通信装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS6243234A true JPS6243234A (ja) | 1987-02-25 |
Family
ID=16152849
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP18442085A Pending JPS6243234A (ja) | 1985-08-20 | 1985-08-20 | 時分割多重通信装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS6243234A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS62262535A (ja) * | 1986-05-09 | 1987-11-14 | Nec Corp | タイムスロット入替方法 |
JPS647829A (en) * | 1987-06-30 | 1989-01-11 | Nippon Telegraph & Telephone | Data transmission circuit |
-
1985
- 1985-08-20 JP JP18442085A patent/JPS6243234A/ja active Pending
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS62262535A (ja) * | 1986-05-09 | 1987-11-14 | Nec Corp | タイムスロット入替方法 |
JPS647829A (en) * | 1987-06-30 | 1989-01-11 | Nippon Telegraph & Telephone | Data transmission circuit |
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