JPS6242392A - 半導体メモリ - Google Patents
半導体メモリInfo
- Publication number
- JPS6242392A JPS6242392A JP60181270A JP18127085A JPS6242392A JP S6242392 A JPS6242392 A JP S6242392A JP 60181270 A JP60181270 A JP 60181270A JP 18127085 A JP18127085 A JP 18127085A JP S6242392 A JPS6242392 A JP S6242392A
- Authority
- JP
- Japan
- Prior art keywords
- gate
- data
- output
- circuit
- sense amplifier
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（イ）産業上の利用分野
本発明は半導体メモリに関し、特にコンデンサに蓄積さ
れた電荷をセンスアンプで読み出すダイナミックメモリ
に関する。
れた電荷をセンスアンプで読み出すダイナミックメモリ
に関する。
（ロ）従来の技術
従来のダイナミックメモリ（Ｄ−ＲＡＭ）は、第３図に
示す如く構成されている。第３図に於いて、複数のセン
スアンプ（１）の各々には、一対のセンスノードに接続
されたビット線ＢＬ及び■工が設けられ、各々のビット
線ＢＬ及びＢＬＫは、ローアドレスデコーダ（２）から
出力される複数のワード線Ｗによって選択されるメモリ
セル（３）が複数接続されろと共にローアドレスデコー
ダ（２）から出力されるダミーワード線ＤＷ及びＤＷで
選択されるダミーセル（４）が接続される。また、ビッ
ト線ＢＬ及びＢＬには、センスアンプ（１１のセンス動
作後、ビット線ＢＬ又は１１を所定の電位に引き上げる
アクティブリストア回路（５）が接続され、更に、カラ
ムアドレスデコーダ（６）のカラム線ＣＬによって制御
されるＭ ＯＳ Ｆ Ｅ Ｔ（７）が、出力回路（８）
の入力に接続された出力線り。及び態とビット線ＢＬ及
びＢＬＯ間に設けられる。
示す如く構成されている。第３図に於いて、複数のセン
スアンプ（１）の各々には、一対のセンスノードに接続
されたビット線ＢＬ及び■工が設けられ、各々のビット
線ＢＬ及びＢＬＫは、ローアドレスデコーダ（２）から
出力される複数のワード線Ｗによって選択されるメモリ
セル（３）が複数接続されろと共にローアドレスデコー
ダ（２）から出力されるダミーワード線ＤＷ及びＤＷで
選択されるダミーセル（４）が接続される。また、ビッ
ト線ＢＬ及びＢＬには、センスアンプ（１１のセンス動
作後、ビット線ＢＬ又は１１を所定の電位に引き上げる
アクティブリストア回路（５）が接続され、更に、カラ
ムアドレスデコーダ（６）のカラム線ＣＬによって制御
されるＭ ＯＳ Ｆ Ｅ Ｔ（７）が、出力回路（８）
の入力に接続された出力線り。及び態とビット線ＢＬ及
びＢＬＯ間に設けられる。
第３図に示された回路に於いて、ビット線ＢＬ及び１１
のプリチャージ後、ワード線Ｗの一本、及び、ダミーワ
ード線ＤＷあるいはＤ曽が出力されることにより、ビッ
ト線ＢＬ及びＷｌに指定されたメモリセル（３）とダミ
ーセル（４）が接続される。
のプリチャージ後、ワード線Ｗの一本、及び、ダミーワ
ード線ＤＷあるいはＤ曽が出力されることにより、ビッ
ト線ＢＬ及びＷｌに指定されたメモリセル（３）とダミ
ーセル（４）が接続される。
そこで、タイミング信号φ、１が“１＃どなるとセンス
アンプｆｉｌのセンス動作が開始され、更に、タイミン
グ信号φ、が＠１＃となることによりセンス動作が急速
に進み、ビット線ＢＬ及びＷｌに接続されたメモリセル
（３）とダミーセル（４）の蓄積された電荷の差によっ
て発生する微弱な電位差がセンスアンプ（ＩＩＶｃよっ
て増幅され、ビット線ＢＬ及び肌の電位差が拡大する。
アンプｆｉｌのセンス動作が開始され、更に、タイミン
グ信号φ、が＠１＃となることによりセンス動作が急速
に進み、ビット線ＢＬ及びＷｌに接続されたメモリセル
（３）とダミーセル（４）の蓄積された電荷の差によっ
て発生する微弱な電位差がセンスアンプ（ＩＩＶｃよっ
て増幅され、ビット線ＢＬ及び肌の電位差が拡大する。
また、センスアンプ（１）のセンス動作が終了したタイ
ミングで出力されるタイミング信号φＡ３が１″となる
とアクティブリストア回路（５）が動作し、“１″レベ
ルにあるビット線ＢＬあるいは１１の電位が所定電位に
引き上げられる。このようにして、すべてのセンスアン
プ（１）に接続されたビット線ＢＬ及び肌には、ワード
線Ｗで指定されたメモリセル（３）のデータが読み出さ
れるが、センス動作の終了後、カラムアドレスデコーダ
（６）からカラム線ＣＬの一本が“１″となることによ
り、一対のＭＯＳ Ｆ Ｅ Ｔ（７）が選択されてオン
となり、このＭＯＳ Ｆ Ｅ Ｔ（７１を介してビット
線ＢＬ及び肌のｆ−夕が出力線り、及び■に送出され、
出力回路（８）から出力される。
ミングで出力されるタイミング信号φＡ３が１″となる
とアクティブリストア回路（５）が動作し、“１″レベ
ルにあるビット線ＢＬあるいは１１の電位が所定電位に
引き上げられる。このようにして、すべてのセンスアン
プ（１）に接続されたビット線ＢＬ及び肌には、ワード
線Ｗで指定されたメモリセル（３）のデータが読み出さ
れるが、センス動作の終了後、カラムアドレスデコーダ
（６）からカラム線ＣＬの一本が“１″となることによ
り、一対のＭＯＳ Ｆ Ｅ Ｔ（７）が選択されてオン
となり、このＭＯＳ Ｆ Ｅ Ｔ（７１を介してビット
線ＢＬ及び肌のｆ−夕が出力線り、及び■に送出され、
出力回路（８）から出力される。
このようなり −ＲＡ Ｍ ＶＣついては、昭和５８年
７月１８日に発行された日経エレクトロニクスの第１６
９頁から第１９２頁に記載されている。
７月１８日に発行された日経エレクトロニクスの第１６
９頁から第１９２頁に記載されている。
（ハ） 発明が解決しようとする問題点ところで、第３
図に示された従来のＤ ＲＡＭに於いて、ローアドレ
スデータな印加した後、カラムアドレスデータな印加す
る読み出す方法が通常の方法であるが、読み出しスピー
ドを速くするために、ローアドレスデータを印加した後
、カラムアドレスデータな順次印加することにより、ビ
ット線ＢＬ及び肌を選択しデータを読み出すページモー
ドや、ローアドレスデータを印加した後、同一ローアド
レス内であればカラムアドレスを印加するだけでデータ
が読み出せろスタティックカラム方式が実現されている
。
図に示された従来のＤ ＲＡＭに於いて、ローアドレ
スデータな印加した後、カラムアドレスデータな印加す
る読み出す方法が通常の方法であるが、読み出しスピー
ドを速くするために、ローアドレスデータを印加した後
、カラムアドレスデータな順次印加することにより、ビ
ット線ＢＬ及び肌を選択しデータを読み出すページモー
ドや、ローアドレスデータを印加した後、同一ローアド
レス内であればカラムアドレスを印加するだけでデータ
が読み出せろスタティックカラム方式が実現されている
。
しかしながら、いずれの方式にしてもカラム方向の読み
出しデータは、チャージの形で記憶されているため、あ
る一定時間以上（１０μＳ程度）続けて上述の動作を続
けることができないという欠点があり、また、リフレッ
シ一時間となった場合、アクセスを止めてリフレッシュ
動作をさせなければならないという欠点があった。
出しデータは、チャージの形で記憶されているため、あ
る一定時間以上（１０μＳ程度）続けて上述の動作を続
けることができないという欠点があり、また、リフレッ
シ一時間となった場合、アクセスを止めてリフレッシュ
動作をさせなければならないという欠点があった。
に） 問題点を解決するための手段
本発明は上述した点に鑑みて為されたものであり、セン
スアンプのセンス動作終了後センスアンプのセンスノー
ドに接続されたビット線ＢＬ及びＢＬに読み出された信
号を伝達する第１のゲート（ＭＯＳＦＥＴ）と、第１の
ゲートを介して伝達された信号を記憶する保持回路と、
カラムアドレスデコーダの出力によって制御され、保持
回路に保持された信号を選択的に出力線に送出する第２
のゲー）（ＭＯＳＦＥＴ）な設けたものであり、センス
アンプによって読み出されたローアドレスのデータは一
度保持回路に記憶され、カラムアドレスによって保持回
路のデータを選択して出力するようにしたものである。
スアンプのセンス動作終了後センスアンプのセンスノー
ドに接続されたビット線ＢＬ及びＢＬに読み出された信
号を伝達する第１のゲート（ＭＯＳＦＥＴ）と、第１の
ゲートを介して伝達された信号を記憶する保持回路と、
カラムアドレスデコーダの出力によって制御され、保持
回路に保持された信号を選択的に出力線に送出する第２
のゲー）（ＭＯＳＦＥＴ）な設けたものであり、センス
アンプによって読み出されたローアドレスのデータは一
度保持回路に記憶され、カラムアドレスによって保持回
路のデータを選択して出力するようにしたものである。
（ホ）作用
従って、上述の手段によれば、ローアドレスデータが先
ず印加されろとワードＩＷによって選択されたメモリセ
ルのデータが、センスアンプによってビット線ＢＬ及び
ＢＬＶＣ読み出され、更て、センスアンプの動作が終了
したタイミングで出力されるタイミング信号でオンとな
る第１のゲート（ＭＯＳＦＥＴｌを介して保持回路に印
加され記憶される。その後筒１のゲート（ＭＯＳＦＥＴ
）がオフとなるが、読み出されたデータは保持回路に記
憶されているため、カラムアドレスを印加することによ
り、カラムアドレスデコーダから出力されろカラム線Ｃ
Ｌによってオンとなる第２のゲー） （ＭＯＳＦＥＴ
）を介して選択された保持回路に記憶されたデータが取
り出される。
ず印加されろとワードＩＷによって選択されたメモリセ
ルのデータが、センスアンプによってビット線ＢＬ及び
ＢＬＶＣ読み出され、更て、センスアンプの動作が終了
したタイミングで出力されるタイミング信号でオンとな
る第１のゲート（ＭＯＳＦＥＴｌを介して保持回路に印
加され記憶される。その後筒１のゲート（ＭＯＳＦＥＴ
）がオフとなるが、読み出されたデータは保持回路に記
憶されているため、カラムアドレスを印加することによ
り、カラムアドレスデコーダから出力されろカラム線Ｃ
Ｌによってオンとなる第２のゲー） （ＭＯＳＦＥＴ
）を介して選択された保持回路に記憶されたデータが取
り出される。
（へ）実施例
第１図は本発明の実施例を示す回路図である。
複数のセンスアンプ（９）はクロス接続されたＭＯＳＦ
ＥＴから成るフリップフロップ型センスアンプであり、
センスノードには各々ビット線Ｂ Ｌ及びＷｌが接続さ
れ、また、センスアンプ（９）にはセシス動作を制御す
るクロック信号φ、１及びφ、ｔがゲートに印加された
ＭＯ８ＦＥＴＱ（ＤαＩ）が共通に接続されている。ま
た、各々のビット線ＢＬ及び１１にはローアドレスデコ
ーダα■から出力される複数のワード線Ｗで選択される
メモリセル（１３）とダミーワード線ＤＷ及びＤＷで選
択されるダミーセルθ（イ）が接続される。メモリセル
α＝は１個のコンデンサと１個のＭＯＳＦＥＴとから成
るセルである。更に、ビット線ＢＬ及びＢＬＫは、セン
スアンプ（９）のセンス動作終了後に印加されるタイミ
ング信号φ、、によって動作するアクティブリストア回
路ａ９が設けられ、ビット線ＢＬ及びＢＬに読み出され
た”１″レベルを所定電位ｖＩ、Ｉ、に引き上げる。ま
た、ビット線ＢＬ及び１１と出力線Ｄ０及び区ノ間ｖｃ
ハ、＃！１のゲートであるＭＯＳＦＥＴ（１ｅと第２
のゲートであるＭＯ８ＦＥＴａηが各々直列接続サレ、
ＭＯＳＦＥＴ（１１：ＭＯＳＦＥＴ（１ηの接続点は保
持回路（ＩＧのデータ入出力に接続される。保持回路０
暗ま電源ｖＩ、Ｉ、と接地間に直列接続されたデプレッ
ション型のＭＯＳＦＥＴ（ｌＩ及びエンノーンスメント
型のＭＯ８ＦＥＴ■と同じくデプレッション型のＭＯＳ
ＦＥＴ［ｌ）及びエンノ・ンスメント型のＭＯ８ＦＥ１
１２２とから成り、互いの入力及び出力が相互接続され
ている。即ち、インバータをクロス接続したフリップフ
ロップである。ここで、ＭＯＳＦＥＴ、（１６）のゲー
トには、センスアンプ（９）のセンス動作及びアクティ
ブリストア回路α段の動作が終了したタイミングで“１
”となり、ローアドレスの取り込みを制御するローアド
レス制御信号ＲＡＳ（図示せず）が“１″となったとき
“０”となるタイミング信号φ、が印加され、一方、Ｍ
ＯＳ Ｆ Ｅ Ｔｎηのゲートには、カラムアドレスデ
コーダ器から出力されるカラム線ＣＬが各々接続され、
カラムアドレスデコーダｅ３に印加されるカラムアドレ
スデータに基いて、指定されたＭＯ８ＦＥＴａηが選択
される。
ＥＴから成るフリップフロップ型センスアンプであり、
センスノードには各々ビット線Ｂ Ｌ及びＷｌが接続さ
れ、また、センスアンプ（９）にはセシス動作を制御す
るクロック信号φ、１及びφ、ｔがゲートに印加された
ＭＯ８ＦＥＴＱ（ＤαＩ）が共通に接続されている。ま
た、各々のビット線ＢＬ及び１１にはローアドレスデコ
ーダα■から出力される複数のワード線Ｗで選択される
メモリセル（１３）とダミーワード線ＤＷ及びＤＷで選
択されるダミーセルθ（イ）が接続される。メモリセル
α＝は１個のコンデンサと１個のＭＯＳＦＥＴとから成
るセルである。更に、ビット線ＢＬ及びＢＬＫは、セン
スアンプ（９）のセンス動作終了後に印加されるタイミ
ング信号φ、、によって動作するアクティブリストア回
路ａ９が設けられ、ビット線ＢＬ及びＢＬに読み出され
た”１″レベルを所定電位ｖＩ、Ｉ、に引き上げる。ま
た、ビット線ＢＬ及び１１と出力線Ｄ０及び区ノ間ｖｃ
ハ、＃！１のゲートであるＭＯＳＦＥＴ（１ｅと第２
のゲートであるＭＯ８ＦＥＴａηが各々直列接続サレ、
ＭＯＳＦＥＴ（１１：ＭＯＳＦＥＴ（１ηの接続点は保
持回路（ＩＧのデータ入出力に接続される。保持回路０
暗ま電源ｖＩ、Ｉ、と接地間に直列接続されたデプレッ
ション型のＭＯＳＦＥＴ（ｌＩ及びエンノーンスメント
型のＭＯ８ＦＥＴ■と同じくデプレッション型のＭＯＳ
ＦＥＴ［ｌ）及びエンノ・ンスメント型のＭＯ８ＦＥ１
１２２とから成り、互いの入力及び出力が相互接続され
ている。即ち、インバータをクロス接続したフリップフ
ロップである。ここで、ＭＯＳＦＥＴ、（１６）のゲー
トには、センスアンプ（９）のセンス動作及びアクティ
ブリストア回路α段の動作が終了したタイミングで“１
”となり、ローアドレスの取り込みを制御するローアド
レス制御信号ＲＡＳ（図示せず）が“１″となったとき
“０”となるタイミング信号φ、が印加され、一方、Ｍ
ＯＳ Ｆ Ｅ Ｔｎηのゲートには、カラムアドレスデ
コーダ器から出力されるカラム線ＣＬが各々接続され、
カラムアドレスデコーダｅ３に印加されるカラムアドレ
スデータに基いて、指定されたＭＯ８ＦＥＴａηが選択
される。
第２図は、第１図に示された実施例の動作を示すタイミ
ング図であり、第１図には示されてないが、アドレス入
力端にローアドレスデータを印加した状態で、ローアド
レス制御信号ｆτ〕を”０″とすることによって、ロー
アドレスデータがローアドレスデコーダα２に印加され
、ローアドレスデータで指示されるワード線Ｗ及びダミ
ーワード線ＤＷあるいはＤＷが“１″となる。この状態
でタイミング信号φ５．が１”となるとセンスアンプ（
９）のセンス動作が開始され、ワード線Ｗで指定された
メモリセルＱ３とダミーワード線ＤＷ又はＤＷで指定さ
れたダミーセルα荀とによって生じる微弱な電位差が拡
大されてビット線ＢＬ及びＷｌに発生し、更に、タイミ
ング信号φ１．が”１″となることによってセンスアン
プ（９）のセンス動作が進み、更に、ビット線ＢＬ及び
ＢＬの差が拡大する。次に、タイミング信号φＡ、が“
１”となるとアクティブリストア回路（１５１が動作し
、“１＃レベルが読み出されたビット線ＢＬあるいはＷ
ｌを所定の電圧レベルに引き上げる。その後、タイミン
グ信号φ、が”１″となるとＭＯＳＦＥＴ（１Ｇがオン
となり、ビット線ＢＬ及び肌の電位がＭＯＳＦＥＴ（Ｉ
Ｇを介して保持回路０棒に印加される。このとき、保持
回路０ａへ“１″を書き込むビット線側では、動作中の
アクティブリストア回路α９から書き込み電流が流れる
ためビット線の”１”が保障され、一方、”０″を書き
込むビット線側ではセンスアンプ（９）ＶＣよって“０
＃のレベルに引き下げられる。
ング図であり、第１図には示されてないが、アドレス入
力端にローアドレスデータを印加した状態で、ローアド
レス制御信号ｆτ〕を”０″とすることによって、ロー
アドレスデータがローアドレスデコーダα２に印加され
、ローアドレスデータで指示されるワード線Ｗ及びダミ
ーワード線ＤＷあるいはＤＷが“１″となる。この状態
でタイミング信号φ５．が１”となるとセンスアンプ（
９）のセンス動作が開始され、ワード線Ｗで指定された
メモリセルＱ３とダミーワード線ＤＷ又はＤＷで指定さ
れたダミーセルα荀とによって生じる微弱な電位差が拡
大されてビット線ＢＬ及びＷｌに発生し、更に、タイミ
ング信号φ１．が”１″となることによってセンスアン
プ（９）のセンス動作が進み、更に、ビット線ＢＬ及び
ＢＬの差が拡大する。次に、タイミング信号φＡ、が“
１”となるとアクティブリストア回路（１５１が動作し
、“１＃レベルが読み出されたビット線ＢＬあるいはＷ
ｌを所定の電圧レベルに引き上げる。その後、タイミン
グ信号φ、が”１″となるとＭＯＳＦＥＴ（１Ｇがオン
となり、ビット線ＢＬ及び肌の電位がＭＯＳＦＥＴ（Ｉ
Ｇを介して保持回路０棒に印加される。このとき、保持
回路０ａへ“１″を書き込むビット線側では、動作中の
アクティブリストア回路α９から書き込み電流が流れる
ためビット線の”１”が保障され、一方、”０″を書き
込むビット線側ではセンスアンプ（９）ＶＣよって“０
＃のレベルに引き下げられる。
このように、ビット線ＢＬ及びＢＬに読み出されたデー
タが保持回路ＱＳＫ記憶保持されると、ピッ）線Ｂ Ｌ
及ヒＢ Ｌノ（ｉ号ハＭＯＳ Ｆ Ｅ Ｔ（ｌＧがオン
である限り消滅することはない。次にローアドレス制御
信号ｒτ〕が“１”となってタイミング信号φ１が“Ｏ
”となるとＭＯＳＦＥＴ（１Ｇがオフし、ビット線ＢＬ
及び１１と保持回路（１８とが分離される。従って、分
離された後はワード線Ｗを順次選択してセンスアンプ（
９）及びアクティブリストア回路α９の動作によりメモ
リセ／Ｌ−Ｃ１■のリフレッシュ動作が可能となる。特
に、ローアドレスカウンタを内蔵したセルフリフレッシ
ュ機能を有するものに於いては、ビット線ＢＬ及び肌の
分離後はいつでもリフレッシュ動作が行える。
タが保持回路ＱＳＫ記憶保持されると、ピッ）線Ｂ Ｌ
及ヒＢ Ｌノ（ｉ号ハＭＯＳ Ｆ Ｅ Ｔ（ｌＧがオン
である限り消滅することはない。次にローアドレス制御
信号ｒτ〕が“１”となってタイミング信号φ１が“Ｏ
”となるとＭＯＳＦＥＴ（１Ｇがオフし、ビット線ＢＬ
及び１１と保持回路（１８とが分離される。従って、分
離された後はワード線Ｗを順次選択してセンスアンプ（
９）及びアクティブリストア回路α９の動作によりメモ
リセ／Ｌ−Ｃ１■のリフレッシュ動作が可能となる。特
に、ローアドレスカウンタを内蔵したセルフリフレッシ
ュ機能を有するものに於いては、ビット線ＢＬ及び肌の
分離後はいつでもリフレッシュ動作が行える。
一方、ローアドレスデータを印加することによって保持
回路α槌にローアドレスデータで指定されるデータのす
べてが保持された状態で、カラムアドレスデータがカラ
ムアドレスデコーダ（ハ）に印加されると、カラムアド
レスデータで指示されたカラム線ＣＬが′１”となる。
回路α槌にローアドレスデータで指定されるデータのす
べてが保持された状態で、カラムアドレスデータがカラ
ムアドレスデコーダ（ハ）に印加されると、カラムアド
レスデータで指示されたカラム線ＣＬが′１”となる。
これにより、第２のゲートであるＭＯＳＦＥＴ（１７）
の一対がオンとなり、保持回路α騰に保持されたデータ
がＭＯ８ＦＥＴＱ７）を介して出力線り。及び瓜に送出
され、出力回路Ｉ２４）に印加される。従って、出力端
子り。Ｕ？からは、カラムアドレスデータで指定された
データが出力される。更に、同一ローアドレス内であれ
ば、いつでもカラムアドレスデータを印加する毎に、保
持回路Ｕに保持されたデータがカラム線ＣＬ及びＭＯＳ
Ｆ Ｅ Ｔ（ｌｌｃよって選択されて出力される。
の一対がオンとなり、保持回路α騰に保持されたデータ
がＭＯ８ＦＥＴＱ７）を介して出力線り。及び瓜に送出
され、出力回路Ｉ２４）に印加される。従って、出力端
子り。Ｕ？からは、カラムアドレスデータで指定された
データが出力される。更に、同一ローアドレス内であれ
ば、いつでもカラムアドレスデータを印加する毎に、保
持回路Ｕに保持されたデータがカラム線ＣＬ及びＭＯＳ
Ｆ Ｅ Ｔ（ｌｌｃよって選択されて出力される。
尚、保持回路αｇＩｖｃはＣ−ＭＯ８で構成されたイン
バータを２個用いることも可能である。
バータを２個用いることも可能である。
（ト）発明の効果
上述の如く本発明によれば、ローアドレスデータを印加
して読み出し動作が終了した後は、ページあるいはスタ
ティックカラム動作と並行してメモリセルのりフレツシ
ー動作が可能であり、更に、リフレッシュ動作中であっ
ても、同一ローアドレスデータばいつでもカラムアドレ
スを印加することによりデータを取り出すことが可能で
あるので、完全なスタティックカラム方式が実現できる
。また、ローアドレス制御信号ＲＡＳが“０″である期
間は保持回路によってビット線ＢＬ及びＢＬＫ読み出さ
れた信号のレベルが保持されるため、従来の如く、ロー
アドレス制御信号ｒＸ〕を印加する最大時間の制限が無
くなり、使用し易いＤ−ＲＡＭが得られる利点を有する
。
して読み出し動作が終了した後は、ページあるいはスタ
ティックカラム動作と並行してメモリセルのりフレツシ
ー動作が可能であり、更に、リフレッシュ動作中であっ
ても、同一ローアドレスデータばいつでもカラムアドレ
スを印加することによりデータを取り出すことが可能で
あるので、完全なスタティックカラム方式が実現できる
。また、ローアドレス制御信号ＲＡＳが“０″である期
間は保持回路によってビット線ＢＬ及びＢＬＫ読み出さ
れた信号のレベルが保持されるため、従来の如く、ロー
アドレス制御信号ｒＸ〕を印加する最大時間の制限が無
くなり、使用し易いＤ−ＲＡＭが得られる利点を有する
。
第１図は本発明の実施例を示す回路図、第２図は第１図
に示された実施例の動作を示すタイミング図、第３図は
従来例を示す回路図である。 ＋９１−・・センスアンプ、 ａｌＯυ・ＭＯＳＦＥＴ
。 （１３−・・ローアドレスデコーダ、（１３）・・・メ
モリセル、（１４）・・・ダミーセル、 ０９・・・ア
クティブリストア回路、（１［１−ＭＯＳＦＥＴ（第１
のゲート）、 α７）−Ｍ ０３ＦＥＴ（第２のゲート
）、 α騰・・・保持回路、（ハ）・・・カラムアドレ
スデコーダ、 （２）・・・出力回路。 出願人 三洋電機株式会社 外１名 代理人 弁理士 佐 野 静 夫 第２図 ＤＵす７ ４’ ＋”−第３
図 １１
に示された実施例の動作を示すタイミング図、第３図は
従来例を示す回路図である。 ＋９１−・・センスアンプ、 ａｌＯυ・ＭＯＳＦＥＴ
。 （１３−・・ローアドレスデコーダ、（１３）・・・メ
モリセル、（１４）・・・ダミーセル、 ０９・・・ア
クティブリストア回路、（１［１−ＭＯＳＦＥＴ（第１
のゲート）、 α７）−Ｍ ０３ＦＥＴ（第２のゲート
）、 α騰・・・保持回路、（ハ）・・・カラムアドレ
スデコーダ、 （２）・・・出力回路。 出願人 三洋電機株式会社 外１名 代理人 弁理士 佐 野 静 夫 第２図 ＤＵす７ ４’ ＋”−第３
図 １１
Claims (1)
- １、複数のフリップフロップ型のセンスアンプと、該セ
ンスアンプの一対のセンスノードに各々接続されたビッ
ト線と、該ビット線の各々に接続された複数のメモリセ
ル及びダミーセルと、前記メモリセルを選択する複数の
ワード線と、前記センスアンプのセンス動作終了後読み
出された信号を伝達する第１のゲートと、該第１のゲー
トによって伝達された信号を記憶する保持回路と、カラ
ムアドレスデコーダの出力によって制御され、前記保持
回路に保持された信号を選択的に出力線に送出する第２
のゲートとを備えたことを特徴とする半導体メモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60181270A JPS6242392A (ja) | 1985-08-19 | 1985-08-19 | 半導体メモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60181270A JPS6242392A (ja) | 1985-08-19 | 1985-08-19 | 半導体メモリ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6242392A true JPS6242392A (ja) | 1987-02-24 |
Family
ID=16097757
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60181270A Pending JPS6242392A (ja) | 1985-08-19 | 1985-08-19 | 半導体メモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6242392A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05210980A (ja) * | 1991-10-31 | 1993-08-20 | Internatl Business Mach Corp <Ibm> | メモリ装置 |
-
1985
- 1985-08-19 JP JP60181270A patent/JPS6242392A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05210980A (ja) * | 1991-10-31 | 1993-08-20 | Internatl Business Mach Corp <Ibm> | メモリ装置 |
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