JPS6242260A - Decentralized processing method - Google Patents
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- JPS6242260A JPS6242260A JP61179943A JP17994386A JPS6242260A JP S6242260 A JPS6242260 A JP S6242260A JP 61179943 A JP61179943 A JP 61179943A JP 17994386 A JP17994386 A JP 17994386A JP S6242260 A JPS6242260 A JP S6242260A
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Abstract
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、共通伝送路に接続された複数の情報処理装置
により、１つの仕事の一連のデータ処理を分散して処理
する分散処理方法に関する。Detailed Description of the Invention [Field of Industrial Application] The present invention relates to a distributed processing method in which a series of data processing for one job is distributed and processed by a plurality of information processing devices connected to a common transmission path. .
従来、複数の処理装置により、１つの仕事の一連のデー
タ処理を分散して処理する場合、１つの処理装置が他の
複数の処理装置のプログラム実行管理を行なっていた。Conventionally, when a series of data processing for one job is distributed and processed by a plurality of processing devices, one processing device manages the program execution of the other plurality of processing devices.
この従来方式では、管理用の処理装置の管理プログラム
が他の複数の処理装置のプログラムのスケジューリング
等のため、非常に複雑になるという欠点がある。また、
この管理用の処理装置が故障すると、全体のシステムが
ダウンするという欠点がある。また、管理用の処理装置
に情報が集中するため、処理速度が遅くなるという欠点
がある。This conventional method has the disadvantage that the management program for the management processing device becomes extremely complex because it involves scheduling programs for a plurality of other processing devices. Also,
If this management processing device breaks down, there is a drawback that the entire system goes down. Furthermore, since information is concentrated on the management processing device, there is a drawback that the processing speed becomes slow.
なお、処理速度を早くするため、管理用処理装置を、専
用処理装置、すなわち、データの流れを制御し、データ
の内容に応じてデータの流れ先の処理装置を決めてそこ
にデータを流すデータ分配器（アービトレイター）およ
び、各処理装置での処理結果を集め、メモリへデータを
分配する装置（ディストリビュータ−）とで構成するこ
とも行なわれているが、装置構成が複雑になるという欠
点がある。また、アービトレイターおよびディストリビ
ュータは、各処理装置のアドレスを把握する必要がある
ため、システム処理装置が増設されたとき１．これらの
アドレスも更新しなければならないという煩雑さもある
。In order to increase processing speed, the management processing unit is replaced by a dedicated processing unit, that is, a data processing unit that controls the flow of data, determines the destination processing unit according to the data content, and sends the data there. It is also possible to configure the system with a distributor (arbitrator) and a device (distributor) that collects the processing results of each processing device and distributes the data to memory, but the disadvantage is that the device configuration becomes complicated. be. Also, since the arbitrator and distributor need to know the address of each processing device, when system processing devices are added, 1. There is also the hassle of having to update these addresses as well.
本発明は上記従来技術の欠点を解決するためになされた
ものであり、管理用処理装置の管理なしに、各処理装置
で、一連のデータ処理のそれぞれを分散して処理するこ
とができる分散処理方法を提供することを目的とする。The present invention has been made in order to solve the above-mentioned drawbacks of the prior art, and provides distributed processing in which each processing device can perform a series of data processing in a distributed manner without the need for management by a management processing device. The purpose is to provide a method.
このため、共通伝送路に接続された処理装置により、１
つの仕事の一連のデータ処理を分散して処理する分散処
理方法において、一連処理のそれぞれを実行するための
プログラムを各処理装置に分散記憶させ、各処理装置の
プログラムの起動は。Therefore, by the processing device connected to the common transmission path, 1
In a distributed processing method in which a series of data processing for one job is distributed and processed, programs for executing each series of processing are stored in a distributed manner in each processing device, and the program in each processing device is started.
このプログラムを実行するのに必要なデータが伝送路か
ら自己′！Ｊ！内に取り込まれ、それがそろったときに
行なうようにした。The data necessary to run this program is transferred from the transmission path to the self'! J! I internalized it and did it when I had it all together.
以下１本発明を実施例により詳細に説明する。The present invention will be explained in detail below using examples.
第１図は、本発明の方法が適用されるシステムの全体構
成図である。同図において、１１−１６は、その内部の
メモリにアプリケーションプログラムを格納し、これを
実行する処理装置であり。FIG. 1 is an overall configuration diagram of a system to which the method of the present invention is applied. In the figure, 11-16 is a processing device that stores an application program in its internal memory and executes it.
３は矢印方向への一方向性ループ伝送路である。3 is a unidirectional loop transmission line in the direction of the arrow.
２１〜２６は、処理装＠１１〜１６と伝送路３との間の
データの交換制御を行なう伝送制御装置である。処理装
置１１〜１６の処理結果（データ）は伝送制御装置２１
〜２６を経て、伝送ｍ３に送信される。伝送制御装置１
２１〜２６は、伝送路３上のデータが自己の伝送制御装
置に接続されている処理装置に必要なものであるかどう
か判定し、必要と判定したときのみ、自己に接続されて
いる、処理装置にこのデータを送る。各処理装！！１１
〜１６はその内部に記憶したアプリケーションプログラ
ムの実行に必要なすべてのデータがそろった時点で、こ
れらのデータを用いてこのプログラムの処理を実行する
。21 to 26 are transmission control devices that control data exchange between the processing devices @11 to 16 and the transmission line 3. The processing results (data) of the processing devices 11 to 16 are sent to the transmission control device 21.
~26, and is sent to transmission m3. Transmission control device 1
21 to 26 determine whether the data on the transmission path 3 is necessary for the processing device connected to the own transmission control device, and only when it is determined that the data is necessary, the processing device connected to the own transmission control device Send this data to the device. Each processing device! ! 11
16 executes the processing of the application program using these data when all the data necessary for executing the application program stored therein is collected.
第２図は、処理装置１１の内部構成を示したものである
。他の処理装置１２〜１６も処理装置１１と同じ構成に
なっている。同図において、１０１は処理装置１１内の
記憶装置、１０２は演算装置、１０３は伝送制御装置２
１への送信用レジスタ、 １０４１を伝送ｆｌｌｆＭ
ＨＷ１２１１Ｊｓｉ−ｓ（１）受信用レジスタ、１１１
〜ｌｌｎはｎ個の受信データ一時格納レジスタ（以下、
バッファレジスタと称する）であり、１０３，１０４，
１１１＝１１ｎのレジスタは、演算装置１１０２により
制御されている。１０５は、タイマである。FIG. 2 shows the internal configuration of the processing device 11. As shown in FIG. The other processing devices 12 to 16 also have the same configuration as the processing device 11. In the figure, 101 is a storage device in the processing device 11, 102 is an arithmetic device, and 103 is a transmission control device 2.
Register for sending to 1, transmitting 1041 fllfM
HW1211Jsi-s (1) Receiving register, 111
~lln are n received data temporary storage registers (hereinafter referred to as
103, 104,
The registers 111=11n are controlled by the arithmetic unit 1102. 105 is a timer.
各処理装置のメモリ１０１内のプログラムの実行のため
には所定の入力データが必要であり、その入力データが
、完全にそろうまでは、各処理装置は、そのプログラム
の実行待ちの状態にあるものとする。ここでは、説明を
具体的にするために、処理装置１１〜１３の各メモリ１
０１内に、それぞれ２次の入出力関係にある処理を行な
うプログラムが格納されている場合を、ＩＰ４をあげて
説明する。Predetermined input data is required to execute the program in the memory 101 of each processing device, and each processing device is in a state of waiting for execution of the program until the input data is completely collected. shall be. Here, in order to make the explanation concrete, each memory 1 of the processing devices 11 to 13 will be described.
A case in which programs that perform processing related to secondary input/output are stored in IP 01 will be explained with reference to IP 4.
Ｃ＝＋Ｆｉ （Ａ、Ｂ） ・・・・・（１）
Ｅ＝Ｆ２ （Ｃ，Ｄ） ・・・・・（２）ｏ
＝ Ｆ ３ （ｃ ） ・・・・・
（３）ここで、Ｆ、、Ｆ２．Ｆ３は、それぞ九処１４装
Ｗ１１１〜１３の各メモリ１０１内に格納されているプ
ログラムの処理内容を示したものであり、右辺の括弧中
の入力データを必要とし、左辺のデータを出力するもの
とする。Ａ、Ｂ、Ｃ，Ｄ、Ｅは。C=+Fi (A, B)...(1)
E=F2 (C, D)...(2)o
= F 3 (c) ・・・・・・
(3) Here, F, ,F2. F3 indicates the processing content of the program stored in each memory 101 of the 9th and 14th units W111 to W13, which requires the input data in parentheses on the right side and outputs the data on the left side. shall be taken as a thing. A, B, C, D, E.
スカラーであっても、ベクトルであってもよいが、ここ
では、説明の簡単化のためスカラーとする。Although it may be a scalar or a vector, a scalar is used here to simplify the explanation.
処理装［１１は、電源立ち上げの時（あるいは処理内容
Ｆ１のプログラムが記憶装［１０１に記憶されるとき）
、処理内容Ｆ、のプログラムを実行するのに必要なデー
タＡおよびＢの内容を示す識別コードＣＡおよびＣＢを
、自己が接続さ九でいる伝送制御装置２１に送信する。The processing unit [11 is when the power is turned on (or when the program of the processing content F1 is stored in the storage unit [101])
, processing content F, identification codes CA and CB indicating the contents of data A and B necessary for executing the program, processing content F, are transmitted to the transmission control device 21 to which it is connected.
伝送制御装置２１はその内部メモリ（図示せず）に識別
コードＣＡおよびＣＢを記憶する。同様にして処理装置
１２からデータＣおよびｐの識％１コードＣＣおよびＣ
Ｄが伝送＃御装Ｗ２２へ、処理装置１ｔ１３からデータ
ＣのｒＲ別コードＣＣが伝送制御装置２３に送信される
。このようにして、処理装置１１゜１２．１３内の各メ
モリ１０１に記憶された処理内容Ｆ、、Ｆ、、Ｆ３のプ
ログラムを実行するの′に必要なデータＡおよびＢ、Ｃ
およびり、Ｃを、伝送制御表［２１，２２，２３にそれ
ぞれ伝送路３から取込み、処理袋！１１１．１２．１３
に送る’ａｍがととのえられる。Transmission control device 21 stores identification codes CA and CB in its internal memory (not shown). Similarly, the processing unit 12 outputs the identification codes CC and C of the data C and p.
D is transmitted to the transmission #control device W22, and the rR code CC of data C is transmitted from the processing device 1t13 to the transmission control device 23. In this way, the data A, B, and C necessary for executing the programs of processing contents F, F, F3 stored in each memory 101 in the processing devices 11, 12, and 13 are
Then, C is taken into the transmission control table [21, 22, 23 from the transmission path 3, respectively, and the processing bag! 111.12.13
'am sent to is prepared.
まず、＠Ｉｆｆ（Ａ）に示すような、処理装置１６から
１１へのデータＡの送信が次のようにして行なわれる。First, data A is transmitted from the processing device 16 to the processing device 11 as shown in @Iff(A) as follows.
処理装置１６は、自己の出力データＡおよびその内容を
表わす識別コードＣＡを伝送制御装置２６に出力する。The processing device 16 outputs its own output data A and an identification code CA representing its contents to the transmission control device 26.
伝送制御装置２６は。The transmission control device 26 is.
第３図に示すように、送られてきた識別コードＣＡをエ
リア３１に、データＡをエリア３４にセットし、かつ、
自己のアドレスを発信元アドレスエリア３２に、自己か
ら発信される第何番目のメツセージであるかを示す通番
を通番エリア３３にセットして、メツセージＭＡを作る
。このようにして作られたメツセージＭＡを伝送路３に
時計まわりに送信する。。As shown in FIG. 3, set the sent identification code CA in area 31 and data A in area 34, and
A message MA is created by setting one's own address in the source address area 32 and a serial number indicating the number of the message transmitted from oneself in the number area 33. The message MA thus created is transmitted clockwise to the transmission line 3. .
伝送制御表ｆｆ１ｆ２１は、伝送路３から送られてきた
メツセージＭＡのアドレスエリア３２のアドレスと自己
のアドレスとが一致しないことを検出すると、このメツ
セージＭＡを次の伝送制御装置２２へ転送する。また、
この処理と並行して、こりに記憶されているかどうかサ
ーチする。この場合、自己の内部メモリに記憶されてい
るので、このメツセージＭＡのデータＡのコピーを処理
装置１１へ送る。When the transmission control table ff1f21 detects that the address in the address area 32 of the message MA sent from the transmission path 3 does not match its own address, it transfers this message MA to the next transmission control device 22. Also,
In parallel with this process, a search is made to see if it is stored in the stiffness. In this case, since it is stored in its own internal memory, a copy of the data A of this message MA is sent to the processing device 11.
処理装置！２２，２３．２４．２５は、メツセージＭＡ
が自己発信メツセージでないので、このメツセージＭＡ
を受信すると時計まわりに転送する。Processing equipment! 22, 23, 24, 25 is Message MA
is not a self-sent message, so this message MA
When received, it is forwarded clockwise.
また、内部メモリにこのメツセージＭＡの！ｌｌ別コー
ドＣＡが記憶されていないので、処理装置にメツセージ
ＭＡのコピーデータを送信しない、メツセージＭＡがル
ープ３を一巡して伝送制御装置２６に戻ってくると、伝
送制御装置２６は自己のアドレスとメツセージＭＡのエ
リア３２の発信元アドレスとが一致することにより、こ
のメツセージＭＡが自己発信のメツセージであることを
検出し、伝送ｍ３からこのメツセージＭＡを消去する。Also, this message MA is stored in the internal memory! Since the separate code CA is not stored, the copy data of the message MA is not sent to the processing device. When the message MA goes around loop 3 and returns to the transmission control device 26, the transmission control device 26 uses its own address. By matching the source address of the area 32 of the message MA, it is detected that this message MA is a self-originated message, and this message MA is deleted from the transmission m3.
また、送信バッファ内のメツセージのうち、このメツセ
ージＭＡと同じ通番のものを消去する。メツセージＭＡ
が所定時間内に戻ってこなければ送信バッファ内のこの
メツセージＭＡを読み出し、再送信する。Also, among the messages in the transmission buffer, those with the same serial number as this message MA are deleted. Message MA
If the message MA does not return within a predetermined time, the message MA in the transmission buffer is read out and retransmitted.
伝送制御装置２６から再送信があったとき、伝送制御装
置ｔｉｆ２１，２２，２３，２４．２５では、２重受信
をさけるため、同一の発信元アドレスおよび通番を有す
るメツセージを所定時間内に２度以上受信したときは、
この２度目以降に受信したメツセージは再送メツセージ
として受信せず、転送のみ行なう。When there is a retransmission from the transmission control device 26, the transmission control devices tif21, 22, 23, 24.25 send a message with the same sender address and serial number twice within a predetermined time to avoid double reception. If you receive more than
Messages received after this second time are not received as retransmitted messages, but only transferred.
以上のような、受信先ア゛ドレスなしの伝送方法につい
ては、本出願人の先ｊＷｒ共通伝送路を用いたｆＭ御情
報の伝送方法」（特ｊ１１＠５５−１３７２５）にも詳
しく述べられているので、詳細な説明は省略する。The above-mentioned transmission method without a destination address is described in detail in the present applicant's "Method for transmitting fM information using a common transmission channel" (Special J11@55-13725). Therefore, detailed explanation will be omitted.
データＡが伝送制御装置１２１から処理装置１１へ上述
のように送信されると、データＡは処理装置１１１内の
受信用レジスタ１０４を経て識別コー・ドＣＡに対応し
たバッファレジスタ１１１にセットされる。演算装Ｗ１
０２はデータがバッファレジスタ１１１，１１２にセッ
トされたかどうか監視している。バッファレジスタ１１
２にはまだデータがセットされていないので、演算装置
１０２は処理内容Ｆ、のプログラムの実行をせず、さら
にレジスタ１１１，１１２の監視をつづける。When data A is transmitted from the transmission control device 121 to the processing device 11 as described above, the data A is set in the buffer register 111 corresponding to the identification code CA via the reception register 104 in the processing device 111. . Arithmetic unit W1
02 monitors whether data is set in the buffer registers 111, 112. Buffer register 11
Since data has not yet been set in 2, the arithmetic unit 102 does not execute the program of processing content F, and continues to monitor the registers 111 and 112.
次に、第４図（Ｂ）に示すデータＢの送信が、第４図（
Ａ）のデータＡの送信と同様にして行なわれる。すなわ
ち、処理装置１１５から、データＢが伝送制御装置２５
に送信され、伝送制御装置２５でデータＢを含むメツセ
ージＭＢが作られ、それが伝送制御装置２５から伝送路
３へ送信され、伝送路３を一巡して戻ってきたときに伝
送制御装置２５で消去される。データＢの内容を示す１
１５（１１コードＣＢは前述し、たよ）に伝送制御装！
２１内のメモリに記憶されているので２伝送制御装置２
１はメツセージＭＢのデータＢを前述したデータＡの場
合と同様に、処理装置１１へ送信する。Next, the transmission of data B shown in FIG. 4(B) is performed as shown in FIG.
This is done in the same way as the transmission of data A in A). That is, data B is transmitted from the processing device 115 to the transmission control device 25.
A message MB containing data B is created by the transmission control device 25, and is sent from the transmission control device 25 to the transmission path 3. When it returns after going around the transmission path 3, the transmission control device 25 creates a message MB containing data B. will be deleted. 1 showing the contents of data B
Transmission control device on 15 (11 code CB was mentioned above)!
Since it is stored in the memory in 21, 2 transmission control device 2
1 transmits the data B of the message MB to the processing device 11 in the same way as the data A described above.
このデータＢは処理装置１ｆ１１内の、窯別コ・−ドＣ
Ｈに対応したバッファレジスタ１．１２にセットされる
。バッファレジスタ１１１および１１２を監視している
演算袋！１０２は、レジスタＩｌｌおよび１１２にデー
タＡおよびＢがセットされたことを検出すると、記憶袋
ｗｉｏｉ内の処理内容Ｆ１のプログラムの実行を開始す
る。データＡおよび百を入力データとＬ２、処理内容Ｆ
、のプログラムの処理を実行し、その処理結果として、
デー・りＣを算出する。This data B is the code C for each furnace in the processing device 1f11.
It is set in the buffer register 1.12 corresponding to H. Arithmetic bag monitoring buffer registers 111 and 112! When 102 detects that data A and B are set in registers Ill and 112, it starts executing the program of processing content F1 in memory bag wioi. Input data A and 100 Data and L2, processing details F
, and as a result of the processing,
Calculate the data and riC.
次に、第４図（Ｃ）に示すデータＣの送信が行なわれる
。すなわち、処理装置１１１の演算装置１０２は、デー
タＣおよびデータＣの内容を表わすｌｉ別コードＣＣを
伝送制御￥１１ｆ２１へ送信する。Next, data C shown in FIG. 4(C) is transmitted. That is, the arithmetic device 102 of the processing device 111 transmits the data C and the li-specific code CC representing the contents of the data C to the transmission control ¥11f21.
伝送制御装置２１は第３図のエリアからなるデータＣの
メツセージＭＣを作り、ループ３に送信する。ｍ ５１
！ＩコードＣＣをその内部メモリに有する伝送制御装置
２２および２３は、前述したと同様に。The transmission control device 21 creates a message MC of data C consisting of the area shown in FIG. 3, and transmits it to the loop 3. m 51
! The transmission control devices 22 and 23 having the I code CC in their internal memories are similar to those described above.
このメツセージＭ Ｃ’のデータＣのコピ・−を、それ
ぞれ処理′！Ａ百１２および１３に送信する。処理袋ｆ
ｆ＋、２および１３のバッフ７レジスタ１１１にデータ
Ｃがセットされる。Each copy of the data C of this message MC' is processed'! Send to A112 and 13. processing bag f
Data C is set in the buffer 7 registers 111 of f+, 2 and 13.
処理装置１３内の演算装置１０２はバッファＩノジスタ
１１１内にデータＣがセットされたことを検出すると７
このデータを入力データとして記憶装置１０１内の処理
内容Ｆ３のプログラムを実行する。その処理の結果、デ
ータＤが算出される。When the arithmetic unit 102 in the processing unit 13 detects that data C is set in the buffer I register 111,
Using this data as input data, the program of processing content F3 in the storage device 101 is executed. As a result of the processing, data D is calculated.
データＤは第４図（Ｄ）に示すように伝送され。Data D is transmitted as shown in FIG. 4(D).
処理、装置ｔ１２内のバッファレジスタ１】２にセット
される。処理装置１２内の演算袋［１０１は、バッファ
レジスタ１１１および１１２にデータＣおよびＤがセッ
トされ、処理内容Ｆ２のプログラムのデータがそろった
ことを検出すると、データＣおよびＤを入力データとし
てこのプロゲラ／、を実行し、その結果、データＥを算
出する。Processing, the buffer register 1]2 in the device t12 is set. When the calculation bag [101 in the processing device 12 detects that data C and D have been set in the buffer registers 111 and 112 and that the data of the program of processing content F2 is complete, it uses the data C and D as input data to execute this program. /, and as a result, data E is calculated.
データＥは第４図（Ｅ）に示すように、前述と同様にし
て処理装置１２から１４に伝送される。Data E is transmitted from processing device 12 to processing device 14 in the same manner as described above, as shown in FIG. 4(E).
処理装置１１４は処理完了メツセージを伝送路３に送信
する。各処理装置ｆ１１．１２．１３は処理袋ｗ１１４
からのこの処理完了メツセージを受信すると、自己のバ
ッファレジスタ１１１，１１２．・・・１１ｎをリセッ
トし、＃機状層に戻り、次回の°処理に備える。このよ
うにして、１回の処理を完了する。The processing device 114 transmits a processing completion message to the transmission line 3. Each processing device f11.12.13 has a processing bag w114
Upon receiving this processing completion message from the own buffer registers 111, 112 . ...Reset 11n, return to the #mechanical layer, and prepare for the next ° process. In this way, one process is completed.
なお、上述の１２明では、処理完了メツセージによりバ
ッファレジスタ１１１，１１２．・・・ｌｌｎのリセッ
トを行なっていたが、このリセットは。In addition, in the above-mentioned 12th mode, the buffer registers 111, 112 . ...I was resetting lln, but this reset...
各処理装置での各自処理が完了した時点で各処理装置ご
とに行なってもよい、また、上記実施例では、各バッフ
ァレジスタは、所定のＷ＆ ５４１１コードに対応した
データのみを記憶するようにしていたが、たとえば、第
５図に示すように、ｍｇｑコード１１１１、データ１１
１２．フラグ１１１３を記憶するようにすれば、必ずし
もこのような対応記憶をしなくてもよい、すなわち、Ｒ
別コード１１１１により、セットされたデータ１１１２
の内容が検出でき、フラグ１１１３により、データがセ
ットされたかどうかが検出できる。フラグ１１１３はデ
ータがセットされたとき ｒｅ １ Ｉｔにセットされ
、リセットされたとき ” Ｑ Ｉｔにリセットされる
。It may be performed for each processing device at the time when each processing device completes its own processing.In addition, in the above embodiment, each buffer register stores only data corresponding to a predetermined W&5411 code. However, for example, as shown in FIG.
12. If the flag 1113 is stored, it is not necessary to store such a correspondence, that is, R
Data 1112 set by another code 1111
The contents of the flag 1113 can be detected, and whether or not data has been set can be detected using the flag 1113. The flag 1113 is set to re 1 It when data is set, and is reset to ``Q It'' when data is reset.
次に、このシステムの異常検出について述べる。Next, we will discuss abnormality detection in this system.
処理装置に実行待ちのプログラムがあるにもかかわらず
、一定時間Ｔ ｍ ａ Ｘの経過後も、その必要とする
入力データが、到達しないならば、実行待ち状態開始時
刻からの経過時間゛ｒを、各処理装置内のタイマ１０５
によって、それを知り、未到達データの存在を伝送路に
送出するとともに、その実行待ちプログラムの種類によ
り、再度実行待ちを繰り返えすか、または、未到達デー
タの存在を考慮したプログラムの実行を行なう、この異
常処理は、伝送路上に、異常処理のための処理装置を設
けても実行できる。タイマ１０５は、最先のメツセージ
ＭＡによって起動され、処理完了メッセ−ジで停止する
。例えば、異常処理専用の処理装置を、処理装置１４と
する。処理′！１ｉ１ｉｆ１４は、伝送路３上に送信さ
れたメツセージの識別コードにより、どの処理装置のプ
ログラムが起動されるかを検出する。すなわち、この装
置１４は、常時、ループ上を流れるメツセージを監視し
、一定時間Ｔ ｍ ａ ｘ以上経過しても次のメツセー
ジが流九てこないと、この次のメツセージを発生すべき
プログラムを持つ処理装置を選び出し、この選び出した
処理装置に異常が生じたとして、この処理装置のアドレ
スをデータエリア３４にセットした異常メツセージをル
ープ伝送路３に回報メツセージとして送信する。回報メ
ツセージは各処理装置に周知の方式で取り込まれる。二
九により、他の全ての処理装置は、どの処理装置に異常
が生じたかを識別できる。このように、各処理装置内の
プログラムの処理は、入力データのみにより、起動され
。Even though there is a program waiting for execution in the processing device, if the necessary input data does not arrive even after a certain period of time Tm a , a timer 105 in each processing device
In addition to knowing the existence of unreached data and sending it to the transmission path, depending on the type of the program waiting to be executed, it is possible to repeat the waiting for execution again, or to execute the program in consideration of the existence of unreached data. This abnormality processing can also be executed by providing a processing device for abnormality processing on the transmission path. The timer 105 is started by the first message MA and stopped by the processing completion message. For example, assume that the processing device 14 is a processing device dedicated to abnormality processing. process'! 1i1if14 detects which processing device program is to be started based on the identification code of the message transmitted on the transmission path 3. That is, this device 14 has a program that constantly monitors the messages flowing on the loop and generates the next message if the next message does not flow after a certain period of time Tmax or more has elapsed. A processing device is selected, and if an abnormality occurs in the selected processing device, an abnormality message with the address of this processing device set in the data area 34 is transmitted to the loop transmission line 3 as a circular message. The broadcast message is taken into each processing device in a well-known manner. 29, all other processing devices can identify which processing device has experienced an abnormality. In this way, the processing of the program within each processing device is activated only by input data.
実行後、その処理結果のデータを伝送路３上に送出する
。各処理装置は、独立に動作しうるため。After execution, the data resulting from the processing is sent onto the transmission line 3. Because each processing device can operate independently.
各部分処理を並列に処理でき、システム全体として、処
理の高速化がはかられる。Each partial process can be processed in parallel, and the processing speed of the entire system can be increased.
上述の説明では、伝送路は、ループ伝送路を用いたが、
バス伝送路によっても、同様な動作が。In the above explanation, a loop transmission line was used as the transmission line, but
Similar behavior occurs depending on the bus transmission path.
可能である。It is possible.
以り説明したように５本発明によ九ば５次の効果が得ら
れる。As explained above, the fifth-order effect can be obtained by the present invention.
（１）各処理装置はデータの到着によってプログラムを
起動するようにしたため、各処理装置のプロゲラｌい起
動タイミングをスケジューリングするための処理を不要
にできる。したがって、システム設計が簡単になる。ま
た、データを１ケ所に集めたり、分配したりする必要が
ないので処理が高速である。(1) Since each processing device starts a program upon arrival of data, it is possible to eliminate the need for processing to schedule the specific start timing of each processing device. Therefore, system design is simplified. Furthermore, since there is no need to collect or distribute data in one place, processing is faster.
（２）各処理装置に処理を分散させ、かつ、システム全
体を管理する管理用処理装置をなくしているため、１つ
の処理装置（管理用処理装置）の故障がただちにシステ
ムダウンにつながるような事態をさけることができる。(2) Processing is distributed to each processing device, and there is no management processing device that manages the entire system, so a failure of one processing device (management processing device) can immediately lead to a system down. can be avoided.
また、前述のアービトレイターやディストリビュータが
不要であり、システム構造が簡単になる。Furthermore, the aforementioned arbitrator and distributor are not required, simplifying the system structure.
（３）各処理装置での仕事実行手順は同じであり。(3) The work execution procedure in each processing device is the same.
また、メツセージに送信先アドレスを付けない送信方式
を採用しているため、システムの拡張、縮小が容易であ
る。Furthermore, since the system uses a transmission method that does not attach destination addresses to messages, it is easy to expand or reduce the system.
（４）各処理装置は独立に動作し、波列処理ができるの
で、システム全体の処理が高速にできる。(4) Since each processing device operates independently and can perform wave train processing, the entire system can process at high speed.
第１図は本発明のシステムの全体構成図、第２図は処理
装置のブロック図、第３図はメツセージの構成図、第４
図（Ａ）〜（Ｅ）は本システムのデータの流れを示す概
略図、第５図はバッファレジスタに記憶されるデータの
構成図である。
１１〜１６・・・処理装置、２１〜２６・・・伝送制御
装置、３・・・伝送路、１１１〜ｌｌｎ・・・バッファ
レジスタ。
一Fig. 1 is an overall configuration diagram of the system of the present invention, Fig. 2 is a block diagram of the processing device, Fig. 3 is a message configuration diagram, and Fig. 4 is a block diagram of the system of the present invention.
Figures (A) to (E) are schematic diagrams showing the flow of data in this system, and Figure 5 is a configuration diagram of data stored in the buffer register. 11-16... Processing device, 21-26... Transmission control device, 3... Transmission path, 111-lln... Buffer register. one
Claims (1)
ニットの処理結果を情報媒体に送出する機能を有する情
報システムにおいて、上記複数のプログラムユニットは
、該実行結果を上記情報媒体に送出するステップと、上
記情報媒体に送出された情報が自己に必要な情報か否か
を判断するステップと、上記プログラムユニットの処理
に必要な情報が揃ったか否かを検知するステップと、該
情報が揃ったとき自己の処理を実行するステップを有す
ることを特徴とする分散処理方法。 ２、上記情報システムが共通伝送路に接続された複数の
情報処理装置よりなり、上記プログラムユニットが該情
報処理装置に分散して配置されており、各プログラムユ
ニットの入力情報および出力情報を上記共通伝送路を介
して報知する第１項記載の分散処理方法。[Claims] 1. In an information system that includes a plurality of program units and has a function of transmitting processing results of the program units to an information medium, the plurality of program units transmit the execution results to the information medium. a step of determining whether the information sent to the information medium is information necessary for the information medium; a step of detecting whether the information necessary for the processing of the program unit is collected; A distributed processing method characterized by having a step of executing its own processing when all the processing is completed. 2. The information system is composed of a plurality of information processing devices connected to a common transmission path, the program units are distributed among the information processing devices, and the input information and output information of each program unit are shared by the common transmission path. 2. The distributed processing method according to claim 1, wherein notification is made via a transmission path.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61179943A JPS6242260A (en) | 1986-08-01 | 1986-08-01 | Decentralized processing method |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61179943A JPS6242260A (en) | 1986-08-01 | 1986-08-01 | Decentralized processing method |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3130381A Division JPS57146361A (en) | 1981-03-06 | 1981-03-06 | Decentralized processing method |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6242260A true JPS6242260A (en) | 1987-02-24 |
| JPH0520782B2 JPH0520782B2 (en) | 1993-03-22 |
Family
ID=16074656
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61179943A Granted JPS6242260A (en) | 1986-08-01 | 1986-08-01 | Decentralized processing method |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6242260A (en) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003521156A (en) * | 2000-01-24 | 2003-07-08 | アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド | Apparatus and method for sharing memory using a single ring data bus connection configuration |
| JP2010206517A (en) * | 2009-03-03 | 2010-09-16 | Canon Inc | Data processing apparatus, method for controlling data processing apparatus, and program |
| US10386889B2 (en) | 2013-12-11 | 2019-08-20 | Apple Inc. | Cover glass for an electronic device |
| US10398043B2 (en) | 2010-09-17 | 2019-08-27 | Apple Inc. | Glass enclosure |
| US10496135B2 (en) | 2014-02-28 | 2019-12-03 | Apple Inc. | Exposed glass article with enhanced stiffness for portable electronic device housing |
| US10551722B2 (en) | 2012-01-10 | 2020-02-04 | Apple Inc. | Fused opaque and clear glass for camera or display window |
| US10574800B2 (en) | 2011-09-29 | 2020-02-25 | Apple Inc. | Multi-layer transparent structures for electronic device housings |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5181537A (en) * | 1975-01-16 | 1976-07-16 | Hitachi Ltd | |
| JPS5580160A (en) * | 1978-12-13 | 1980-06-17 | Nec Corp | Fault detection unit in multi-electronic computer system |
| JPS55147737A (en) * | 1979-05-08 | 1980-11-17 | Nec Corp | Operation unit for variable pipe line |
-
1986
- 1986-08-01 JP JP61179943A patent/JPS6242260A/en active Granted
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5181537A (en) * | 1975-01-16 | 1976-07-16 | Hitachi Ltd | |
| JPS5580160A (en) * | 1978-12-13 | 1980-06-17 | Nec Corp | Fault detection unit in multi-electronic computer system |
| JPS55147737A (en) * | 1979-05-08 | 1980-11-17 | Nec Corp | Operation unit for variable pipe line |
Cited By (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003521156A (en) * | 2000-01-24 | 2003-07-08 | アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド | Apparatus and method for sharing memory using a single ring data bus connection configuration |
| JP2010206517A (en) * | 2009-03-03 | 2010-09-16 | Canon Inc | Data processing apparatus, method for controlling data processing apparatus, and program |
| US9021126B2 (en) | 2009-03-03 | 2015-04-28 | Canon Kabushiki Kaisha | Data processing apparatus and method for controlling data processing apparatus |
| US10148455B2 (en) | 2009-03-03 | 2018-12-04 | Canon Kabushiki Kaisha | Data processing apparatus, method for controlling data processing apparatus, and program |
| US10398043B2 (en) | 2010-09-17 | 2019-08-27 | Apple Inc. | Glass enclosure |
| US10765020B2 (en) | 2010-09-17 | 2020-09-01 | Apple Inc. | Glass enclosure |
| US11785729B2 (en) | 2010-09-17 | 2023-10-10 | Apple Inc. | Glass enclosure |
| US10574800B2 (en) | 2011-09-29 | 2020-02-25 | Apple Inc. | Multi-layer transparent structures for electronic device housings |
| US10551722B2 (en) | 2012-01-10 | 2020-02-04 | Apple Inc. | Fused opaque and clear glass for camera or display window |
| US10386889B2 (en) | 2013-12-11 | 2019-08-20 | Apple Inc. | Cover glass for an electronic device |
| US10496135B2 (en) | 2014-02-28 | 2019-12-03 | Apple Inc. | Exposed glass article with enhanced stiffness for portable electronic device housing |
| US10579101B2 (en) | 2014-02-28 | 2020-03-03 | Apple Inc. | Exposed glass article with enhanced stiffness for portable electronic device housing |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0520782B2 (en) | 1993-03-22 |
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