JPS6395551A - Serial data processor - Google Patents
Serial data processorInfo
- Publication number
- JPS6395551A JPS6395551A JP61241616A JP24161686A JPS6395551A JP S6395551 A JPS6395551 A JP S6395551A JP 61241616 A JP61241616 A JP 61241616A JP 24161686 A JP24161686 A JP 24161686A JP S6395551 A JPS6395551 A JP S6395551A
- Authority
- JP
- Japan
- Prior art keywords
- transmission
- reception
- data
- processing
- serial data
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 230000005540 biological transmission Effects 0.000 claims abstract description 116
- 238000012545 processing Methods 0.000 claims abstract description 98
- 230000004044 response Effects 0.000 claims description 2
- 230000002542 deteriorative effect Effects 0.000 abstract 1
- 238000013500 data storage Methods 0.000 description 17
- 230000004913 activation Effects 0.000 description 16
- 238000000034 method Methods 0.000 description 12
- 238000010586 diagram Methods 0.000 description 11
- 230000008569 process Effects 0.000 description 11
- 238000001514 detection method Methods 0.000 description 9
- 230000006870 function Effects 0.000 description 4
- 239000000470 constituent Substances 0.000 description 2
- 230000007423 decrease Effects 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 238000012546 transfer Methods 0.000 description 2
- 230000008901 benefit Effects 0.000 description 1
- 230000002457 bidirectional effect Effects 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 239000003795 chemical substances by application Substances 0.000 description 1
- 238000004891 communication Methods 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 238000011161 development Methods 0.000 description 1
- 230000009977 dual effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- NVGOPFQZYCNLDU-UHFFFAOYSA-N norflurazon Chemical compound O=C1C(Cl)=C(NC)C=NN1C1=CC=CC(C(F)(F)F)=C1 NVGOPFQZYCNLDU-UHFFFAOYSA-N 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 238000004886 process control Methods 0.000 description 1
- 230000001960 triggered effect Effects 0.000 description 1
Landscapes
- Microcomputers (AREA)
- Computer And Data Communications (AREA)
Abstract
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はシリアルインタフェース機能及びコンピュータ
機能を有するシリアルデータ処理装置に関し、特にシリ
アルデータの送受信処理中に他の処理を実行部にて並列
に実行可能なシリアルデータ処理装置に関する。[Detailed Description of the Invention] [Industrial Application Field] The present invention relates to a serial data processing device having a serial interface function and a computer function, and in particular, to a serial data processing device having an execution unit that executes other processing in parallel during serial data transmission/reception processing. The present invention relates to a possible serial data processing device.
集積回路製造技術の発達に伴ない、タイマ、カウンタ、
A/D変換器など様々な周辺ハードウェアが単一チップ
上に集積できるようになった。そノ中で、シリアルイン
タフェースはマイクロコンピュータの高機能化による分
散処理や各種端末間の通信のために必要不可欠なものと
なっている。With the development of integrated circuit manufacturing technology, timers, counters,
Various peripheral hardware such as A/D converters can now be integrated on a single chip. Among these, serial interfaces have become indispensable for distributed processing and communication between various terminals as microcomputers become more sophisticated.
従来、このシリアルインタフェース機能t″笑現する方
法としては、UART (On i ve r s a
I Asynch−ronous I(Ieceiv
er/ Transmi t ter )として知られ
ているようにシリアルデータ処理の大半をハードウェア
で行なう場合と、ユーザのプログラムによシ前記処理の
大半をソフトウェアで処理する場合とがある。Conventionally, as a method for realizing this serial interface function t'', UART (Only a
I Async-ronous I (Ieceiv
In some cases, most of the serial data processing is performed by hardware, as is known as an er/transmitter, and in other cases, most of the processing is performed by software according to a user's program.
以下に、上記シリアルデータ処理の大半をハードウェア
で行なう場合について第6図を参照して説明する。A case in which most of the serial data processing is performed by hardware will be described below with reference to FIG. 6.
第6図は、従来のシリアルインタフェースヲ内蔵したシ
リアルデータ処理装置のブロック図である。まず構成要
素の説明を行なう。シリアルデータ処理装置100は、
実行部101.プログラムメモリ102.データメモリ
103.及びシリアルインタフェース104から構成さ
れ、それぞれは内部バス105を介して相互に接続され
ている。FIG. 6 is a block diagram of a conventional serial data processing device incorporating a serial interface. First, the constituent elements will be explained. The serial data processing device 100 is
Execution unit 101. Program memory 102. Data memory 103. and a serial interface 104, each of which is interconnected via an internal bus 105.
実行部101はプログラムカウンタ101−1゜プログ
ラムステータスワード101−2.汎用レジスタセット
101−3を有し、プログラムメモリ102から命令コ
ードを読み出して実行し、処理データはデータメモリ1
03内に格納する。データメモリ103内には、シリア
ルインタフェースによる送受信処理用に、送信データ格
納領域103−1.受信データ格納領域103−2が設
けである。シリアルインタフェース104 ハ送信時に
おける送信制御を行なう送信制御部104−2、送信ラ
イン104−1よ)シリアルデータを送出するための送
信用シフトレジスタ104−3゜前記シフトレジスタ1
04−3に送信ブータラ書き込むだめの送信データバッ
ファ104−4.受信時における受信制御を行なう受信
制御部104−9.受信ライン104−8からの受信デ
ータを受は取る受信用シフトレジスタ104−10.受
信データを格納する受信データバッファ104−11、
前記送受信用シフトレジスタ104−3゜104−’1
0にシフトクロックを共給するボーンまず送信動作につ
いて説明する。実行部101はプログラムメモリ102
に格納されたプログラムを順次実行し、シリアル送信を
行なう命令全実行すると、送信要求信号線104−6e
アクテイブにし、送信制御部104−2に送信要求信号
を送る。送信制御部104−2は前記要求信号を受は取
ると送信許可fi104−7iアクティブにし、送信デ
ータバッファ104−4に予め格納された送信データを
送信用シフトレジスタ104−3へ転送する。そして送
信用シフトレジスタ104−3は、ボーレートジェネレ
ータ104−15より出力されるシフトクロック104
−16で、順次データ全1ビツトずつ送信ライン104
−1より送出する。The execution unit 101 has a program counter 101-1, a program status word 101-2, and a program status word 101-2. It has a general-purpose register set 101-3, reads and executes instruction codes from the program memory 102, and stores processing data in the data memory 1.
Stored in 03. In the data memory 103, transmission data storage areas 103-1. A received data storage area 103-2 is provided. Serial interface 104 C) Transmission control unit 104-2 for controlling transmission during transmission, transmission line 104-1) Transmission shift register 104-3 for transmitting serial data C) The shift register 1
Transmission data buffer 104-4.04-3 is used for writing the transmission booter. A reception control unit 104-9 that performs reception control during reception. Reception shift register 104-10 which receives and receives received data from reception line 104-8. a receive data buffer 104-11 that stores received data;
Said transmission/reception shift register 104-3゜104-'1
First, the transmission operation will be explained. The execution unit 101 has a program memory 102
When all the instructions for serial transmission are executed, the transmission request signal line 104-6e is
It is activated and sends a transmission request signal to the transmission control section 104-2. When the transmission control unit 104-2 receives the request signal, it activates the transmission permission fi 104-7i, and transfers the transmission data previously stored in the transmission data buffer 104-4 to the transmission shift register 104-3. The transmission shift register 104-3 uses a shift clock 104 output from the baud rate generator 104-15.
-16, sequentially sends all data one bit at a time to the transmission line 104
Send from -1.
一方、送信用データを送出した送信データバッファ10
4−4は、送信完了信号線104−5’にアクティブに
し、送信データバッファが空になったことを実行部10
1に通知する。送信完了通昶を入力した実行部101は
、それまでの処理を一時中断し、処理内容を保持してお
くプログラムカウンタ101−1.プログラムステータ
スワード101−2.汎用レジスタセット101−3の
内容を一時的にデータメモリ103内のスタック領域に
退避する。そして実行部101は割込みプログラムを実
行し以下の動作を順次行なう。On the other hand, the transmission data buffer 10 that sent the transmission data
4-4 activates the transmission completion signal line 104-5' and informs the execution unit 10 that the transmission data buffer is empty.
Notify 1. The execution unit 101 that receives the transmission completion notification temporarily suspends the processing up to that point and sets the program counter 101-1.1 to hold the processing contents. Program status word 101-2. The contents of the general-purpose register set 101-3 are temporarily saved to the stack area in the data memory 103. The execution unit 101 then executes the interrupt program and sequentially performs the following operations.
■送信するデータの格納された送信データ格納領域10
3−1の内容を読み出して、シリアルインタフェース1
04内の送信データバッファ104−4に転送する。■Transmission data storage area 10 where data to be transmitted is stored
Read the contents of 3-1 and connect it to serial interface 1.
The data is transferred to the transmission data buffer 104-4 in 04.
0次に送信するデータを送信データ格納領域103−1
に格納する。The data to be transmitted at the 0th time is stored in the transmission data storage area 103-1.
Store in.
上記割込みプログラム実行後、実行部101はスタック
に退避しておいた汎用レジスタセット101−3.プロ
グラムステータスワード101−2.プログラムカウン
タ101−1の各内容をもとの場所に戻して中断してい
た処理を引き続き行なう。After executing the above interrupt program, the execution unit 101 executes the general register set 101-3 saved in the stack. Program status word 101-2. The contents of the program counter 101-1 are returned to their original locations and the interrupted processing is continued.
上記の送信シーケンスを所定の回数分だけ繰夛返すこと
により、連続的な送信動作を行なうことになる。By repeating the above transmission sequence a predetermined number of times, a continuous transmission operation is performed.
次に受信動作について説明する。まず実行部101はシ
リアルインタフェース104内の受信制御部104−9
に、受信許可信号を受信許可信号104−13 金倉し
て送る。受信制御部104−9は、前記許可信号を受は
取ると、内部のスタートビット検出回路を動作させ、受
信ライン104−8よシ、入力さnるスタートビットを
検出する。Next, the reception operation will be explained. First, the execution unit 101 is a reception control unit 104-9 in the serial interface 104.
Then, a reception permission signal is sent as reception permission signal 104-13. Upon receiving the permission signal, the reception control section 104-9 operates an internal start bit detection circuit to detect the start bit input through the reception line 104-8.
そしてスタートビットを検出すると受信開始線104−
144−アクティブにし、受信ツイン104−8から受
信用シフトレジスタ104−10へのデータ入力を許可
する。以後受信用シフトレジスタ104−10は、ボー
レートジェネレータ104−15より出力されるシフト
クロック104−16によシ、受信ライン104−8か
ら入力されるデータをシフトしながら格納し、所定のビ
ット故だけ格納が終わると、ただちにそのデータ′を受
信データバッファ104−11に伝送する。受信データ
バッファ104−11は受信データが格納されると、受
信完了信号をアクティブにして、受信完了を受信完了信
号融104−12を介して実行部101に知らせる。実
行部101は受信完了信号を入力すると、それまでの処
理を一時中断し、処理内容を保持しておくプログラムカ
ウンタ101−1.プログラムステータスワード101
−2゜汎用レジスタセット101−3の内容を一時的に
データメモ!J 103内のスタック領域に退避する。When the start bit is detected, the reception start line 104-
144 - Activates to permit data input from receive twin 104-8 to receive shift register 104-10. Thereafter, the reception shift register 104-10 shifts and stores the data input from the reception line 104-8 according to the shift clock 104-16 output from the baud rate generator 104-15, and stores only the data due to predetermined bits. Immediately after the storage is completed, the data' is transmitted to the reception data buffer 104-11. When the reception data buffer 104-11 stores the reception data, it activates the reception completion signal and notifies the execution unit 101 of the reception completion via the reception completion signal 104-12. When the execution unit 101 receives the reception completion signal, it temporarily suspends the processing up to that point and sets the program counter 101-1.1 to hold the processing contents. Program status word 101
-2゜Temporary data memo of the contents of general-purpose register set 101-3! Save to the stack area in J103.
そして割り込みのプログラムで、受信データバーツファ
1o4−i1の内容を読み出し、データメモリ103内
の受信データ格納領域1θ3−2に書き込み、スタック
領域に退避しておいた汎用レジスタセット101−3.
プログラムステータスワード101−2.プログラムカ
ウンタ101−1を再び読み出して、もとの処理を引き
続き行なう。Then, the interrupt program reads the contents of the received data buffer 1o4-i1, writes it to the received data storage area 1θ3-2 in the data memory 103, and writes the contents of the general-purpose register set 101-3 saved in the stack area.
Program status word 101-2. The program counter 101-1 is read again and the original processing continues.
以上、シリアルデータ処理の大半をハードウェアで行な
うシリアルデータの送受信の従来例を示した。The above describes conventional examples of serial data transmission and reception in which most of the serial data processing is performed by hardware.
前記従来例におけるシリアルデータ送受信処理の大半を
ハードウェアによって行なう方法は、送信データバッフ
ァにデータt1fき込むのみで自動的に送信処理が行な
われ、また受信の場合もシリアルインターフェースのハ
ードウェアが受信処理を行なうので、受信データバッフ
ァに格納されたデータを引き取るだけでよく、シリアル
データ送受信が簡単に−A現でき、またシリアルデータ
の送受信処理中に他の処理を実行部101は実行できる
ので、実行部101の処理効率は低下しないという長所
はあるものの、上記シリアルインタフェースのハードウ
ェア量はかな)大きなものとなシ、このシリアルインタ
フェース自体が占める。チップ上の面積が大きくなシ、
シリアルデータ処理装置が高価なものとなってしまう。In the conventional method where most of the serial data transmission and reception processing is performed by hardware, the transmission processing is automatically performed simply by loading the data t1f into the transmission data buffer, and in the case of reception, the hardware of the serial interface also performs the reception processing. Therefore, it is only necessary to retrieve the data stored in the reception data buffer, and serial data transmission and reception can be performed easily.Furthermore, since the execution unit 101 can perform other processing during serial data transmission and reception processing, the execution Although it has the advantage that the processing efficiency of the section 101 does not decrease, the amount of hardware for the serial interface itself is large. If the area on the chip is large,
The serial data processing device becomes expensive.
また上記のようなハードウェアを使用せず、一般の双方
向ボートを使用して、ンフトウェア処理によシ、シリア
ルデータの送受信を行なう場合もあるが、この場合はシ
リアルデータ送受信中に実行部が他の処理を行なうこと
ができなくなるため、実行部の処理効率が低下すること
と、ン7トウエア処理のため、転送スピードが速くなる
と送受信処理が追いつかなくなるという欠点がめる。There are also cases where serial data is sent and received by software processing using a general bidirectional port without using the above hardware, but in this case, the execution unit This has the disadvantage that the processing efficiency of the execution section decreases because the computer cannot perform other processing, and because it is software processing, the transmission and reception processing cannot keep up with the faster transfer speed.
上述した従来例におけるシリアルデータ処理装置は、シ
フトレジスタ、バッファレジスタなどのシリアル送受信
処理用のハードウェア量が非常に多いのでチップ上に占
める回路面積が大きくなり、シリアルデータ処理装置が
高価になるという欠点がある。The conventional serial data processing device described above requires a large amount of hardware for serial transmission and reception processing, such as shift registers and buffer registers, which occupies a large circuit area on the chip, making the serial data processing device expensive. There are drawbacks.
本発明におけるシリアルデータ処理装置は、プログラム
及び各rJデータを記憶するメモリ部、プログラムの内
容全解釈し実行する実行部、実行状態を示すステータス
情報が記憶されるステータスレジスタ、およびシリアル
データの送受信を行なうシリアルインタフェース部を備
え、前記実行部は前記シリア化インタフェース部の出力
するシリアルデータ処理要求信号によシ、プログラムの
実行状態を示すステータス情報をステータスレジスタの
中にそのまま保持したままプログラムの実行を中断し、
シリアルデータの送受信処理を実行した後、前記プログ
ラムの実行処理を再開し、前記シリアルインタフェース
部が前記処理要求信号を所定のタイミングで、シリアル
データの送受信終了まで繰り返し発生することによって
前記処理を断続的に行なうようにしたものである。The serial data processing device according to the present invention includes a memory unit that stores the program and each rJ data, an execution unit that fully interprets and executes the contents of the program, a status register that stores status information indicating the execution state, and a memory unit that stores the program and each rJ data, and a status register that stores status information indicating the execution state. The execution unit includes a serial interface unit for executing the program, and the execution unit executes the program while retaining status information indicating the execution state of the program in the status register according to the serial data processing request signal output from the serialization interface unit. interrupted,
After executing the serial data transmission/reception process, the program execution process is restarted, and the serial interface section repeatedly generates the processing request signal at a predetermined timing until the serial data transmission/reception process is completed, thereby intermittently performing the process. It was designed to be carried out in
次に本発明の実施例を、第1図、第2図、第3図、第4
図、第5図を用いて説明する。Next, examples of the present invention are shown in FIGS. 1, 2, 3, and 4.
This will be explained using FIG.
第1図は本発明のシリアルデータ処理装置の一実施例の
ブロック構成図、第2図は第1図におけるシリアルイン
タフェースブロック400の詳細図である。以下構成要
素の説明を行なう。FIG. 1 is a block diagram of an embodiment of the serial data processing apparatus of the present invention, and FIG. 2 is a detailed diagram of the serial interface block 400 in FIG. 1. The constituent elements will be explained below.
シリアルデータ処理装置100内のシリアルインタフェ
ースブロック400は、1本の外部入出力線400−2
4−使用してシリアルデータの送受信を行なうもので、
1ビツトのリード/ライトラッチ400−3.スタート
ビット検出回路400−4.ボーレートタイマ400−
5.シリアルモードフラグ400−6を有している。デ
ータ送信時においては、まず送受信切換えフラグ40〇
−61’t@1 ’にして送信モードにする。そして送
信トリガビット400−62k”1″にして、送信起動
線400−9をアクティブにし、シリアルインタフェー
ス制御部300に送信起動要求信号を、送受信要求線4
00−11を介して出力する。The serial interface block 400 in the serial data processing device 100 has one external input/output line 400-2.
4- It is used to send and receive serial data,
1-bit read/write latch 400-3. Start bit detection circuit 400-4. Baud rate timer 400-
5. It has a serial mode flag 400-6. When transmitting data, first, the transmission/reception switching flag 400-61't@1' is set to the transmission mode. Then, set the transmission trigger bit 400-62k to "1", activate the transmission activation line 400-9, and send a transmission activation request signal to the serial interface control unit 300 through the transmission/reception request line 4.
Output via 00-11.
同時に送信起動信号により、ボーレートタイマ400−
5をスタートさせる。またデータ受信時においては送受
信切換えフラグ400−61’k”O“にして受信モー
ドにし、スタートビット検出開始線400−8をアクテ
ィブにして、スタートビット検出回路400−4の動作
を開始させる。At the same time, the baud rate timer 400-
Start 5. When receiving data, the transmission/reception switching flag 400-61'k is set to "O" to set the reception mode, and the start bit detection line 400-8 is activated to start the operation of the start bit detection circuit 400-4.
スタートビット検出回路400−4はスタートビラトラ
検出すると、受信起動線400−10をアクティブにし
て、ボーレートタイマ400−5をスタートさせる。ボ
ーレートタイマ400−5は送信起動線400−9.又
は受信起動線400−10によシ、各々送信起動要求信
号又は受信起動要求信号を受は取るとリセット後スター
トシ、所定のクロックで順次インクリメントしていく。When the start bit detection circuit 400-4 detects the start bit bit, it activates the reception activation line 400-10 and starts the baud rate timer 400-5. The baud rate timer 400-5 is connected to the transmission activation line 400-9. Alternatively, when the reception activation line 400-10 receives or receives a transmission activation request signal or a reception activation request signal, the signals start after being reset and are sequentially incremented at a predetermined clock.
そして、オーバーフローすると、タイマオーバフロー線
400−1をアクティブにし、送受信要求信号を送受信
要求線400−11を介してシリアルインタフェース制
御部300に出力する。ボーレートタイマ400−5は
一定のタイミングで、1ビツトずつシリアルデータを送
信するために設定したもので、ボーレートを変更する時
はピット長を変える。リード/ライトデータラッチ40
0−3は送受信データを1ビツト格納するラッチで、送
信時は実行部101の処理によって格納されたデータを
上記タイマオーバフロー信号400−1により、外部入
出力線400−2に出力し、受信時は上記タイマオーバ
フロー信号400−1により、外部入出力&!400−
2への入力データをラッチする。シリアルインタフェー
ス制御部300はシリアルインタフェースブロック40
0からの送信要求信号又は受信要求信号を送受信要求線
400−11を介して受は取ると、送信するデータのあ
る1ビツトをリード/ライトラッチ400−3に転送し
たシ、リード/ライトラッチ400−3に取り込まれた
1ビツトの受信データをデータメモリに転送する動作を
、プログラムによる処理を介入することなく自動的に行
なった9(以下この動作音゛マクロサービス゛という)
、一般の割込み処理を行なったシする動作をつかさどる
もので、I10要求制御部300−1.I10要求処理
実行線300−3.I10要求処理処理形態指定線30
0−4.及び実行部101の動作を制御するI10要求
受は付は部300−2を有している。When an overflow occurs, the timer overflow line 400-1 is activated and a transmission/reception request signal is output to the serial interface control section 300 via the transmission/reception request line 400-11. The baud rate timer 400-5 is set to transmit serial data bit by bit at a fixed timing, and when changing the baud rate, the pit length is changed. Read/write data latch 40
0-3 is a latch that stores 1 bit of transmitted/received data, and when transmitting, the data stored by the processing of the execution unit 101 is output to the external input/output line 400-2 by the timer overflow signal 400-1, and when receiving, The external input/output &! is triggered by the timer overflow signal 400-1. 400-
Latch the input data to 2. The serial interface control section 300 is a serial interface block 40
When a transmission request signal or a reception request signal from 0 is received via the transmission/reception request line 400-11, one bit of data to be transmitted is transferred to the read/write latch 400-3. The operation of transferring the 1-bit received data captured in -3 to the data memory was performed automatically without any program intervention (hereinafter this operation sound is referred to as "macro service").
, which is in charge of general interrupt processing operations, and the I10 request control unit 300-1. I10 request processing execution line 300-3. I10 request processing processing type specification line 30
0-4. and an I10 request receiving section 300-2 that controls the operation of the execution section 101.
実行部101は、次に実行する命令コードが格納されて
いるプログラムメモリ102のアドレスを指すプログラ
ムカウンタ(以後”PC“と称する)101−1.実行
部全体の動作状態を示す、プログラムステータスワード
(P8W)101−2、処理中のデータを保持する汎用
レジスタセット101−3.算術論理演算機能を持つ算
術論理演算ユニット(以下”ALU“と記す)101−
4.1ビツトの送受信データを格納するテンポラリレジ
スタ101−8.次に実行すべG命令を保持する命令レ
ジスタ101−5.命令レジスフ101−5の内容を解
読し、各第1制御信号を発生する命令デコーダ101−
6.命令デコーダ101−6の出力によシ、実行部全体
の動作を制御する実行制御部101−7を有している。The execution unit 101 uses a program counter (hereinafter referred to as "PC") 101-1. A program status word (P8W) 101-2 that indicates the operating status of the entire execution unit; a general-purpose register set 101-3 that holds data being processed; Arithmetic logic unit (hereinafter referred to as "ALU") 101- having an arithmetic logic operation function
4. Temporary register 101-8 for storing 1-bit transmitted/received data. Instruction register 101-5 that holds the G instruction to be executed next. an instruction decoder 101- that decodes the contents of the instruction register 101-5 and generates each first control signal;
6. It has an execution control section 101-7 that controls the operation of the entire execution section based on the output of the instruction decoder 101-6.
またデータメモリ103内には前記マクロサービスで使
用するマクロサービスレジスタ群200を備えている。Furthermore, the data memory 103 includes a macro service register group 200 used in the macro service.
マクロサービスレジスタ群200内には、送受信するデ
ータを格納する送受信データ格納領域(2バイ))20
0−1.マクロサービスの’Aa<送受信データのピッ
ト数)を決定する、マクロサービスカウンタ(以後“M
2O”と称する)200−2が設定されている。上記各
部はすべて内部バス105で相互に接続されている。Within the macro service register group 200, there is a transmission/reception data storage area (2 bytes) 20 for storing data to be transmitted/received.
0-1. The macro service counter (hereinafter referred to as “M
200-2 (referred to as "2O") is set. All of the above-mentioned parts are interconnected by an internal bus 105.
以下第1図、第2図のブロック図、第3図のシリアルデ
ータ送受信マクロサービス処理シーケンス図、第4図、
第5図の送信、受信シーケンスの図を参照して送信、受
信の動作について説明する。Below are block diagrams in Figures 1 and 2, serial data transmission/reception macro service processing sequence diagram in Figure 3, and Figure 4.
Transmission and reception operations will be explained with reference to the transmission and reception sequence diagram in FIG.
まず送信動作から説明する。最初に送受信データ格納領
域200−1に、スタートビット1ビツト(”0”)、
送信データ8ビツト、パリティビット1ビツト、ストッ
プビット1ビツト(11“)。First, the transmission operation will be explained. First, one start bit (“0”) is placed in the transmission/reception data storage area 200-1.
8 bits of transmission data, 1 bit of parity bit, 1 bit of stop bit (11").
データ@1゛、計12ビットヲ第4図■のように格納す
る。そしてMSC200−2に13という値を設定する
。次に送受信切換えフラグ40〇−61をl“にし、送
信モードにする。そして、送信トリガビット400−6
2e”1“にし、送信起動要求を与える。送信起動要求
信号を送信起動線400−9’e介して受は取ったボー
レートタ(マ400−5はカウントアツプを開始する。Data @1'', a total of 12 bits, are stored as shown in Figure 4 (■). Then, a value of 13 is set in the MSC 200-2. Next, set the transmission/reception switching flag 400-61 to l" to set the transmission mode. Then, the transmission trigger bit 400-6
2e is set to "1" and a transmission activation request is given. Upon receiving the transmission activation request signal via the transmission activation line 400-9'e, the baud rate master 400-5 starts counting up.
また同時に前記送信起動要求信号は送受信要求線400
−11’を介してシリアルインタフェース制御部300
に入力される。シリアルインタフェース制御部300内
の、I10要求制御部300−1はこの送信起動要求信
号をマクロサービス要求として認知し、I10要求処理
実行線300−3をアクティブにし、I10要求処理処
理形態指定線300−4にマクロサービス要求信号全出
力する。I10要求受付部300−2はこれらの信号を
受は取り、命令レジスタ101−5に強制的にマクロサ
ービス処理用のコード金設定する。At the same time, the transmission activation request signal is sent to the transmission/reception request line 400.
-11' via serial interface control unit 300
is input. The I10 request control section 300-1 in the serial interface control section 300 recognizes this transmission activation request signal as a macro service request, activates the I10 request processing execution line 300-3, and activates the I10 request processing processing mode specification line 300-. 4, all macro service request signals are output. The I10 request reception unit 300-2 receives these signals and forcibly sets a code for macro service processing in the instruction register 101-5.
実行制御部101−7はマクロサービス処理用コードニ
基づきPCIOI−1のアドレス更新を禁止して、さら
にpclot−t、P8W101−2.汎用レジスタセ
ット101−3の値を保持したまま以下のマクロサービ
ス処理を行なう。The execution control unit 101-7 prohibits updating of the address of PCIOI-1 based on the macro service processing code number, and further updates pclot-t, P8W101-2. The following macro service processing is performed while holding the value of the general-purpose register set 101-3.
■送受信切換え)2グ400−61の値をチェツレし、
°1“を判定して送信動作であると認識する。■Transmission/reception switching) Check the value of 2G 400-61,
°1" and recognizes it as a transmission operation.
■送受信データ格納領域200−1内の2バイトデータ
を連結して16ビツトデータとし右に1ビツトシフトす
る。この動作t↓ALU10t−4で行なわれる。ただ
しこの時、送受信データ格納領域200−1の下位バイ
トのf、SBは上位バイトのMOBへ、上位バイトのL
8Bはテンポラリレジスタ101−8へ、それぞれ7フ
トされる(第3図■参照)。(2) Concatenate the 2-byte data in the transmitted/received data storage area 200-1 to create 16-bit data and shift it to the right by 1 bit. This operation t↓ is performed in ALU10t-4. However, at this time, f and SB of the lower byte of the transmission/reception data storage area 200-1 are transferred to the MOB of the upper byte, and L of the upper byte is
8B are each transferred to the temporary register 101-8 by 7 feet (see FIG. 3).
■前記■のシフトによって、テンポラリレジスタ101
−8に送出されたデータを内部バスの所定のビットに出
力し、データ入出力線400−7を介して、リード/2
イトラッチ400−3に格納する。■By the above shift, the temporary register 101
-8 is output to a predetermined bit of the internal bus, and the data sent to the read/2
The data is stored in the i-latch 400-3.
0MSC200−2をデクリメントし、609でない場
合は、マクロサービス処理を行なI)前に実行していた
処理に復帰する。また”0″の場合はボーレートタイマ
400−5’eストツプさせ、割込み処理要求信号を発
生させる。0 MSC200-2 is decremented, and if it is not 609, macro service processing is performed and I) return to the previously executed processing. If it is "0", the baud rate timer 400-5'e is stopped and an interrupt processing request signal is generated.
以上のマクロサービス処理で1ビツト分(M8C=13
の処理の時はスタートビット)のデータを、リード/ラ
イトラッチ400−3に格納する。上記1回のマクロサ
ービス処理に要する時間は、ボーレートタイマ400−
5がオーバフローするまでの時間に比べて極めて短いこ
とに注目されたい。With the above macro service processing, 1 bit (M8C=13
In the case of processing, the data of the start bit) is stored in the read/write latch 400-3. The time required for the above macro service processing is determined by the baud rate timer 400-
Note that the time required for 5 to overflow is extremely short compared to the time required for overflow.
さて送信l・リガビット400−62を111にするこ
とによってスタートビットをリード/ライトラッチ40
0−3に格納したが、前記トリガビットONのタイミン
グでボーレートタイマ400−5もカウントアツプを開
始している。そして前記ボーレートタイマ400−5が
、再びオーバ70−するとタイマオーバーフロ信号40
0−1を出力し、リード/ライトラッチ400−3に格
納されたデータ(ストップビット)ヲ外部入出力線40
0−2に出力すると共にボーレートタイマ400−5e
リセツトしてスタートさせ、さらに送信要求信号全送受
信要求信号線400−11を介して、シリアルインタフ
ェース制御部300内のI10要求制師部300−1に
出力し、ボーレ−トタイマ400−5をリセットしてス
タートさせる。I10要求制御部300−1は上記送信
要求信号をマクロサービス要求として認知し、前述と同
様のマクロサービスを行ない、こんどは送信データ第0
ビツト(To)全リード/ライトラッチ400−3に転
送する。そして次のタイマオーバフロー信号400−1
により、前記送信データ第0ピツ)(To)を外部入出
力線に出力する。Now, by setting the transmit l/rega bit 400-62 to 111, the start bit is set to the read/write latch 40.
The baud rate timer 400-5 also starts counting up at the timing when the trigger bit turns ON. When the baud rate timer 400-5 again exceeds 70-, the timer overflow signal 40-5
The data (stop bit) stored in the read/write latch 400-3 is output to the external input/output line 40.
0-2 and baud rate timer 400-5e.
A transmission request signal is then output to the I10 request control section 300-1 in the serial interface control section 300 via the full transmission/reception request signal line 400-11, and the baud rate timer 400-5 is reset. and start it. The I10 request control unit 300-1 recognizes the transmission request signal as a macro service request, performs the same macro service as described above, and then sends the transmission data No. 0.
All bits (To) are transferred to read/write latch 400-3. and the next timer overflow signal 400-1
As a result, the transmission data 0th (To) is output to the external input/output line.
以下、前記のように、ボーレートタイマ400−5のオ
ーバフロー信号でマクロサービス処理をに
MSC200−2が Oなるまで繰J返し断続的に行な
い、第4図に示す送信動作を実現する。Thereafter, as described above, macro service processing is repeatedly performed intermittently using the overflow signal of the baud rate timer 400-5 until the MSC 200-2 becomes O, thereby realizing the transmission operation shown in FIG.
そして前記マクロサービス処理■において、MSC20
0−2が”0“とな9、割込み処理要求信号が送受信要
求線400−11を介して、工10要求制御部300−
1に入力されると、工10要求制御部300−1は、前
記信号をシリアルデータ送信完了割込みとして認知し、
I10要求処理実行線300−3をアクティブにし、I
10要求処理処理形態指定線300−4に割込み要求信
号全出力する。I10要求受付部300−2は上記信号
を受は取シ、実行部101に割込み処理を行なわせる。Then, in the macro service processing (2), the MSC20
0-2 becomes "0"9, the interrupt processing request signal is sent to the request control unit 300-10 via the transmission/reception request line 400-11.
1, the request control unit 300-1 recognizes the signal as a serial data transmission completion interrupt,
Activate the I10 request processing execution line 300-3 and
All interrupt request signals are output to the 10 request processing processing mode designation line 300-4. The I10 request reception unit 300-2 receives and receives the above signal, and causes the execution unit 101 to perform interrupt processing.
割込み処理ではM3C200−2に“13″という値を
格納したシ、送受信データ格納領域200−1に次の送
信データを格納するなど連続的なデータ送信のための処
理をアプリケーションプログラムで実行する。以上が本
発明の送信動作の一実施例である。In the interrupt processing, the application program executes processing for continuous data transmission, such as storing the value "13" in the M3C 200-2 and storing the next transmission data in the transmission/reception data storage area 200-1. The above is one embodiment of the transmission operation of the present invention.
次に受信動作について説明する。まずMSC200−2
は”10゛にあらかじめ設定されている。送受信切換え
7ラグ400−61を0“にして受信モードとし、スタ
ートビット検出開始線400−8をアクティブにする。Next, the reception operation will be explained. First, MSC200-2
is preset to "10". The transmit/receive switching 7 lag 400-61 is set to "0" to set the reception mode, and the start bit detection line 400-8 is activated.
スタートビット検出回路400−4は、外部入出力線4
00−2の入力レベルの立下がりエツジを検出すると、
ある一定の時間(ボーレートで指定される1周期の半分
)経過後、再び外部入出力線400−2のレベルをチェ
ックする。そしてそのレベルがロウレベルであnば、ス
タートビットが検出されたとして、受信起動線400−
1(l介して、受信起動信号をボーレートタイマ400
−5KIfl力する。Start bit detection circuit 400-4 connects external input/output line 4
When the falling edge of the input level of 00-2 is detected,
After a certain period of time (half of one cycle specified by the baud rate), the level of the external input/output line 400-2 is checked again. If the level is low, it is assumed that a start bit has been detected, and the reception activation line 40-
1 (through l, the reception start signal is sent to the baud rate timer 400.
-5KIfl force.
ボーレートタイマ400−5は前記受信起動信号を受は
取ると、リセットされた後、カウントアツプを開始する
。そしてボーレートタイマ400−5は一定時間(ボー
レートで指定される周期)経過後、オーバーフローし、
その際タイマオーバーフロー線400−1をアクティブ
にして、送受信要求信号400−11’1I10要求制
御部300−1に出力すると共に、再びリセット後スタ
ートする。またさらに前記タイマオーバフロー信号によ
り、外部入出力線400−2からの受信データ1ビツト
をリード/ライト2ツチ400−3にランチする。When the baud rate timer 400-5 receives the reception activation signal, it is reset and then starts counting up. Then, the baud rate timer 400-5 overflows after a certain period of time (cycle specified by the baud rate),
At this time, the timer overflow line 400-1 is activated, the transmission/reception request signal 400-11'1I10 is output to the request control section 300-1, and the process starts again after being reset. Further, in response to the timer overflow signal, one bit of received data from the external input/output line 400-2 is launched into the read/write dual circuit 400-3.
I10要求制御部300−1は前記送受信要求信号を、
データ送受信起動のマクロサービス要求として認知し、
工10要求処理実行線300−3をアクティブにし、工
10要求処理実行形態指定1ia3004にマクロサー
ビス要求信号を出力する。I10要求受付部300−2
は上記信号を受は取Q、命令レジスタ101−5に強制
的にマクロサービス処理用コードを設定する。実行制御
部101−7はマクロサービス処理コードに基づきPC
IOI−1のアドレス更新を禁止して、さらにPCIO
I−1,P8W101−2.汎用レジスタセラ)101
−3の値を保持したまま、以下のよりな前記送信時と同
様に、受信用マクロサービス処理を行なう。The I10 request control unit 300-1 sends the transmission/reception request signal to
It is recognized as a macro service request to start sending and receiving data,
The machine 10 request processing execution line 300-3 is activated and a macro service request signal is output to the machine 10 request processing execution mode specification 1ia3004. I10 request reception unit 300-2
receives the above signal and forcibly sets the macro service processing code in the instruction register 101-5. The execution control unit 101-7 controls the PC based on the macro service processing code.
Prohibiting address update of IOI-1 and further PCIO
I-1, P8W101-2. General purpose register Sera) 101
While holding the value -3, the following macro service processing for reception is performed in the same manner as in the above-mentioned transmission.
■送受信切換えフラグ400−61の値をチェックし、
O″を判定して受信動作であると認識する。■Check the value of the transmission/reception switching flag 400-61,
0'' and recognizes that it is a receiving operation.
■タイマオーバ70−信号400−1により、リード/
ライトラッチ400−3に格納されている1ビツトの受
信データをデータ入出力線40〇−7を介して、内部バ
ス105の所定のビットに乗せる。そしてこの内部バス
上に乗った1ビツトの受信データ全テンポラリレジスタ
101−8に格納する。■Read/write by timer over 70-signal 400-1.
The 1-bit received data stored in the write latch 400-3 is transferred to a predetermined bit of the internal bus 105 via the data input/output line 400-7. All 1-bit received data on this internal bus is stored in the temporary register 101-8.
■送受信データ格納領域200−1内の2バイトデータ
を連結して16ビノトデータとし、右に1ピツトシフト
する。この動作はALIJIOI−4で行なわれる。た
だしこの時、テンポラリレジスタ101−8内の1ビツ
トの受信データは、送受信データ格納領域200−1の
下位バイトのMSBへ、下位バイトのLSBは上位バイ
トのMSBへそれぞれシフトされる(第3図■参照)。(2) Concatenate the 2-byte data in the transmitted/received data storage area 200-1 to create 16 bit data, and shift it 1 pit to the right. This operation is performed in ALIJIOI-4. However, at this time, the 1-bit received data in the temporary register 101-8 is shifted to the MSB of the lower byte of the transmission/reception data storage area 200-1, and the LSB of the lower byte is shifted to the MSB of the upper byte. ■Reference).
0MSC200−2にデクリメントし、“O“でない場
合は、マクロサービス処理を行なう前に実行していた処
理に復帰する。また10°の場合はボーレートタイマ4
00−5iストツプさせ、割込み処理要求信号を発生さ
せる。0 MSC200-2, and if it is not "O", the process returns to the process that was being executed before the macro service process. Also, if the angle is 10°, baud rate timer 4
00-5i is stopped and an interrupt processing request signal is generated.
以上の受信用マクロサービス処理1回によって、受信デ
ータ1ビツトが送受信データ格納領域200−1に格納
される。そして以後送信時と同様に、ボーレートタイマ
400−5のオーバフロー信号によシ、MSC200−
2カ10”になるまで、マクロサービス処理を断続的に
繰9返し、第5図に示すように10ビツトデータ(受信
データ8ビツト、パリティビット1ビツト、ストップビ
ット1ビツト)の受信を実現する。One bit of received data is stored in the transmitted/received data storage area 200-1 through one reception macro service process described above. Then, as in the case of transmission, the overflow signal of the baud rate timer 400-5 causes the MSC 200-
The macro service process is repeated 9 times intermittently until the number of bits reaches 2 to 10", and as shown in Figure 5, reception of 10 bit data (8 bits of received data, 1 bit of parity bit, 1 bit of stop bit) is realized. .
さらに送信時と同様であるが、IL、(SC200−2
が”O″の時に前記マクロサービス処理■において出力
される割込み要求処理信号が送受信要求線400−1を
介してI10要求制御部30〇−1に入力されると、I
10要求制御部300−1において一般の割込み信号と
して判定される。そしてI10要求受付部は、実行部1
01に受信完了割込み処理を実行させる。受信完了割込
み処理では送受信データ格納領域200−1に格納され
た受信データからデータビットだけ取9出し、8ビツト
データに整列してデータメモリ103内の別の領域に格
納したり、パリティビット、ストップビットのチェック
を行なったり、次のデータの受信を行なうためにMSC
200−2に10″を設定したりするなどの処理を行な
う。Furthermore, as in the case of transmission, IL, (SC200-2
When the interrupt request processing signal output in the macro service processing (2) is input to the I10 request control unit 300-1 via the transmission/reception request line 400-1 when the I10 is "O",
10 request control unit 300-1 determines it as a general interrupt signal. The I10 request reception unit then executes the execution unit 1.
01 to execute reception completion interrupt processing. In the reception completion interrupt processing, only the data bits are extracted from the received data stored in the transmitted/received data storage area 200-1, arranged into 8-bit data, stored in another area in the data memory 103, and parity bits, stop bits, etc. MSC to check bits and receive next data.
Processing such as setting 200-2 to 10'' is performed.
以上、マクロサービス処理を用いたシリアル送受信の例
について説明したが、本実施例におけるシリアルインタ
フェースブロック400は従来例における場合に比べて
、シフトレジスタ、バッファレジスタなどが不要でアシ
、さらに双方向の1ビツトボートe採用しているので、
そのハードウェア量は極めて少なく、チップ上に占める
面積も小さくなる。An example of serial transmission and reception using macro service processing has been described above, but compared to the conventional example, the serial interface block 400 in this embodiment eliminates the need for shift registers, buffer registers, etc. Since it uses bit boat e,
The amount of hardware is extremely small and the area occupied on the chip is also small.
マタ、マクロサービス処理によシ、シリアルデータの送
受信動作を行なっているので、ユーザのプログラムによ
るソフトウェア処理は不要であり、実行部101の実行
効率の低下を招くこともない。Since the transmission and reception of serial data is performed by the macro service processing, software processing by the user's program is unnecessary, and the execution efficiency of the execution unit 101 does not deteriorate.
なお上記実施例においては、送信データ11ピツト、受
信データ10ビツトの場合について述べたが、他のデー
タ長の場合でも容易に実現可能である。さらに本実施例
においては、送信、受信。In the above embodiment, the case where the transmission data is 11 bits and the reception data is 10 bits has been described, but other data lengths can also be easily realized. Furthermore, in this embodiment, transmission and reception.
それぞれのマクロサービス処理を別々のフローチャート
にすることも可能である。It is also possible to create separate flowcharts for each macro service process.
以上説明したように、本発明に係わるシリアルデータ処
理装置は、シリアルデータの送受信処理をマクロサービ
ス処理で行なうことにより、実行部の実行効率を低下さ
せることなく、シフトレジスタ、バッファレジスタなど
を削除した極めて小さなハードウェアで、シリアルイン
ターフェースを構成できるので、シリアルインタフェー
スがシリアルデータ処理装置のチップ上に占める面積を
小さくすることができ、シリアルデータ処理装置を安価
で実現できる効果がある。As explained above, the serial data processing device according to the present invention performs serial data transmission and reception processing using macro service processing, thereby eliminating shift registers, buffer registers, etc., without reducing the execution efficiency of the execution section. Since the serial interface can be configured with extremely small hardware, the area occupied by the serial interface on the chip of the serial data processing device can be reduced, and the serial data processing device can be realized at low cost.
第1図は本発明のシリアルデータ処理装置のブロック図
、第2図は第1図におけるシリアルインタフェースの詳
細なブロック図、第3図は本発明ニオケるマクロサービ
スのフローチャート、第4図は本発明における送信動作
のシーケンス図、第5図は本発明における受信動作のシ
ーケンス図、第6図は従来のシリアルデータ処理装置の
ブロック図である。
100・・・・・・シリアルデータ処理装置、100−
1・・・・・・外部端子、101・・・・・・実行部、
101−1・・・・・・プログラムカウンタ(PC)、
101−2・・・・・・プログラムステータスワードレ
ジスタ(P8W)。
101−3・・・・・・汎用レジスタセット、101−
4・・・・・・算術論理演算ユニット(ALU)、10
1−5・・・・・・命令レジスタ(Il(、)、101
−6・・・・・・命令デコーダ(DEC)、101−7
・・・・・・実行制御部(EXU)、101−8・・・
・・・テンポラリレジスタ、102・・・・・・プログ
ラムメモリ、1o3・・・・・・データメモ1ハ 10
3−1・・・・・・送信データ格納領域、103−2・
・・・・・受信データ格納領域、1o4・・・・・・シ
リアルインタフェース、104−1・・・・・・送信ラ
イン、104−2・・・・・・送信制御部(TC)、1
04−3・・・・・・送信用シフトレジスタ(TS)、
104−4・・・・・・送信データバッファ(Tf)D
)、104−5・・・・・・送信完了信号線、104
−6・旧・・送信要求信号線、104−7・・・・・・
送信許可線、104−8・・・・・・受信ライン、10
4−9・・・・・・受信制御部(RC)% 104−
10・・・・・・受信用シフトレジスタ(R8)、10
4−11・・・・・・受信用データバッファ(几DB)
、104−12・・・・・・受信完了信号線、104−
13・・・・・・受信許可線、104−14・・・・・
・受信開始線、104−15・・・・・・ボーレートジ
ェネレータ(BR,G)、104−16・−・・−・シ
フトクロック線、105・・・・・・内部バス、106
・・・・・・ボートブロック、106−1・旧・・リー
ド/ライト用ラッチ、106−2・・・・・・外部入出
力線、106−3・・・・・・データ入出力線、106
−5−°−=受信要求M、200・・・・・・マクロサ
ービスレジスタ群、200−1・・・・・・送受信デー
タ格納領域、200−2・・・・・・マクロサービスカ
ウンタ(MSC)、300・・・・・°ゾリアルイ/り
7工−ス制御部、300−1・・・・・・I10要求制
御部、300−2・・・・・・I10要求受付部、30
0−3・・・・・・I10要求処理実行線、300−4
・・・・・・I10要求処理処理形態指定線、400・
・・・・・シリアルインク7エースブロツク、400−
1・・・・・・タイマオーバーフロー線、400−2・
・・・・・外部入出力線、400−3・・・・・・リー
ド/ライトラッチ、400−4・・・・・・スタートビ
ット検出回路、400−5・・・・・・ボーレートタイ
マ、400−6・・・・・・シリアルモードレジスタ、
400−61・・・・・・送受信切換えフック、400
−62・・・・・・送信トリガピッ)、400−7・・
・・パデータ入出力線、400−8・・・・・・スター
トビット検出開始線、400−9・・・・・・送信起動
線、400−10・・・・・−受信起動線、400−1
1・・・・・・送受信要求線代理人 弁理士 内 原
晋
//夕
箔2図
門1票翻HδC−/2
F=票PMδC= //
「ヨ戸ヨ廂C:〆I
P:ヨコにC=9
F=ヨコMSC=δ
F==ヨ収;7
Fコヨ電y、5c=t
Fヨ=ヨMδC弓
EヨヨヨMδCコ4
F==73 N5C=3
〜L失FIG. 1 is a block diagram of the serial data processing device of the present invention, FIG. 2 is a detailed block diagram of the serial interface in FIG. 1, FIG. 3 is a flowchart of the macro service of the present invention, and FIG. 5 is a sequence diagram of a receiving operation in the present invention, and FIG. 6 is a block diagram of a conventional serial data processing device. 100... Serial data processing device, 100-
1...External terminal, 101...Execution unit,
101-1...Program counter (PC),
101-2...Program status word register (P8W). 101-3...General-purpose register set, 101-
4... Arithmetic logic unit (ALU), 10
1-5...Instruction register (Il(,), 101
-6...Instruction decoder (DEC), 101-7
...Execution control unit (EXU), 101-8...
...Temporary register, 102...Program memory, 1o3...Data memo 1c 10
3-1... Transmission data storage area, 103-2.
...Received data storage area, 1o4 ... Serial interface, 104-1 ... Transmission line, 104-2 ... Transmission control section (TC), 1
04-3...Transmission shift register (TS),
104-4...Transmission data buffer (Tf) D
), 104-5... Transmission completion signal line, 104
-6 Old... Transmission request signal line, 104-7...
Transmission permission line, 104-8...Reception line, 10
4-9...Reception control section (RC)% 104-
10...Reception shift register (R8), 10
4-11... Reception data buffer (几DB)
, 104-12... Reception completion signal line, 104-
13... Reception permission line, 104-14...
- Reception start line, 104-15...Baud rate generator (BR, G), 104-16...Shift clock line, 105...Internal bus, 106
...Boat block, 106-1 Old read/write latch, 106-2 External input/output line, 106-3 Data input/output line, 106
-5-°-=Reception request M, 200...Macro service register group, 200-1...Transmission/reception data storage area, 200-2...Macro service counter (MSC) ), 300...°Zorial Louis/Li7 process control unit, 300-1...I10 request control unit, 300-2...I10 request reception unit, 30
0-3...I10 request processing execution line, 300-4
...I10 request processing processing mode specification line, 400.
... Serial ink 7 ace block, 400-
1... Timer overflow line, 400-2.
...External input/output line, 400-3 ... Read/write latch, 400-4 ... Start bit detection circuit, 400-5 ... Baud rate timer, 400-6... Serial mode register,
400-61...Transmission/reception switching hook, 400
-62...Transmission trigger beep), 400-7...
...Padata input/output line, 400-8...Start bit detection start line, 400-9...Transmission activation line, 400-10...-Reception activation line, 400- 1
1...Transmission/reception request line agent Patent attorney Susumu Uchihara//Yuhaku 2 diagrams 1 vote conversion HδC-/2 F=vote PMδC= // ``Yotoyo 廂C:〆IP:Horizontal C=9 F=horizontal MSC=δ F==yo gain; 7 F koyoden y, 5c=t F yo=yo MδC bow E yoyoyo MδC ko 4 F==73 N5C=3 ~L loss
Claims (1)
ラムの内容を解釈し実行する実行部、実行状態を示すス
テータス情報が記憶されるステータスレジスタ、および
シリアルデータの送受信を行なうシリアルインタフェー
ス部を備えたシリアルデータ処理装置において、前記実
行部は前記シリアルインタフェース部からのシリアルデ
ータ処理要求信号により、プログラムの実行状態を示す
前記ステータス情報を前記ステータスレジスタから移す
ことなくそこに保持したままプログラムの実行を中断し
、シリアルデータの送受信処理を実行した後、前記プロ
グラムの実行処理を再開し、前記シリアルインタフェー
ス部が前記処理要求信号を所定のタイミングでシリアル
データの送受信終了まで繰り返し発生し、前記処理を断
続的に行なうことを特徴とするシリアルデータ処理装置
。Serial data processing that includes a memory section that stores programs and various data, an execution section that interprets and executes program contents, a status register that stores status information indicating the execution status, and a serial interface section that sends and receives serial data. In the apparatus, the execution unit interrupts execution of the program while retaining the status information indicating the execution status of the program in the status register without moving it from the status register, in response to the serial data processing request signal from the serial interface unit, and After executing data transmission/reception processing, restarting the program execution processing, and causing the serial interface unit to repeatedly generate the processing request signal at a predetermined timing until the serial data transmission/reception is completed, and perform the processing intermittently. A serial data processing device characterized by:
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP61241616A JPS6395551A (en) | 1986-10-09 | 1986-10-09 | Serial data processor |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP61241616A JPS6395551A (en) | 1986-10-09 | 1986-10-09 | Serial data processor |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS6395551A true JPS6395551A (en) | 1988-04-26 |
JPH0480419B2 JPH0480419B2 (en) | 1992-12-18 |
Family
ID=17076974
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP61241616A Granted JPS6395551A (en) | 1986-10-09 | 1986-10-09 | Serial data processor |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS6395551A (en) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP0640925A1 (en) * | 1993-08-23 | 1995-03-01 | Nec Corporation | Data processing system having serial interface |
JP2007298717A (en) * | 2006-04-28 | 2007-11-15 | Fuji Xerox Co Ltd | Fixing device and image forming apparatus |
-
1986
- 1986-10-09 JP JP61241616A patent/JPS6395551A/en active Granted
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP0640925A1 (en) * | 1993-08-23 | 1995-03-01 | Nec Corporation | Data processing system having serial interface |
US5577260A (en) * | 1993-08-23 | 1996-11-19 | Nec Corporation | Data processing system having a serial interface comprising an end-of-transmission flag |
JP2007298717A (en) * | 2006-04-28 | 2007-11-15 | Fuji Xerox Co Ltd | Fixing device and image forming apparatus |
Also Published As
Publication number | Publication date |
---|---|
JPH0480419B2 (en) | 1992-12-18 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US4809217A (en) | Remote I/O port for transfer of I/O data in a programmable controller | |
US5640602A (en) | Transferring digital data in units of 2 bytes to increase utilization of a 2-byte-wide bus | |
JPH05250305A (en) | Data transfer control system | |
JP2845433B2 (en) | Integrated circuit device | |
EP0010192A1 (en) | Virtual memory computer system | |
EP0010187B1 (en) | Input/output-system for a data processing system | |
JPH08161259A (en) | Receiving device and transfer device for serial data | |
JPS6395551A (en) | Serial data processor | |
US5812878A (en) | System for DMA transfer wherein controller waits before execution of next instruction until a counter counts down from a value loaded by said controller | |
JP2002024158A (en) | Data transfer device and microcomputer | |
KR970003319B1 (en) | Data processing system having serial interface | |
JP3627352B2 (en) | Programmable controller | |
JPS60183662A (en) | Information processing unit | |
JPH0414378B2 (en) | ||
JPH0238970B2 (en) | ||
JP2871171B2 (en) | Microcomputer | |
JPS6269352A (en) | Microprocessor | |
JPH0152776B2 (en) | ||
JPS6320655A (en) | Microprogram controller | |
JPS6117425B2 (en) | ||
JP2623501B2 (en) | Direct memory access control circuit | |
JPH0571980B2 (en) | ||
JPS62266624A (en) | Counter device | |
JPH08181721A (en) | Data transmitter by start-stop synchronized communication | |
WO1997033233A1 (en) | Programmable controller |