JPS6230466B2 - - Google Patents
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- JPS6230466B2 JPS6230466B2 JP56031303A JP3130381A JPS6230466B2 JP S6230466 B2 JPS6230466 B2 JP S6230466B2 JP 56031303 A JP56031303 A JP 56031303A JP 3130381 A JP3130381 A JP 3130381A JP S6230466 B2 JPS6230466 B2 JP S6230466B2
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F15/00—Digital computers in general; Data processing equipment in general
- G06F15/16—Combinations of two or more digital computers each having at least an arithmetic unit, a program unit and a register, e.g. for a simultaneous processing of several programs
- G06F15/161—Computing infrastructure, e.g. computer clusters, blade chassis or hardware partitioning
Description
【発明の詳細な説明】
本発明は、共通伝送路などの情報媒体に接続さ
れた複数の情報処理装置により、１つの仕事の一
連のデータ処理を分散して処理する分散処理方法
に関する。DETAILED DESCRIPTION OF THE INVENTION The present invention relates to a distributed processing method in which a series of data processing for one job is distributed and processed by a plurality of information processing devices connected to an information medium such as a common transmission path.
従来、複数の処理装置により、１つの仕事の一
連のデータ処理を分散して処理する場合、１つの
処理装置が他の複数の処理装置のプログラム実行
管理を行なつていた。この従来方式では、管理用
の処理装置の管理プログラムが他の複数の処理装
置のプログラムのスケジユーリング等のため、非
常に複雑になるという欠点がある。また、この管
理用の処理装置が故障すると、全体のシステムが
ダウンするという欠点がある。また、管理用の処
理装置に情報が集中するため、処理速度が遅くな
るという欠点がある。 Conventionally, when a series of data processing for one job is distributed and processed by a plurality of processing devices, one processing device manages the program execution of the other plurality of processing devices. This conventional method has the disadvantage that the management program for the management processing device becomes extremely complex due to the scheduling of programs for a plurality of other processing devices. Furthermore, if this management processing device breaks down, there is a drawback that the entire system goes down. Furthermore, since information is concentrated on the management processing device, there is a drawback that the processing speed becomes slow.
なお、処理速度を早くするため、管理用処理装
置を、専用処理装置、すなわち、データの流れを
制御し、データの内容に応じてデータの流れ先の
処理装置を決めてそこにデータを流すデータ分配
器（アービトレイター）および、各処理装置での
処理結果を集め、メモリなどの情報媒体へデータ
を分配する装置（デイストリビユーター）とで構
成することも行なわれているが、装置構成が複雑
になるという欠点がある。また、アービトレイタ
ーおよびデイストリビユータは、各処理装置のア
ドレスを把握する必要があるため、システム処理
装置が増設されたとき、これらのアドレスも更新
しなければならないという煩雑さもある。 In order to increase processing speed, the management processing unit is replaced by a dedicated processing unit, that is, a data processing unit that controls the flow of data, determines the destination processing unit according to the data content, and sends the data there. It is also possible to configure the system with a distributor (arbitrator) and a device (distributor) that collects the processing results of each processing device and distributes the data to an information medium such as memory, but the device configuration is The disadvantage is that it is complicated. Furthermore, since the arbitrator and distributor need to know the addresses of each processing device, there is also the complexity of having to update these addresses when system processing devices are added.
本発明は上記従来技術の欠点を解決するために
なされたものであり、管理用処理装置の管理なし
に、各処理装置で、一連のデータ処理のそれぞれ
を分散して処理することができる分散処理方法を
提供することを目的とする。 The present invention has been made in order to solve the above-mentioned drawbacks of the prior art, and provides distributed processing in which each processing device can perform a series of data processing in a distributed manner without the need for management by a management processing device. The purpose is to provide a method.
このため、共通伝送路などの情報媒体に接続さ
れた処理装置により、１つの仕事の一連のデータ
処理を分散して処理する分散処理方法において、
一連処理のそれぞれを実行するためのプログラム
を各処理装置に分散記憶させ、各処理装置または
そのプログラム（以下これらを処理モジユールと
いう）の起動は、このプログラムを実行するのに
必要なデータが伝送路から自己装置内に取り込ま
れ、それがそろつたときに行なうようにした。 For this reason, in a distributed processing method in which a series of data processing for one job is distributed and processed by processing devices connected to an information medium such as a common transmission path,
A program for executing each of a series of processes is distributed and stored in each processing device, and each processing device or its program (hereinafter referred to as a processing module) is activated when the data necessary to execute this program is transmitted through a transmission path. It was imported into the self-device from then on, and the process was performed when it was completed.
以下、本発明を実施例により詳細に説明する。 Hereinafter, the present invention will be explained in detail with reference to Examples.
第１図は、本発明の方法が適用されるシステム
の全体構成図である。同図において、１１〜１６
は、その内部のメモリに上記処理モジユールとし
てのアプリケーシヨンプログラムを格納し、これ
を実行する処理装置であり、３は矢印方向への一
方向性ループ伝送路である。２１〜２６は、処理
装置１１〜１６と伝送路３との間のデータの交換
制御を行なう伝送制御装置である。処理装置１１
〜１６の処理結果（データ）は伝送制御装置２１
〜２６を経て、伝送路３に送信される。伝送制御
装置２１〜２６は、伝送路３上のデータが自己の
伝送制御装置に接続されている処理装置に必要な
ものであるかどうか判定し、必要と判定したとき
のみ、自己に接続されている、処理装置にこのデ
ータを送る。各処理装置１１〜１６はその内部に
記憶したアプリケーシヨンプログラムの実行に必
要なすべてのデータがそろつた時点で、これらの
データを用いてこのプログラムの処理を実行す
る。 FIG. 1 is an overall configuration diagram of a system to which the method of the present invention is applied. In the same figure, 11 to 16
is a processing device that stores the application program as the processing module in its internal memory and executes it, and 3 is a unidirectional loop transmission path in the direction of the arrow. 21 to 26 are transmission control devices that control data exchange between the processing devices 11 to 16 and the transmission line 3. Processing device 11
The processing results (data) of ~16 are sent to the transmission control device 21
~26, and is transmitted to the transmission path 3. The transmission control devices 21 to 26 determine whether the data on the transmission path 3 is necessary for the processing device connected to their own transmission control device, and only when it is determined that the data is necessary for the processing device connected to the transmission path 3. sends this data to a processing device. When each processing device 11-16 has all the data necessary for executing the application program stored therein, it uses these data to execute the processing of this program.
第２図は、処理装置１１の内部構成を示したも
のである。他の処理装置１２〜１６も処理装置１
１と同じ構成になつている。同図において、１０
１は処理装置１１内の記憶装置、１０２は演算装
置、１０３は伝送制御装置２１への送信用レジス
タ、１０４は伝送制御装置２１からの受信用レジ
スタ、１１１〜１１ｎはｎ個の受信データー時格
納レジスタ（以下、バツフアレジスタと称する）
であり、１０３，１０４，１１１〜１１ｎのレジ
スタは、演算装置１０２により制御されている。
１０５は、タイマである。 FIG. 2 shows the internal configuration of the processing device 11. As shown in FIG. The other processing devices 12 to 16 are also processed by the processing device 1.
It has the same configuration as 1. In the same figure, 10
1 is a storage device in the processing device 11, 102 is an arithmetic unit, 103 is a register for sending to the transmission control device 21, 104 is a register for receiving from the transmission control device 21, and 111 to 11n are storage units for n pieces of received data. Register (hereinafter referred to as buffer register)
The registers 103, 104, 111 to 11n are controlled by the arithmetic unit 102.
105 is a timer.
各処理装置のメモリ１０１内のプログラムの実
行のためには所定の入力データが必要であり、そ
の入力データが、完全にそろうまでは、各処理装
置は、そのプログラムの実行待ちの状態にあるも
のとする。ここでは、説明を具体的にするため
に、処理装置１１〜１３の各メモリ１０１内に、
それぞれ、次の入出力関係にある処理を行なうプ
ログラムが格納されている場合を、例をあげて説
明する。 Predetermined input data is required to execute the program in the memory 101 of each processing device, and each processing device is in a state of waiting for execution of the program until the input data is completely collected. shall be. Here, in order to make the explanation concrete, in each memory 101 of the processing devices 11 to 13,
An example will be explained in which a program that performs the following input/output related processing is stored.
Ｃ＝F1（Ａ、Ｂ） ……(1)
Ｅ＝F2（Ｃ、Ｄ） ……(2)
Ｄ＝F3(C) ……(3)
ここで、F1、F2、F3は、それぞれ処理装置１
１〜１３の各メモリ１０１内に格納されているプ
ログラムの処理内容を示したものであり、右辺の
かつこ中の入力データを必要とし、左辺のデータ
を出力するものとする。Ａ、Ｂ、Ｃ、Ｄ、Ｅは、
スカラーであつても、ベクトルであつてもよい
が、ここでは、説明の簡単化のためスカラーとす
る。 C=F 1 (A, B) ...(1) E=F 2 (C, D) ...(2) D=F 3 (C) ...(3) Here, F 1 , F 2 , F 3 are each processing device 1
This figure shows the processing contents of the programs stored in each of the memories 101 1 to 13, and it is assumed that the input data in the brackets on the right side is required and the data on the left side is output. A, B, C, D, E are
Although it may be a scalar or a vector, a scalar is used here to simplify the explanation.
処理装置１１は、電源立ち上げの時（あるいは
処理内容F1のプログラムが記憶装置１０１に記
憶されるとき）、処理内容F1のプログラムを実行
するのに必要なデータＡおよびＢの内容を示す識
別コードCAおよびCBを、自己が接続されている
伝送制御装置２１に送信する。伝送制御装置２１
はその内部メモリ（図示せず）に識別コードCA
およびCBを記憶する。同様にして処理装置１２
からデータＣおよびＤの識別コードCCおよびCD
が伝送制御装置２２へ、処理装置１３からデータ
Ｃの識別コードCCが伝送制御装置２３に送信さ
れる。このようにして、処理装置１１，１２，１
３内の各メモリ１０１に記憶された処理内容
F1，F2，F3のプログラムを実行するのに必要な
データＡおよびＢ，ＣおよびＤ，Ｃを、伝送制御
装置２１，２２，２３にそれぞれ伝送路３から取
込み、処理装置１１，１２，１３に送る準備がと
とのえられる。 The processing device 11 indicates the contents of data A and B necessary to execute the program with the processing content F 1 when the power is turned on (or when the program with the processing content F 1 is stored in the storage device 101). It transmits the identification codes CA and CB to the transmission control device 21 to which it is connected. Transmission control device 21
has an identification code CA in its internal memory (not shown)
and remember CB. Similarly, processing device 12
Identification codes of data C and D from CC and CD
is sent to the transmission control device 22, and the identification code CC of the data C is sent from the processing device 13 to the transmission control device 23. In this way, the processing devices 11, 12, 1
Processing contents stored in each memory 101 in 3
The data A, B, C, D, and C necessary for executing the programs F 1 , F 2 , and F 3 are taken into the transmission control devices 21 , 22 , and 23 from the transmission path 3 , respectively, and the processing devices 11 and 12 , 13 are being prepared.
まず、第４図Ａに示すような、処理装置１６か
ら１１へのデータＡの送信が次のようにして行な
われる。処理装置１６は、自己の出力データＡお
よびその内容を表わす識別コードCAを伝送制御
装置２６に出力する。伝送制御装置２６は、第３
図に示すように、送られてきた識別コードCAを
エリア３１に、データＡをエリア３４にセツト
し、かつ、自己のアドレスを発信元アドレスエリ
ア３２に、自己から発信される第何番目のメツセ
ージであるかを示す通番を通番エリア３３にセツ
トして、メツセージMAを作る。このようにして
作られたメツセージMAを伝送路３に時計まわり
に送信する。 First, data A is transmitted from the processing device 16 to the processing device 11 as shown in FIG. 4A in the following manner. The processing device 16 outputs its own output data A and an identification code CA representing its contents to the transmission control device 26. The transmission control device 26
As shown in the figure, the sent identification code CA is set in the area 31, the data A is set in the area 34, and the own address is set in the sender address area 32, and the number of the message sent from the self is set. A message MA is created by setting a serial number indicating the message in the number area 33. The message MA thus created is transmitted clockwise to the transmission line 3.
伝送制御装置２１は、伝送路３から送られてき
たメツセージMAのアドレスエリア３２のアドレ
スと自己のアドレスとが一致しないことを検出す
ると、このメツセージMAを次の伝送制御装置２
２へ転送する。また、この処理と並行して、この
メツセージの識別コードCAが自己の内部メモリ
に記憶されているかどうかサーチする。この場
合、自己の内部メモリに記憶されているので、こ
のメツセージMAのデータＡのコピーを処理装置
１１へ送る。 When the transmission control device 21 detects that the address in the address area 32 of the message MA sent from the transmission path 3 does not match its own address, the transmission control device 21 transfers this message MA to the next transmission control device 2.
Transfer to 2. Also, in parallel with this process, it searches whether the identification code CA of this message is stored in its own internal memory. In this case, since it is stored in its own internal memory, a copy of data A of this message MA is sent to the processing device 11.
伝送制御２２，２３，２４，２５は、メツセー
ジMAが自己発信メツセージでないので、このメ
ツセージMAを受信すると時計まわりに転送す
る。また、内部メモリにこのメツセージMAの識
別コードCAが記憶されていないので、処理装置
にメツセージMAのコピーデータを送信しない。
メツセージMAがループ３を一巡して伝送制御装
置２６に戻つてくると、伝送制御装置２６は自己
のアドレスとメツセージMAのエリア３２の発信
元アドレスとが一致することにより、このメツセ
ージMAが自己発信のメツセージであることを検
出し、伝送路３からこのメツセージMAを消去す
る。また、送信バツフア内のメツセージのうち、
このメツセージMAと同じ通番のものを消去す
る。メツセージMAが所定時間内に戻つてこなけ
れば送信バツフア内のこのメツセージMAを読み
出し、再送信する。 The transmission controllers 22, 23, 24, and 25 transmit the message MA clockwise when they receive it, since the message MA is not a self-originated message. Furthermore, since the identification code CA of this message MA is not stored in the internal memory, the copy data of the message MA is not transmitted to the processing device.
When the message MA goes around the loop 3 and returns to the transmission control device 26, the transmission control device 26 determines that the message MA is self-transmitted because its own address and the sender address in the area 32 of the message MA match. The message MA is detected and deleted from the transmission path 3. Also, among the messages in the sending buffer,
Delete messages with the same serial number as this message MA. If the message MA does not return within a predetermined time, the message MA is read out from the transmission buffer and retransmitted.
伝送制御装置２６から再送信があつたとき、伝
送制御装置２１，２２，２３，２４，２５では、
２重受信をさけるため、同一の発信元アドレスお
よび通番を有するメツセージを所定時間内に２度
以上受信したときは、この２度目以降に受信した
メツセージは再送メツセージとして受信せず、転
送のみ行なう。 When a retransmission is received from the transmission control device 26, the transmission control devices 21, 22, 23, 24, and 25
In order to avoid double reception, when a message having the same source address and serial number is received twice or more within a predetermined time, the message received from the second time onwards is not received as a retransmission message, but only transferred.
以上のような、受信先アドレスなしの伝送方法
については、本出願人の先願「共通伝送路を用い
た制御情報の伝送方法」（特願昭55−13725）にも
詳しく述べられているので、詳細な説明は省略す
る。 The above transmission method without a destination address is also described in detail in the applicant's earlier application ``Method of transmitting control information using a common transmission path'' (Japanese Patent Application No. 13725-1982). , detailed explanation will be omitted.
データＡが伝送制御装置２１から処理装置１１
へ上述のように送信されると、データＡは処理装
置１１内の受信用レジスタ１０４を経て識別コー
ドCAに対応したバツフアレジスタ１１１にセツ
トされる。演算装置１０２はデータがバツフアレ
ジスタ１１１，１１２にセツトされたかどうか監
視している。バツフアレジスタ１１２にはまだデ
ータがセツトされていないので、演算装置１０２
は処理内容F1のプログラムの実行をせず、さら
にレジスタ１１１，１１２の監視をつづける。 Data A is sent from the transmission control device 21 to the processing device 11
When the data A is transmitted to the data processor 11 as described above, the data A is set in the buffer register 111 corresponding to the identification code CA via the receiving register 104 in the processing device 11. Arithmetic unit 102 monitors whether data is set in buffer registers 111, 112. Since data has not yet been set in the buffer register 112, the arithmetic unit 102
does not execute the program of processing content F 1 and continues to monitor the registers 111 and 112.
次に、第４図Ｂに示すデータＢの送信が、第４
図ＡのデータＡの送信と同様にして行なわれる。
すなわち、処理装置１５から、データＢが伝送制
御装置２５に送信され、伝送制御装置２５でデー
タＢを含むメツセージMAが作られ、それが伝送
制御装置２５から伝送路３へ送信され、伝送路３
を一巡して戻つてきたときに伝送制御装置２５で
消去される。データＢの内容を示す識別コード
CBは前述したように伝送制御装置２１内のメモ
リに記憶されているので、伝送制御装置２１はメ
ツセージMBのデータＢを前述したデータＡの場
合と同様に、処理装置１１へ送信する。 Next, the transmission of data B shown in FIG.
This is done in the same manner as the transmission of data A in Figure A.
That is, data B is transmitted from the processing device 15 to the transmission control device 25, a message MA including the data B is created by the transmission control device 25, and it is transmitted from the transmission control device 25 to the transmission path 3.
When the data returns after completing one cycle, it is erased by the transmission control device 25. Identification code indicating the content of data B
Since the CB is stored in the memory within the transmission control device 21 as described above, the transmission control device 21 transmits the data B of the message MB to the processing device 11 in the same manner as the data A described above.
このデータＢは処理装置１１内の、識別コード
CBに対応したバツフアレジスタ１１２にセツト
される。バツフアレジスタ１１１および１１２を
監視している演算装置１０２は、レジスタ１１１
および１１２にデータＡおよびＢがセツトされた
ことを検出すると、記憶装置１０１内の処理内容
F1のプログラムの実行を開始する。データＡお
よびＢを入力データとし、処理内容F1のプログ
ラムの処理を実行し、その処理結果として、デー
タＣを算出する。 This data B is an identification code in the processing device 11.
It is set in the buffer register 112 corresponding to CB. The arithmetic unit 102 that monitors the buffer registers 111 and 112
When it is detected that data A and B are set in 112 and 112, the processing contents in the storage device
Start executing the F 1 program. Using data A and B as input data, the program of processing content F1 is executed, and data C is calculated as the processing result.
次に、第４図Ｃに示すデータＣの送信が行なわ
れる。すなわち、処理装置１１の演算装置１０２
は、データＣおよびデータＣの内容を表わす識別
コードCCを伝送制御装置２１へ送信する。伝送
制御装置２１は第３図のエリアからなるデータＣ
のメツセージMCを作り、ループ３に送信する。
識別コードCCをその内部メモリに有する伝送制
御装置２２および２３は、前述したと同様に、こ
のメツセージMCのデータＣのコピーを、それぞ
れ処理装置１２および１３に送信する。処理装置
１２および１３のバツフアレジスタ１１１にデー
タＣがセツトされる。 Next, data C shown in FIG. 4C is transmitted. That is, the arithmetic device 102 of the processing device 11
transmits data C and an identification code CC representing the contents of data C to the transmission control device 21. The transmission control device 21 transmits data C consisting of the area shown in FIG.
Create a message MC and send it to loop 3.
Transmission control devices 22 and 23, which have identification code CC in their internal memories, transmit copies of data C of this message MC to processing devices 12 and 13, respectively, in the same manner as described above. Data C is set in buffer registers 111 of processing units 12 and 13.
処理装置１３内の演算装置１０２はバツフアレ
ジスタ１１１内にデータＣがセツトされたことを
検出すると、このデータを入力データとして記憶
装置１０１内の処理内容F3のプログラムを実行
する。その処理の結果、データＤが算出される。 When the arithmetic unit 102 in the processing unit 13 detects that data C has been set in the buffer register 111, it executes the program of processing content F3 in the storage device 101 using this data as input data. As a result of the processing, data D is calculated.
データＤは第４図Ｄに示すように伝送され、処
理装置１２内のバツフアレジスタ１１２にセツト
される。処理装置１１内の演算装置１０１は、バ
ツフアレジスタ１１１および１１２にデータＣお
よびＤがセツトされ、処理内容F2のプログラム
のデータがそろつたことを検出すると、データＣ
およびＤを入力データとしてこのプログラムを実
行し、その結果、データＥを算出する。 Data D is transmitted as shown in FIG. 4D and set in buffer register 112 within processing device 12. When the arithmetic unit 101 in the processing unit 11 detects that the data C and D are set in the buffer registers 111 and 112 and that the data of the program of processing content F2 is complete, the arithmetic unit 101 stores the data C.
This program is executed using data and D as input data, and as a result, data E is calculated.
データＥは第４図Ｅに示すように、前述と同様
にして処理装置１２から１４に伝送される。処理
装置１４は処理完了メツセージを伝送路３に送信
する。各処理装置１１，１２，１３は処理装置１
４からのこの処理完了メツセージを受信すると、
自己のバツフアレジスタ１１１，１１２，…１１
ｎをリセツトし、待機状態に戻り、次回の処理に
備える。このようにして、１回の処理を完了す
る。 Data E is transmitted to processing devices 12 to 14 in the same manner as described above, as shown in FIG. 4E. The processing device 14 transmits a processing completion message to the transmission line 3. Each processing device 11, 12, 13 is a processing device 1
Upon receiving this processing completion message from 4,
Own buffer registers 111, 112,...11
n is reset, returns to the standby state, and prepares for the next process. In this way, one process is completed.
なお、上述の説明では、処理完了メツセージに
よりバツフアレジスタ１１１，１１２，…１１ｎ
のリセツトを行なつていたが、このリセツトは、
各処理装置での各自処理が完了した時点で各処理
装置ごとに行なつてもよい。また、上記実施例で
は、各バツフアレジスタは、所定の識別コードに
対応したデータのみを記憶するようにしていた
が、たとえば、第５図に示すように、識別コード
1111、データ1112、フラグ1113を記憶するように
すれば、必ずしもこのような対応記憶をしなくて
もよい。すなわち、識別コード1111により、セツ
トされたデータ1112の内容が検出でき、フラグ
1113により、データがセツトされたかどうかが検
出できる。フラグ1113はデータがセツトされたと
き、“１”にセツトされ、リセツトされたとき、
“０”にリセツトされる。 In the above description, the buffer registers 111, 112,...11n are
I was doing a reset, but this reset was
The process may be performed for each processing device at the time when each processing device completes its own processing. Furthermore, in the above embodiment, each buffer register stores only data corresponding to a predetermined identification code, but for example, as shown in FIG.
1111, data 1112, and flag 1113, it is not necessary to store such a correspondence. In other words, the contents of the set data 1112 can be detected by the identification code 1111, and the flag is set.
1113, it is possible to detect whether data has been set. Flag 1113 is set to "1" when data is set, and when reset,
Reset to “0”.
次に、このシステムの異常検出について述べ
る。処理装置に実行待ちのプログラムがあるにも
かかわらず、一定時間Ｔnaxの経過後も、その必
要とする入力データが、到達しないならば、実行
待ち状態開始時刻からの経過時間Ｔを、各処理装
置内のタイマ１０５によつて、それを知り、未到
達データの存在を伝送路に送出するとともに、そ
の実行待ちプログラムの種類により、再度実行待
ちを繰り返えすか、または、未到達データの存在
を考慮したプログラムの実行を行なう。この異常
処理は、伝送路上に、異常処理のための処理装置
を設けても実行できる。タイマ１０５は、最先の
メツセージMAによつて起動され、処理完了メツ
セージで停止する。例えば、異常処理専用の処理
装置を、処理装置１４とする。処理装置１４は、
伝送路３上に送信されたメツセージの識別コード
により、どの処理装置のプログラムが起動される
かを検出する。すなわち、この装置１４は、常
時、ループ上を流れるメツセージを監視し、一定
時間Ｔnax以上経過しても次のメツセージが流れ
てこないと、この次のメツセージを発生すべきプ
ログラムを持つレジスタを選び出し、この選び出
した処理装置に異常が生じたとして、この処理装
置のアドレスをデータエリア３４にセツトした異
常メツセージをループ伝送路３に同報メツセージ
として送信する。同報メツセージは各処理装置に
周知の方式で取り込まれる。これにより、他の全
ての処理装置は、どの処理装置に異常が生じたか
を識別できる。このように、各処理装置内のプロ
グラムの処理は、入力データのみにより、起動さ
れ、実行後、その処理結果のデータを伝送路３上
に送出する。各処理装置は、独立に動作しうるた
め、各部分処理を並列に処理でき、システム全体
として、処理の高速化がはかられる。 Next, we will discuss abnormality detection in this system. Even though there is a program waiting for execution in the processing device, if the required input data does not arrive even after a certain period of time T nax has passed, the elapsed time T from the start time of the execution waiting state is calculated for each process. The timer 105 in the device detects this and sends out the existence of unreached data to the transmission path, and depending on the type of program waiting to be executed, it is possible to repeat the waiting for execution again or to detect the existence of unreached data. Execute the program taking into consideration the following. This abnormality processing can also be executed by providing a processing device for abnormality processing on the transmission path. The timer 105 is started by the first message MA and stopped by the processing completion message. For example, assume that the processing device 14 is a processing device dedicated to abnormality processing. The processing device 14 is
Based on the identification code of the message transmitted over the transmission path 3, it is detected which processing device program is to be activated. That is, this device 14 constantly monitors the messages flowing on the loop, and if the next message does not flow after a certain period of time T nax or more has elapsed, it selects the register that has the program that should generate the next message. Assuming that an abnormality has occurred in this selected processing device, an abnormality message with the address of this processing device set in the data area 34 is transmitted to the loop transmission line 3 as a broadcast message. Broadcast messages are captured by each processing device in a well-known manner. This allows all other processing devices to identify which processing device has experienced an abnormality. In this way, the processing of the program in each processing device is activated only by input data, and after execution, the data of the processing result is sent onto the transmission line 3. Since each processing device can operate independently, each partial process can be processed in parallel, and the processing speed of the entire system can be increased.
上述の説明では、伝送路は、ループ伝送路を用
いたが、バス伝送路によつても、同様な動作が、
可能である。 In the above explanation, a loop transmission line was used as the transmission line, but the same operation can be performed using a bus transmission line.
It is possible.
以上説明したように、本発明によれば、次の効
果が得られる。 As explained above, according to the present invention, the following effects can be obtained.
(1) 各処理装置はデータの到着によつてプログラ
ムを起動するようにしたため、各処理装置のプ
ログラム起動タイミングをスケジユーリングす
るための処理を不要にできる。したがつて、シ
ステム設計が簡単になる。また、データを１ケ
所に集めたり、分配したりする必要がないので
処理が高速である。(1) Since each processing device starts a program when data arrives, processing for scheduling the program start timing of each processing device can be eliminated. System design is therefore simplified. Furthermore, since there is no need to collect or distribute data in one place, processing is faster.
(2) 各処理装置に処理を分散させ、かつ、システ
ム全体を管理する管理用処理装置をなくしてい
るため、１つの処理装置（管理用処理装置）の
故障がただちにシステムダウンにつながるよう
な事態をさけることができる。また、前述のア
ービトレイターやデイストリビユータが不要で
あり、システム構造が簡単になる。(2) Because processing is distributed to each processing device and there is no management processing device that manages the entire system, there is a possibility that a failure of one processing device (management processing device) will immediately cause the system to go down. can be avoided. Furthermore, the aforementioned arbitrator and distributor are not required, simplifying the system structure.
(3) 各処理装置での仕事実行手順は同じであり、
また、メツセージに送信先アドレスを付けない
送信方式を採用しているため、システムの拡
張、縮小が容易である。(3) The work execution procedure in each processing device is the same;
Furthermore, since the system uses a transmission method that does not attach destination addresses to messages, it is easy to expand or reduce the system.
(4) 各処理装置は独立に動作し、並列処理ができ
るので、システム全体の処理が高速にできる。(4) Since each processing unit operates independently and can perform parallel processing, the entire system can process at high speed.
第１図は本発明のシステムの全体構成図、第２
図は処理装置のブロツク図、第３図はメツセージ
の構成図、第４図Ａ〜Ｅは本システムのデータの
流れを示す概略図、第５図はバツフアレジスタに
記憶されるデータの構成図である。
１１〜１６……処理装置、２１〜２６……伝送
制御装置、３……伝送路、１１１〜１１ｎ……バ
ツフアレジスタ。
Figure 1 is an overall configuration diagram of the system of the present invention;
The figure is a block diagram of the processing device, Figure 3 is a message configuration diagram, Figures 4 A to E are schematic diagrams showing the data flow of this system, and Figure 5 is a configuration diagram of data stored in the buffer register. It is. 11-16...Processing device, 21-26...Transmission control device, 3...Transmission line, 111-11n...Buffer register.
Claims (1)
ールの処理結果を情報媒体に送出する機能を有す
る情報システムにおいて、上記複数の処理モジユ
ールは夫々独立に処理を実行し、該実行結果に情
報の内容を示す識別信号を付して上記情報媒体に
送出するステツプと、上記情報媒体に送出された
情報が自己に必要な情報か否かを上記識別信号に
基づいて判断するステツプと、少くも１つの上記
処理モジユールにおいて各処理モジユールの処理
に必要な情報が揃つたか否かを検知するステツプ
と、該情報が揃つたとき自己の処理を実行するス
テツプを有することを特徴とする分散処理方法。 ２ 上記情報システムが上記情報媒体としての共
通伝送路に接続された複数の情報処理装置よりな
り、上記処理モジユールが該情報処理装置に分散
して配置されており、各処理モジユールの上記自
己に必要な情報および出力情報を上記共通伝送路
を介して報知する第１項記載の分散処理方法。 ３ 前記判断するステツプは、自己処理モジユー
ルが記憶している識別信号と上記情報媒体に送出
された識別信号を比較し、一致したとき、自己に
必要な情報と判断する第１項記載の分散処理方
法。[Scope of Claims] 1. In an information system that includes a plurality of processing modules and has a function of transmitting processing results of the processing modules to an information medium, each of the plurality of processing modules independently executes processing, and the processing results of the processing modules are transmitted to an information medium. a step of attaching an identification signal indicating the content of the information to the information medium and transmitting it to the information medium; a step of determining based on the identification signal whether the information transmitted to the information medium is necessary information for the information medium; A distribution characterized in that at least one of the above processing modules has a step of detecting whether or not information necessary for processing of each processing module is collected, and a step of executing its own processing when the information is collected. Processing method. 2. The information system is composed of a plurality of information processing devices connected to a common transmission path as the information medium, and the processing modules are distributed and arranged in the information processing devices, and each processing module has the necessary information for itself. 2. The distributed processing method according to claim 1, wherein information and output information are broadcast via the common transmission path. 3. In the step of determining, the self-processing module compares the identification signal stored in the identification signal and the identification signal sent to the information medium, and when they match, the distributed processing is determined to be information necessary for the self-processing module. Method.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3130381A JPS57146361A (en) | 1981-03-06 | 1981-03-06 | Decentralized processing method |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3130381A JPS57146361A (en) | 1981-03-06 | 1981-03-06 | Decentralized processing method |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61179943A Division JPS6242260A (en) | 1986-08-01 | 1986-08-01 | Decentralized processing method |
Publications (2)
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|---|---|
| JPS57146361A JPS57146361A (en) | 1982-09-09 |
| JPS6230466B2 true JPS6230466B2 (en) | 1987-07-02 |
Family
ID=12327519
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3130381A Granted JPS57146361A (en) | 1981-03-06 | 1981-03-06 | Decentralized processing method |
Country Status (1)
| Country | Link |
|---|---|
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-
1981
- 1981-03-06 JP JP3130381A patent/JPS57146361A/en active Granted
Non-Patent Citations (1)
| Title |
|---|
| NIKKEI ELECTRONICS * |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS57146361A (en) | 1982-09-09 |
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