JPS6237546B2 - - Google Patents
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Description
【発明の詳細な説明】
本発明は、MIS（Metal Insulator
Semiconductor）電界効果型トランジスタで形成
したレイシオ型インバータのような半導体集積回
路装置の製造方法に関する。[Detailed Description of the Invention] The present invention relates to MIS (Metal Insulator)
The present invention relates to a method of manufacturing a semiconductor integrated circuit device such as a ratio type inverter formed using field effect transistors (Semiconductor).
従来、MIS集積回路装置の基本回路構成として
デプレツシヨン型ロード・トランジスタとエンハ
ンスメント型ドライバ・トランジスタからなるイ
ンバータ、即ち、Ｅ／Ｄモード・インバータが多
用されている。 Conventionally, an inverter consisting of a depletion type load transistor and an enhancement type driver transistor, that is, an E/D mode inverter, has been widely used as a basic circuit configuration of an MIS integrated circuit device.
その理由は、ロード・トランジスタのＩ（電
流）−Ｖ（電圧）特性が高速動作に適していると
されていること、また、余分な電源電圧が不要で
あつて、その為の配線の面積が省けるので高集積
化できるとされていること等に依る。 The reason for this is that the I (current) - V (voltage) characteristics of the load transistor are said to be suitable for high-speed operation, and there is no need for extra power supply voltage, which requires less wiring area. This is because it is said that high integration can be achieved because it can be omitted.
しかしながら、実際には種々の欠点を有してい
る。第１図は通常のＥ／Ｄモード・インバータの
回路図であり、ＱDはドライバ・トランジスタ、
ＱLはロード・トランジスタ、Vinは入力、Vout
は出力、ＶDDは電源レベル、ＶSSは接地レベルを
それぞれ示している。この種インバータは、所
謂、レイシオ型インバータと呼ばれ、ドライバ・
トランジスタＱDがオンのとき出力Voutは接地レ
ベルＶSSに近く、また、ドライバ・トランジスタ
ＱDがオフのとき出力Voutは電源レベルＶDDに近
くなる必要があり、従つて、ドライバ・トランジ
スタＱDがオンのとき、それには多量の電流が流
れても、ロード・トランジスタＱLにはそれより
も僅少な電流しか流れないようにしなければなら
ず、例えば、その電流レイシオは20〜30：１にま
ですることが要求される。第２図はＥ／Ｄモー
ド・インバータの動作を説明する為のＩ−Ｖ特性
線図であり、イはVinがロウ・レベルであるとき
の特性を、また、ロはVinがハイ・レベルである
ときの特性を、更に、ハはロード・トランジスタ
ＱLに於ける特性をそれぞれ表わしている。とこ
ろで、前記のような電流レイシオを具現する為に
従来採られている手段は、ロード・トランジスタ
ＱLに於けるゲート寸法、即ち、W/L（Ｗ：幅、
Ｌ：長さ）とドライバ・トランジスタＱDに於け
るそれとの比を変えることに依つて行なうように
している。即ち、一般に、Ｅ／Ｄモード・インバ
ータに於けるロード・トランジスタＱLのゲート
寸法W/Lは、ロード・トランジスタＱLとドライ
バ・トランジスタのベータ（β）比、インバータ
電流値、プロセス精度から決まる最小Ｌ（または
Ｗ）を考慮して定められる。β比を詳細に表わす
と次式のようになる。即ち、
μ：キヤリヤ・モビリテイ
εox：ゲート酸化膜の誘電率
tox：ゲート酸化膜の膜厚
ｌ及びｄのサフイツクスはロード側とドライバ
側の別を示す
となる。従来のこの種インバータでは、通常、μ
l＝μd、toxl＝toxdとするので、式(1)は、
βｄ／βｌ＝Ｗｄ／Ｌｄ／Ｗｌ／Ｌｌ……(2
)
となる。従つて、例えばβd／βl＝20、Ｗd／Ｌd
＝２とすると、Ｗl／Ｌl＝0.1となつて、ロード・
トランジスタＱLのゲートは非常に細長いものと
なり、ドライバ・トランジスタＱDのそれとは著
しく異なつた形状になる。これは、集積回路装置
をレイアウトする上で大きな障害になるばかりで
なく、ロード・トランジスタＱL全体としても、
ドライバ・トランジスタＱDよりも大きな面積を
必要とするようになるので、集積密度を向上する
面でも問題になる。 However, in reality, it has various drawbacks. Figure 1 is a circuit diagram of a normal E/D mode inverter, where Q D is the driver transistor,
Q L is the load transistor, Vin is the input, Vout
indicates the output, V DD indicates the power level, and V SS indicates the ground level. This type of inverter is called a ratio type inverter, and the driver
When the transistor QD is on, the output Vout should be close to the ground level VSS , and when the driver transistor QD is off, the output Vout should be close to the supply level VDD , so the driver transistor QD When Q is on, even though it draws a large amount of current, the load transistor Q L must have a smaller current flowing through it; for example, its current ratio may be 20 to 30:1. You are required to do up to Figure 2 is an IV characteristic diagram to explain the operation of the E/D mode inverter. A shows the characteristics when Vin is at a low level, and B shows the characteristics when Vin is at a high level. Further, C represents the characteristics at a certain time, and C represents the characteristics at the load transistor Q L , respectively. By the way, the means conventionally taken to realize the current ratio as described above is based on the gate dimension of the load transistor QL , that is, W/L (W: width,
This is done by changing the ratio between L: length) and that of the driver transistor QD . That is, in general, the gate dimension W/L of the load transistor Q L in an E/D mode inverter is determined by the beta (β) ratio of the load transistor Q L and the driver transistor, the inverter current value, and process accuracy. It is determined by considering the minimum L (or W). The β ratio can be expressed in detail as shown in the following equation. That is, μ: carrier mobility εox: dielectric constant of gate oxide film tox: film thickness of gate oxide film The suffixes l and d indicate the difference between the load side and the driver side. In conventional inverters of this type, μ
Since l = μ d and tox l = tox d , equation (1) is as follows: β d /β l =W d /L d /W l /L l ...(2
) becomes. Therefore, for example, β d /β l =20, W d /L d
= 2, W l /L l = 0.1, and the load
The gate of transistor Q L will be very elongated and have a shape significantly different from that of driver transistor Q D. This is not only a major obstacle in the layout of integrated circuit devices, but also in the load transistor Q L as a whole.
Since it requires a larger area than the driver transistor Q D , it also poses a problem in terms of improving the integration density.
本発明は、ロード・トランジスタの面積をドラ
イバ・トランジスタのそれより大きく採らなくて
も、ドライバ・トランジスタのオン時に於ける両
トランジスタの電流レイシオを充分に取り得ると
ともに高速動作可能なレイシオ型インバータのよ
うな半導体集積回路装置を製造できるようにする
ものであり、以下これを詳細に説明する。 The present invention provides a ratio-type inverter that can maintain a sufficient current ratio of both transistors when the driver transistor is on, and can operate at high speed, without requiring the area of the load transistor to be larger than that of the driver transistor. This will be described in detail below.
さて、ここで、前記式(1)を更に検討すると、ロ
ード・トランジスタＱLとドライバ・トランジス
タＱDとの電流レイシオを取るための手段は、ゲ
ート寸法に依存することだけでなく、（μd／
toxd）＞（μl／toxl）にしても良いことが理解され
る。そこで、式(1)を変形し、
βｄ／βｌ＝（μｄ／ｔｏｘｄ）・（Ｗｄ／Ｌｄ）／（
μｌ／ｔｏｘｌ）・（Ｗｌ／Ｌｌ）……(3)
として考える。 Now, if we further consider the above equation (1), the means for determining the current ratio between the load transistor Q L and the driver transistor Q D not only depends on the gate dimensions, but also depends on (μ d /
It is understood that tox d )>(μ l /tox l ) may also be satisfied. Therefore, by transforming equation (1), β d /β l =(μ d /tox d )・(W d /L d )/(
Consider as μ l /tox l )・(W l /L l )...(3).
この式(3)に於いて、前記従来例のときと同様
に、βd／βl＝20、Ｗd／Ｌd＝２とし、そして、
toxd／toxl＝５、μd＝μlとすると、Ｗl／Ｌl＝0.5
となつて、ロード・トランジスタＱLのゲート面
積は、ドライバ・トランジスタＱDに於けるそれ
と同一にすることができ、従来の1/5に縮小され
たことになる。尚、（μd／toxd）／（μl／toxl）
10とすることは容易に実現可能であるから、こ
れに依りインバータの面積は著しく縮小すること
ができる。次に、第３図乃至第６図を参照しつ
つ、μd＝μl、toxd＜toxlとしたインバータを製
造する場合について説明する。 In this equation (3), as in the conventional example, β d /β l =20, W d /L d =2, and,
If tox d /tox l =5, μ d =μ l , W l /L l =0.5
Therefore, the gate area of the load transistor Q L can be made the same as that of the driver transistor Q D , and is reduced to 1/5 of the conventional one. Furthermore, (μ d /tox d ) / (μ l /tox l )
10 can be easily realized, and thus the area of the inverter can be significantly reduced. Next, with reference to FIGS. 3 to 6, a case will be described in which an inverter with μ d =μ l and tox d <tox l is manufactured.
第３図参照
(1) 例えばｐ型シリコン半導体基板１に熱酸化法
を適用して二酸化シリコン膜２を厚さ500
〔Å〕に形成する。See Figure 3 (1) For example, by applying a thermal oxidation method to a p-type silicon semiconductor substrate 1, a silicon dioxide film 2 is formed to a thickness of 500 mm.
Formed in [Å].
(2) 例えば化学気相成長法を適用して窒化シリコ
ン膜３を厚さ1000〔Å〕に形成する。(2) For example, a chemical vapor deposition method is applied to form a silicon nitride film 3 to a thickness of 1000 Å.
(3) 例えば通常のフオト・リングラフイ技術を適
用して二酸化シリコン膜２と窒化シリコン膜３
のパターニングを行ない、インバータ形成領域
を覆う部分を残して他を除去する。(3) For example, by applying ordinary photolithography technology, silicon dioxide film 2 and silicon nitride film 3 are formed.
Patterning is performed, and the portion covering the inverter formation area is left and the rest is removed.
(4) 前記工程(3)に於いて形成したフオト・レジス
ト・マスクをそのままにしてイオン注入法を適
用し、硼素イオンの注入を行ないp+型チヤネ
ル・ストツプ領域４を形成する。(4) Using the photoresist mask formed in step (3) above, an ion implantation method is applied to implant boron ions to form the p + type channel stop region 4.
(5) 熱酸化法を適用してフイールド用二酸化シリ
コン膜５を選択的に形成する。(5) Selectively form the field silicon dioxide film 5 by applying a thermal oxidation method.
第４図参照
(6) 例えば通常のフオト・リングラフイ技術を適
用して前記残留している窒化シリコン膜３のみ
のパターニングを行なつて略その2/5程度、即
ち、ロード・トランジスタを形成すべき領域の
一部を覆つている部分を除去する。尚、二酸化
シリコン膜２はそのままとする。Refer to Fig. 4 (6) For example, by applying ordinary photolithography technology, only the remaining silicon nitride film 3 should be patterned to form approximately 2/5 of the remaining silicon nitride film 3, that is, a load transistor. Remove parts that cover part of an area. Note that the silicon dioxide film 2 is left as is.
(7) 前記工程(6)に於いて形成したフオト・レジス
ト・マスクをそのままにしてイオン注入法を適
用し燐イオンの注入を行ないn-型領域６を形
成する。この領域６は回路設計から要求される
負荷電流ＩDSSを得られるようにする為に形成
するものである。(7) Using the photoresist mask formed in step (6) above, ion implantation is applied to implant phosphorus ions to form n - type region 6. This region 6 is formed in order to obtain the load current I DSS required from the circuit design.
(8) 同じく前記フオト・レジスト・マスクをその
ままにして二酸化シリコン膜２を除去してから
該マスクを除去し、あらためて熱酸化法を適用
してゲート酸化膜７ＧLを厚さ5000〔Å〕に形
成する。(8) Similarly, the silicon dioxide film 2 is removed while leaving the photoresist mask as it is, and then the mask is removed, and the thermal oxidation method is applied again to form the gate oxide film 7G L to a thickness of 5000 [Å]. Form.
第５図参照
(9) 前記残留していた窒化シリコン膜３、即ち、
ドライバ・トランジスタを形成すべき領域を覆
つていたものを除去し、次いで、その下に在る
薄い二酸化シリコン膜２も除去する。この二酸
化シリコン膜２の除去は浸漬法で行なうもの
で、他の二酸化シリコン膜の部分も薄く（約
500〔Å〕減）なる。Refer to FIG. 5 (9) The remaining silicon nitride film 3, that is,
The material covering the area where the driver transistor is to be formed is removed, and then the underlying thin silicon dioxide film 2 is also removed. This silicon dioxide film 2 is removed by a dipping method, and the other silicon dioxide film parts are also thin (approximately
500 [Å] decrease).
(10) 熱酸化法を適用してドライバ・トランジスタ
側のゲート酸化膜７ＧDを厚さ1000〔Å〕に形
成する。これに依りロード・トランジスタ側の
ゲート酸化膜７ＧLは再び5000〔Å〕になる。(10) Apply a thermal oxidation method to form a gate oxide film 7G D on the driver transistor side to a thickness of 1000 Å. As a result, the gate oxide film 7G L on the load transistor side becomes 5000 Å thick again.
第６図参照
(11) この後、通常の技法を適用してドライバ・ト
ランジスタＱD及びロード・トランジスタＱLを
形成すれば良いが、これには種々の工程が既知
である。次に、その一例を挙げる。See FIG. 6 (11) Thereafter, the driver transistor Q D and the load transistor Q L may be formed using conventional techniques, and various steps are known for this purpose. Next, an example is given.
例えば通常のフオト・リソグラフイ技術を適
用してゲート酸化膜７ＧDのパターニングを行
なつてノン・パツテイング・コンタクト用開口
を形成する。 For example, a normal photolithography technique is applied to pattern the gate oxide film 7G D to form a non-patching contact opening.
(12) 例えば化学気相成長法を適用し、シリコン・
ゲート膜を成長させる。(12) For example, by applying chemical vapor deposition method, silicon
Grow the gate film.
(13) 通常のフオト・リソグラフイ技術を適用
し、シリコン・ゲート膜のパターニングを行な
い、ドライバ側シリコン・ゲート８ＧDとロー
ド側シリコン・ゲート及び配線８ＧLを完成さ
せる。(13) Apply normal photolithography technology to pattern the silicon gate film to complete the driver side silicon gate 8G D and the load side silicon gate and wiring 8G L.
(14) 同様にゲート酸化膜７ＧD，７ＧLのパター
ニングも行なつてそれ等を完成させる。(14) Similarly, the gate oxide films 7G D and 7G L are patterned to complete them.
(15) 例えば燐硅酸ガラス膜を用いた固相拡散
法、気相拡散法、イオン注入法等、適宜の技法
を適用してｎ型不純物を高濃度に導入してドラ
イバ側ソース領域９ＳD、ドライバ側ドレイン
領域兼ロード側ソース領域９DS、ロード側ド
レイン領域９ＤLを形成する。勿論、これと同
時にシリコン・ゲート８ＧDとシリコン・ゲー
ト兼配線８ＧLにも不純物が導入されてその導
電性化に寄与する。(15) For example, by applying an appropriate technique such as a solid phase diffusion method using a phosphosilicate glass film, a vapor phase diffusion method, or an ion implantation method, n-type impurities are introduced at a high concentration into the driver side source region 9S D , a driver side drain region/load side source region 9DS, and a load side drain region 9D L are formed. Of course, at the same time, impurities are introduced into the silicon gate 8G D and the silicon gate/wiring 8G L , contributing to their conductivity.
(16) この後、必要に応じて絶縁膜の形成、熱処
理を行ない、電極配線を形成する。(16) After this, an insulating film is formed and heat treatment is performed as necessary, and electrode wiring is formed.
前記のようにして製造したインバータでは、
toxd／toxl＝1000〔Å〕／5000〔Å〕＝0.2とな
り、βd／βl＝20、Ｗd／Ｌd＝２に対し、Ｗl／Ｌl
＝0.5となり、ロード・トランジスタＱLのゲート
面積は従来の1/5に縮小され、しかも、ドライ
バ・トランジスタＱDとロード・トランジスタＱL
との間の電流レイシオは充分にとることができ
る。 In the inverter manufactured as described above,
tox d / tox l = 1000 [Å] / 5000 [Å] = 0.2, and β d / β l = 20, W d / L d = 2, W l /L l
= 0.5, the gate area of the load transistor Q L is reduced to 1/5 of the conventional one, and the area of the driver transistor Q D and load transistor Q L is reduced to 1/5 of the conventional one.
A sufficient current ratio can be maintained between the two.
以上の説明で判るように、本発明の半導体集積
回路装置の製造方法によれば、μd＝μl、toxd＜
toxlとすることに依り、ロード・トランジスタの
面積を従来のものの1/5〜1/10にした半導体集積
回路装置を容易に製造することが可能となり、そ
の集積性は著しく向上したものとなる。 As can be seen from the above explanation, according to the method of manufacturing a semiconductor integrated circuit device of the present invention, μ d = μ l , tox d <
By using tox l , it becomes possible to easily manufacture semiconductor integrated circuit devices in which the area of the load transistor is 1/5 to 1/10 of that of conventional devices, and its integration performance is significantly improved. .
尚、前記実施例はＥ／Ｄモード・インバータに
ついて説明したが、Ｅ／Ｅモード・インバータで
も同様に実施できるし、インバータ以外のドライ
バ・トランジスタとロード・トランジスタとを含
むMIS型論理回路一般に適用して上述の効果が得
られるものである。 Although the above embodiment has been described with respect to an E/D mode inverter, it can be similarly implemented with an E/E mode inverter, and can also be applied to general MIS type logic circuits other than inverters, including driver transistors and load transistors. Thus, the above-mentioned effects can be obtained.
第１図は通常のＥ／Ｄモード・インバータの回
路図、第２図はその動作特性を説明する為のＩ−
Ｖ特性線図、第３図乃至第６図は本発明一実施例
の工程説明図である。
図に於いて、ＱDはドライバ・トランジスタ、
ＱLはロード・トランジスタ、Vinは入力、Vout
は出力、ＶSSは接地レベル、ＶDDは電源レベル、
１は基板、２は二酸化シリコン膜、３は窒化シリ
コン膜、４はチヤネル・ストツプ領域、５はフイ
ールド用二酸化シリコン膜、６はn-型領域、７
ＧD，７ＧLはゲート酸化膜、８ＧDはシリコン・
ゲート、８ＧLはシリコン・ゲート及び配線、９
ＳDはドレイン側ソース領域、９DSはドライバ側
ドレイン兼ロード側ソース領域、９ＤLはロード
側ドレイン領域である。
Figure 1 is a circuit diagram of a normal E/D mode inverter, and Figure 2 is an I-D diagram for explaining its operating characteristics.
The V characteristic diagrams and FIGS. 3 to 6 are process explanatory diagrams of an embodiment of the present invention. In the figure, Q D is the driver transistor,
Q L is the load transistor, Vin is the input, Vout
is the output, V SS is the ground level, V DD is the power level,
1 is a substrate, 2 is a silicon dioxide film, 3 is a silicon nitride film, 4 is a channel stop region, 5 is a field silicon dioxide film, 6 is an n - type region, 7
G D , 7G L are gate oxide films, 8G D is silicon.
Gate, 8G L is silicon gate and wiring, 9
S D is a drain side source region, 9DS is a driver side drain/load side source region, and 9D L is a load side drain region.
Claims (1)
分に開口を有するフイールド用酸化膜を形成し、
次いで、該開口を覆うように耐酸化マスク膜を形
成し、次いで、前記耐酸化マスク膜の一部を除去
してからチヤネル領域として作用する反対導電型
不純物領域を形成し、次いで、該反対導電型不純
物領域上に厚く且つ前記フイールド用酸化膜より
も薄いゲート酸化膜を形成し、次いで、前記残り
の耐酸化マスク膜を除去してから前記厚く且つ前
記フイールド用酸化膜よりも薄いゲート酸化膜よ
りも更に薄いゲート酸化膜を形成し、しかる後、
該更に薄いゲート酸化膜を有するドライバ・トラ
ンジスタと前記厚く且つフイールド用酸化膜より
も薄いゲート酸化膜を有するロード・トランジス
タとを完成させる工程が含まれてなることを特徴
とする半導体集積回路装置の製造方法。1. Forming a field oxide film having an opening in a portion where an element is to be formed on a one-conductivity type semiconductor substrate,
Next, an oxidation-resistant mask film is formed to cover the opening, a portion of the oxidation-resistant mask film is removed, and an opposite conductivity type impurity region is formed to act as a channel region. A gate oxide film that is thick and thinner than the field oxide film is formed on the type impurity region, and then, after removing the remaining oxidation-resistant mask film, a gate oxide film that is thick and thinner than the field oxide film is formed. Form a gate oxide film even thinner than that, and then
A semiconductor integrated circuit device comprising the step of completing the driver transistor having the thinner gate oxide film and the load transistor having the thicker gate oxide film thinner than the field oxide film. Production method.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3511778A JPS54127289A (en) | 1978-03-27 | 1978-03-27 | Semiconductor integrated circuit device and its manufacture |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3511778A JPS54127289A (en) | 1978-03-27 | 1978-03-27 | Semiconductor integrated circuit device and its manufacture |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS54127289A JPS54127289A (en) | 1979-10-03 |
| JPS6237546B2 true JPS6237546B2 (en) | 1987-08-13 |
Family
ID=12432977
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3511778A Granted JPS54127289A (en) | 1978-03-27 | 1978-03-27 | Semiconductor integrated circuit device and its manufacture |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS54127289A (en) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56100478A (en) * | 1980-01-16 | 1981-08-12 | Toshiba Corp | Semiconductor device and manufacture thereof |
| JPS6237943U (en) * | 1986-05-01 | 1987-03-06 | ||
| JPH03116968A (en) * | 1989-09-29 | 1991-05-17 | Sharp Corp | Manufacture of semiconductor device |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS542682A (en) * | 1977-06-08 | 1979-01-10 | Mitsubishi Electric Corp | Manufacture of mos-type integrated circuit |
-
1978
- 1978-03-27 JP JP3511778A patent/JPS54127289A/en active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS542682A (en) * | 1977-06-08 | 1979-01-10 | Mitsubishi Electric Corp | Manufacture of mos-type integrated circuit |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS54127289A (en) | 1979-10-03 |
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